JPH07162229A - 発振回路 - Google Patents
発振回路Info
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- JPH07162229A JPH07162229A JP30824293A JP30824293A JPH07162229A JP H07162229 A JPH07162229 A JP H07162229A JP 30824293 A JP30824293 A JP 30824293A JP 30824293 A JP30824293 A JP 30824293A JP H07162229 A JPH07162229 A JP H07162229A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】発振回路における消費電流の電源電圧依存性，
発振周波数依存性をおさえる。 【構成】水晶発振子の一端又は外部クロック信号が接続
される第１の端子と水晶発振子の他端が接続される第２
の端子と、入力を第１の端子に出力を第２の端子に接続
した３ステートインバータ回路を含んで構成され、ゲイ
ンコントロール回路によって３ステートインバータ回路
の出力でハイインピーダンスとインバータ動作に切替え
られるので、電源電圧や周波数に対応した増幅器が得ら
れ、その結果低消費電力化出来る。
発振周波数依存性をおさえる。 【構成】水晶発振子の一端又は外部クロック信号が接続
される第１の端子と水晶発振子の他端が接続される第２
の端子と、入力を第１の端子に出力を第２の端子に接続
した３ステートインバータ回路を含んで構成され、ゲイ
ンコントロール回路によって３ステートインバータ回路
の出力でハイインピーダンスとインバータ動作に切替え
られるので、電源電圧や周波数に対応した増幅器が得ら
れ、その結果低消費電力化出来る。
Description
【０００１】
【産業上の利用分野】発振回路に関し、特に消費電流を
低減出来る発振回路に関する。
低減出来る発振回路に関する。
【０００２】
【従来の技術】従来、図６に示す発振回路がある。
【０００３】この回路は、入力を端子Ｖ1 に出力を端子
Ｖ2 に接続したＰｃｈＭＯＳＦＥＴＭ1 及びＮｃｈＭＯ
ＳＦＥＴＭ2 からなるインバータ回路と、端子Ｖ1 と端
子Ｖ2 間に接続したＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ
1 と端子Ｖ2 の間に接続したＮｃｈＭＯＳＦＥＴＭ4 か
らなるトランスファー回路と、端子Ｖ1 と接地電位間に
接続されたＮｃｈＭＯＳＦＥＴＭ5 と、入力を端子Ｖ2
に接続し出力を発振回路の出力端子Ｖ0 とするインバー
タ回路ＩＮＶ1 と、インバータ回路ＩＮＶ2 及び、ＮＯ
Ｒ回路ＮＯＲ2 からなる発振制御回路によって構成され
ている。
Ｖ2 に接続したＰｃｈＭＯＳＦＥＴＭ1 及びＮｃｈＭＯ
ＳＦＥＴＭ2 からなるインバータ回路と、端子Ｖ1 と端
子Ｖ2 間に接続したＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ
1 と端子Ｖ2 の間に接続したＮｃｈＭＯＳＦＥＴＭ4 か
らなるトランスファー回路と、端子Ｖ1 と接地電位間に
接続されたＮｃｈＭＯＳＦＥＴＭ5 と、入力を端子Ｖ2
に接続し出力を発振回路の出力端子Ｖ0 とするインバー
タ回路ＩＮＶ1 と、インバータ回路ＩＮＶ2 及び、ＮＯ
Ｒ回路ＮＯＲ2 からなる発振制御回路によって構成され
ている。
【０００４】本発振回路には水晶発振子を用いた発振，
外部クロック信号を用いた発振，発振停止状態の３つの
状態がありこれらは発振制御回路の端子Ｖx 及び端子Ｖ
s のレベルによって選択出来る。
外部クロック信号を用いた発振，発振停止状態の３つの
状態がありこれらは発振制御回路の端子Ｖx 及び端子Ｖ
s のレベルによって選択出来る。
【０００５】水晶発振子を用いた発振では、端子Ｖ1 と
端子Ｖ2 の間に水晶発振子を接続し、発振制御回路の端
子Ｘx をロウレベルに端子Ｖs をロウレベルにすること
によりＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭＯ
ＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 のトランスフ
ァー回路がオンして帰還抵抗となり、ＰｃｈＭＯＳＦＥ
ＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 からなるイバータ回路
が交流増幅器となって発振を行なう。
端子Ｖ2 の間に水晶発振子を接続し、発振制御回路の端
子Ｘx をロウレベルに端子Ｖs をロウレベルにすること
によりＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭＯ
ＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 のトランスフ
ァー回路がオンして帰還抵抗となり、ＰｃｈＭＯＳＦＥ
ＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 からなるイバータ回路
が交流増幅器となって発振を行なう。
【０００６】外部クロック信号を用いた発振では、端子
Ｖ1 に外部クロック信号を入力し、発振制御回路の端子
Ｖx をハイレベルにＶs をロウレベルにすることによ
り、ＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭＯＳ
ＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 のトランスファ
ー回路がオフして、外部クロック信号はＰｃｈＭＯＳＦ
ＥＴＭ1 及びＮｃｈＭＯＳＦＥＴＭ2 からなるインバー
タ回路及びインバータ回路１〜Ｖ1 を通って内部回路へ
伝わる。
Ｖ1 に外部クロック信号を入力し、発振制御回路の端子
Ｖx をハイレベルにＶs をロウレベルにすることによ
り、ＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭＯＳ
ＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 のトランスファ
ー回路がオフして、外部クロック信号はＰｃｈＭＯＳＦ
ＥＴＭ1 及びＮｃｈＭＯＳＦＥＴＭ2 からなるインバー
タ回路及びインバータ回路１〜Ｖ1 を通って内部回路へ
伝わる。
【０００７】発振停止状態は、発振制御の端子Ｖs をハ
イレベルにすることにより、ＮｃｈＭＯＳＦＥＴＭ5 が
オンしてＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥ
ＴＭ4 のトランスァー回路がオフして端子Ｖ1 がロウレ
ベルに端子Ｖ2 がハイレベルとなって発振を停止する。
イレベルにすることにより、ＮｃｈＭＯＳＦＥＴＭ5 が
オンしてＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥ
ＴＭ4 のトランスァー回路がオフして端子Ｖ1 がロウレ
ベルに端子Ｖ2 がハイレベルとなって発振を停止する。
【０００８】ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦ
ＥＴＭ2 で構成されている交流増幅用インバータ回路の
周波数ゲイン特性は図７−（ａ）の様な特性であり、ゲ
インがＯｄＢとなる周波数ｆ0 より低い周波数で発振可
能である。このｆ0 は図７−（ｂ）に示す様にインバー
タ回路のＭＯＳＦＥＴのゲート幅Ｗによって変化し、ゲ
ート幅Ｗが小さくなるとｆ0 も低下する為ゲート幅Ｗは
所望の最大発振周波数ｆ1 に対応するゲート幅Ｗ、より
も大きな値にしなければならない。しかしながら、この
ときインバータ回路の消費電流Ｉは図７−（ｃ）に示す
様にゲート幅Ｗに比例して大きくなる為、低消費電力化
の為にゲート幅Ｗは大きすぎてはならず、所望の最大発
振周波数ｆ1 に対応するゲート幅Ｗ1 より少しだけ大き
なゲート幅とする。
ＥＴＭ2 で構成されている交流増幅用インバータ回路の
周波数ゲイン特性は図７−（ａ）の様な特性であり、ゲ
インがＯｄＢとなる周波数ｆ0 より低い周波数で発振可
能である。このｆ0 は図７−（ｂ）に示す様にインバー
タ回路のＭＯＳＦＥＴのゲート幅Ｗによって変化し、ゲ
ート幅Ｗが小さくなるとｆ0 も低下する為ゲート幅Ｗは
所望の最大発振周波数ｆ1 に対応するゲート幅Ｗ、より
も大きな値にしなければならない。しかしながら、この
ときインバータ回路の消費電流Ｉは図７−（ｃ）に示す
様にゲート幅Ｗに比例して大きくなる為、低消費電力化
の為にゲート幅Ｗは大きすぎてはならず、所望の最大発
振周波数ｆ1 に対応するゲート幅Ｗ1 より少しだけ大き
なゲート幅とする。
【０００９】
【発明が解決しようとする課題】従来の発振回路を広い
電源電圧範囲で使用する場合、ＰｃｈＭＯＳＦＥＴＭ1
とＮｃｈＭＯＳＦＥＴＭ2 で構成されている交流増幅用
インバータ回路のゲインがＯｄＢとなる周波数ｆ0 は図
８−（ａ）に示す様にインバータ回路の電源電圧ＶDDが
低下すると低下してしまう。この為従来例で述べたイン
バータ回路のＭＯＳＦＥＴのゲート幅Ｗの決定方法は使
用する最も低い電源電圧において行なわれる。しかし、
図８−（ｂ）に示す様にインバータ回路の電源電圧ＶDD
と消費電流Ｉの関係は比例しており、電源電圧ＶDDが上
がると消費電流が上がってしまうという問題点があっ
た。例えば、発振周波数が１０ＭＨｚの発振回路におい
て、電源電圧５Ｖ専用に設計し発振周波数１０ＭＨｚ，
電源電圧５Ｖで使用した時の消費電流が１．２ｍＡなの
に対して電源電圧が３Ｖから５Ｖで使用出来る様に設計
し発振周波数１０ＭＨｚ電源電圧５Ｖで使用した時の消
費電流は１．５ｍＡとなってしまう。
電源電圧範囲で使用する場合、ＰｃｈＭＯＳＦＥＴＭ1
とＮｃｈＭＯＳＦＥＴＭ2 で構成されている交流増幅用
インバータ回路のゲインがＯｄＢとなる周波数ｆ0 は図
８−（ａ）に示す様にインバータ回路の電源電圧ＶDDが
低下すると低下してしまう。この為従来例で述べたイン
バータ回路のＭＯＳＦＥＴのゲート幅Ｗの決定方法は使
用する最も低い電源電圧において行なわれる。しかし、
図８−（ｂ）に示す様にインバータ回路の電源電圧ＶDD
と消費電流Ｉの関係は比例しており、電源電圧ＶDDが上
がると消費電流が上がってしまうという問題点があっ
た。例えば、発振周波数が１０ＭＨｚの発振回路におい
て、電源電圧５Ｖ専用に設計し発振周波数１０ＭＨｚ，
電源電圧５Ｖで使用した時の消費電流が１．２ｍＡなの
に対して電源電圧が３Ｖから５Ｖで使用出来る様に設計
し発振周波数１０ＭＨｚ電源電圧５Ｖで使用した時の消
費電流は１．５ｍＡとなってしまう。
【００１０】また、外部クロック信号を用いた発振にお
いて、発振回路の端子Ｖ1 に入力される外部クロック信
号を作成するＬＳＩの電源電圧が低い為に外部クロック
信号の新幅が小さい場合このまま発振回路の端子Ｖ1 に
入力するとＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 で構成されている交流増幅用インバータ回路のゲ
インは図７−（ａ）で示した様にＯｄＢより少しだけ大
きな値（例えば１ｄＢ＝１．１２倍）に設定されている
為十分に増幅されず、電源電圧より小さな振幅のまま次
段のインバータ回路ＩＮＶ１に入力されるので内部回路
にクロック信号が確実に伝わらない場合があり、外部に
レベル変換回路を付けなければならないという問題があ
った。
いて、発振回路の端子Ｖ1 に入力される外部クロック信
号を作成するＬＳＩの電源電圧が低い為に外部クロック
信号の新幅が小さい場合このまま発振回路の端子Ｖ1 に
入力するとＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 で構成されている交流増幅用インバータ回路のゲ
インは図７−（ａ）で示した様にＯｄＢより少しだけ大
きな値（例えば１ｄＢ＝１．１２倍）に設定されている
為十分に増幅されず、電源電圧より小さな振幅のまま次
段のインバータ回路ＩＮＶ１に入力されるので内部回路
にクロック信号が確実に伝わらない場合があり、外部に
レベル変換回路を付けなければならないという問題があ
った。
【００１１】
【課題を解決するための手段】本発明の発振回路は、水
晶発振子の一端又は外部信号が接続される第１の端子
と、水晶発振子の他端が接続される第２の端子と、入力
を第１の端子に出力を第２の端子に接続した３ステート
インバータ回路と、入力と第１の端子に出力を第２の端
子に接続したインバータ回路を含んで構成され、ゲイン
コントロール回路により３ステートインバータ回路を出
力がハイインピーダンスとなる状態と、インバータ動作
する状態を切替えられる。
晶発振子の一端又は外部信号が接続される第１の端子
と、水晶発振子の他端が接続される第２の端子と、入力
を第１の端子に出力を第２の端子に接続した３ステート
インバータ回路と、入力と第１の端子に出力を第２の端
子に接続したインバータ回路を含んで構成され、ゲイン
コントロール回路により３ステートインバータ回路を出
力がハイインピーダンスとなる状態と、インバータ動作
する状態を切替えられる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明第１の実施例の発振回路の回
路図である。この発振回路は、入力端子Ｖ1 に出力を端
子Ｖ2 に接続したＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯ
ＳＦＥＴＭ2 かなるインバータ回路と、入力を端子Ｖ1
に出力を端子Ｖ21に接続したＰｃｈＭＯＳＦＥＴＭ6 と
ＰｃｈＭＯＳＦＥＴＭ7 とＮｃｈＭＯＳＦＥＴＭ8 とＮ
ｃｈＭＯＳＦＥＴＭ9 を直列接続して構成される３ステ
ートインバータ回路と、端子Ｖ1 と端子Ｖ2 間に接続し
たＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ1 と端子Ｖ2 間に
接続したＮｃｈＭＯＳＦＥＴＭ4 からなるトランスファ
ー回路と、端子Ｖ1 と接地電位間に接続されたＮｃｈＭ
ＯＳＦＥＴＭ5 と、入力を端子Ｖ2 に接続し出力を発振
回路の出力端子Ｖ0 とするインバータ回路ＩＮＶ1 と、
インバータ回路ＩＮＶ2 として回路ＮＯＲ1 からなる発
振制御回路と、３ステートインバータを制御するゲイン
コントロール回路ＧＬによって構成されている。
路図である。この発振回路は、入力端子Ｖ1 に出力を端
子Ｖ2 に接続したＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯ
ＳＦＥＴＭ2 かなるインバータ回路と、入力を端子Ｖ1
に出力を端子Ｖ21に接続したＰｃｈＭＯＳＦＥＴＭ6 と
ＰｃｈＭＯＳＦＥＴＭ7 とＮｃｈＭＯＳＦＥＴＭ8 とＮ
ｃｈＭＯＳＦＥＴＭ9 を直列接続して構成される３ステ
ートインバータ回路と、端子Ｖ1 と端子Ｖ2 間に接続し
たＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ1 と端子Ｖ2 間に
接続したＮｃｈＭＯＳＦＥＴＭ4 からなるトランスファ
ー回路と、端子Ｖ1 と接地電位間に接続されたＮｃｈＭ
ＯＳＦＥＴＭ5 と、入力を端子Ｖ2 に接続し出力を発振
回路の出力端子Ｖ0 とするインバータ回路ＩＮＶ1 と、
インバータ回路ＩＮＶ2 として回路ＮＯＲ1 からなる発
振制御回路と、３ステートインバータを制御するゲイン
コントロール回路ＧＬによって構成されている。
【００１４】本発振回路には、水晶発振子を用いた発
振、外部クロック信号を用いた発振，発振停止状態の３
つの状態があり、これらは発振制御回路の端子Ｖx 及び
端子Ｖs のレベルによって選択出来る。水晶発振子を用
いた発振では端子Ｖ1 と端子Ｖ2 の間に水晶発振子を接
続し、発振制御回路の端子Ｖx をロウレベルに端子Ｖs
をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ5
がオフし、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦ
ＥＴＭ4 がオンする。外部クロック信号を用いた発振で
は、端子Ｖ1 に外部クロック信号を入力し、発振制御回
路の端子Ｖx をハイレベルにＶs をロウレベルにするこ
とによりＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭ
ＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 がオフす
る。発振停止状態は発振制御回路の端子Ｖs をハイレベ
ルにすることによりＮｃｈＭＯＳＦＥＴＭ5 がオンして
ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 が
オフする。
振、外部クロック信号を用いた発振，発振停止状態の３
つの状態があり、これらは発振制御回路の端子Ｖx 及び
端子Ｖs のレベルによって選択出来る。水晶発振子を用
いた発振では端子Ｖ1 と端子Ｖ2 の間に水晶発振子を接
続し、発振制御回路の端子Ｖx をロウレベルに端子Ｖs
をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ5
がオフし、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦ
ＥＴＭ4 がオンする。外部クロック信号を用いた発振で
は、端子Ｖ1 に外部クロック信号を入力し、発振制御回
路の端子Ｖx をハイレベルにＶs をロウレベルにするこ
とによりＮｃｈＭＯＳＦＥＴＭ5 がオフして、ＰｃｈＭ
ＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 がオフす
る。発振停止状態は発振制御回路の端子Ｖs をハイレベ
ルにすることによりＮｃｈＭＯＳＦＥＴＭ5 がオンして
ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦＥＴＭ4 が
オフする。
【００１５】本発振回路は、ゲインコントロール回路Ｇ
ＣによってＰｃｈＭＯＳＦＥＴＭ6，ＰｃｈＭＯＳＦＥ
ＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ＮｃｈＭＯＳＦＥＴＭ
9 から成る３ステートインバータ回路を交流増幅器とし
ての動作と出力がハイインピーダンスとなる状態を切り
変えることが出来る。
ＣによってＰｃｈＭＯＳＦＥＴＭ6，ＰｃｈＭＯＳＦＥ
ＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ＮｃｈＭＯＳＦＥＴＭ
9 から成る３ステートインバータ回路を交流増幅器とし
ての動作と出力がハイインピーダンスとなる状態を切り
変えることが出来る。
【００１６】電源電圧ＶDDがＶDD1 のときＰｃｈＭＯＳ
ＦＥＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 で構成されている
交流増幅用インバータ回路の周波数ゲイン特性は図２−
（ａ）の様になっている。このときＭＯＳＦＥＴのゲー
ト幅Ｗを調整しゲインがＯｄＢとなる周波数ｆａが最大
発振周波数ｆ1 より少し大きくなる様に設定する。しか
しながら、電源電圧ＶDDがＶDD1 より小さな電圧ＶDD2
となると、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 で構成されるインバータ回路の周波数ゲイン特性
は図２−（ｂ）に示す様にゲインがＯｄＢとなる周波数
はｆａより小さなｆａ′となってしまう為最大発振周波
数ｆ1 でのゲインはマイナスとなってしまい発振をしな
くなってしまう、ここで、ＰｃｈＭＯＳＦＥＴＭ6 Ｐｃ
ｈＭＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ，ＮｃｈＭ
ＯＳＦＥＴＭ9 で構成される３ステートインバータ回路
を交流増幅器として動作させたときの周波数はｆｂとな
る。そこで、ゲインコントロール回路ＧＣによって電源
電圧ＶDDがＶDD2 のときには３ステートインバータ回路
を交流増幅器として動作する様に切替えることにより、
本発振回路のゲインＯｄＢとなる周波数は（ｆｂ＋ｆ
ａ′）となり、３ステートインバータ回路のＭＯＳＦＥ
Ｔのゲート幅Ｗを調整しゲインがＯｄＢとなる周波数ｆ
ｂを（ｆａ−ｆａ′）となる様に設定することにより、
最大発振周波数ｆ1 での発振が可能となる。このとき、
電源電圧ＶDDがＶDD2 のときの消費電流は従来と同じで
ＶDD1 のときの消費電流は従来より低減することが出来
る。例えば発振周波数１０ＭＨｚのとき、電源電圧３Ｖ
での消費電流は従来と同じで０．７ｍＡとなり、電源電
圧３Ｖでの消費電流は従来１．５ｍＡであったのに対し
本回路では１．２ｍＡとなり、従来と同様の特性のま
ま、電源電圧５Ｖ時の消費電流を２０％低減することが
出来る。
ＦＥＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 で構成されている
交流増幅用インバータ回路の周波数ゲイン特性は図２−
（ａ）の様になっている。このときＭＯＳＦＥＴのゲー
ト幅Ｗを調整しゲインがＯｄＢとなる周波数ｆａが最大
発振周波数ｆ1 より少し大きくなる様に設定する。しか
しながら、電源電圧ＶDDがＶDD1 より小さな電圧ＶDD2
となると、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 で構成されるインバータ回路の周波数ゲイン特性
は図２−（ｂ）に示す様にゲインがＯｄＢとなる周波数
はｆａより小さなｆａ′となってしまう為最大発振周波
数ｆ1 でのゲインはマイナスとなってしまい発振をしな
くなってしまう、ここで、ＰｃｈＭＯＳＦＥＴＭ6 Ｐｃ
ｈＭＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ，ＮｃｈＭ
ＯＳＦＥＴＭ9 で構成される３ステートインバータ回路
を交流増幅器として動作させたときの周波数はｆｂとな
る。そこで、ゲインコントロール回路ＧＣによって電源
電圧ＶDDがＶDD2 のときには３ステートインバータ回路
を交流増幅器として動作する様に切替えることにより、
本発振回路のゲインＯｄＢとなる周波数は（ｆｂ＋ｆ
ａ′）となり、３ステートインバータ回路のＭＯＳＦＥ
Ｔのゲート幅Ｗを調整しゲインがＯｄＢとなる周波数ｆ
ｂを（ｆａ−ｆａ′）となる様に設定することにより、
最大発振周波数ｆ1 での発振が可能となる。このとき、
電源電圧ＶDDがＶDD2 のときの消費電流は従来と同じで
ＶDD1 のときの消費電流は従来より低減することが出来
る。例えば発振周波数１０ＭＨｚのとき、電源電圧３Ｖ
での消費電流は従来と同じで０．７ｍＡとなり、電源電
圧３Ｖでの消費電流は従来１．５ｍＡであったのに対し
本回路では１．２ｍＡとなり、従来と同様の特性のま
ま、電源電圧５Ｖ時の消費電流を２０％低減することが
出来る。
【００１７】以上は、本回路を使用することにより消費
電流の電源電圧依存を小さく出来ることについて述べた
が、本発明は、発振周波数に最適な消費電流とすること
にも有効である。発振回路の消費電流は増幅器のＭＯＳ
ＦＥＴのゲート幅Ｗによって決まりその発振周波数には
ほとんど影響されない。このため、最大発振周波数ｆ1
によって増幅器のＭＯＳＦＥＴのゲート幅Ｗを決める為
発振周波数が最大発振周波数より低い周波数ｆ1 のと
き、消費電流は最大発振周波数ｆ1 で動作している時と
ほとんど変わらないのである。そこで、図２−（ｂ）に
示す様に、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 のインバータ回路のゲート幅Ｗを調整しゲインが
ＯｄＢとなる周波数が周波数ｆ1 ′より少しだけ大きな
値となる様に設定する。また、ＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路のゲート幅Ｗを調整しゲインがＯｄＢとな
る周波数ｆｂが（ｆ1 −ｆａ′）となるように設定す
る。そして、最大発振周波数ｆ1 で発振させる時には、
ゲインコントロール回路によりＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路を増幅器としてＰｃｈＭＯＳＦＥＴＭ1 ，
ＮｃｈＭＯＳＦＥＴ2 で構成されるインバータ回路と共
に動作させる。また最大発振周波数ｆ1 より低い周波数
ｆ1 ′で発振させる時には、ゲインコントロール回路に
より３ステートインバータ回路の出力をハイインピーダ
ンスとしＰｃｈＭＯＳＦＥＴＭ1 ，ＮｃｈＭＯＳＦＥＴ
Ｍ2 のインバータ回路のみを増幅器として動作させる。
電流の電源電圧依存を小さく出来ることについて述べた
が、本発明は、発振周波数に最適な消費電流とすること
にも有効である。発振回路の消費電流は増幅器のＭＯＳ
ＦＥＴのゲート幅Ｗによって決まりその発振周波数には
ほとんど影響されない。このため、最大発振周波数ｆ1
によって増幅器のＭＯＳＦＥＴのゲート幅Ｗを決める為
発振周波数が最大発振周波数より低い周波数ｆ1 のと
き、消費電流は最大発振周波数ｆ1 で動作している時と
ほとんど変わらないのである。そこで、図２−（ｂ）に
示す様に、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭＯＳＦＥ
ＴＭ2 のインバータ回路のゲート幅Ｗを調整しゲインが
ＯｄＢとなる周波数が周波数ｆ1 ′より少しだけ大きな
値となる様に設定する。また、ＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路のゲート幅Ｗを調整しゲインがＯｄＢとな
る周波数ｆｂが（ｆ1 −ｆａ′）となるように設定す
る。そして、最大発振周波数ｆ1 で発振させる時には、
ゲインコントロール回路によりＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路を増幅器としてＰｃｈＭＯＳＦＥＴＭ1 ，
ＮｃｈＭＯＳＦＥＴ2 で構成されるインバータ回路と共
に動作させる。また最大発振周波数ｆ1 より低い周波数
ｆ1 ′で発振させる時には、ゲインコントロール回路に
より３ステートインバータ回路の出力をハイインピーダ
ンスとしＰｃｈＭＯＳＦＥＴＭ1 ，ＮｃｈＭＯＳＦＥＴ
Ｍ2 のインバータ回路のみを増幅器として動作させる。
【００１８】これにより、発振周波数によって増幅器を
構成するＭＯＳＦＥＴのゲート幅Ｗが変えられるので、
その発振周波数に最適な消費電流が得られ、発振周波数
が低い時の消費電流を低減出来る。例えば、従来１０Ｍ
Ｈｚ用に設計した発振回路を５ＭＨｚで使用したときの
消費電流が１．２ｍＡであったのに対し、本発明では
０．６ｍＡと低減することが出来る。
構成するＭＯＳＦＥＴのゲート幅Ｗが変えられるので、
その発振周波数に最適な消費電流が得られ、発振周波数
が低い時の消費電流を低減出来る。例えば、従来１０Ｍ
Ｈｚ用に設計した発振回路を５ＭＨｚで使用したときの
消費電流が１．２ｍＡであったのに対し、本発明では
０．６ｍＡと低減することが出来る。
【００１９】また、水晶発振子を用いた発振と外部クロ
ック信号を用いた発振を切替えて使用する場合におい
て、外部クロック信号の振幅が発振回路の電源電圧より
小さい場合にも本発明は有効である。水晶発振子を用い
た発振の場合、図２−（ｃ）に示す様に最大発振周波数
ｆ1 において増幅器のゲインはＯｄＢより少し大きい値
Ａ1 であればよく、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭ
ＯＳＦＥＴＭ2 のインバータ回路のゲート幅Ｗは周波数
ｆ1 においてゲインがＡ1 となる様に設定する。
ック信号を用いた発振を切替えて使用する場合におい
て、外部クロック信号の振幅が発振回路の電源電圧より
小さい場合にも本発明は有効である。水晶発振子を用い
た発振の場合、図２−（ｃ）に示す様に最大発振周波数
ｆ1 において増幅器のゲインはＯｄＢより少し大きい値
Ａ1 であればよく、ＰｃｈＭＯＳＦＥＴＭ1 とＮｃｈＭ
ＯＳＦＥＴＭ2 のインバータ回路のゲート幅Ｗは周波数
ｆ1 においてゲインがＡ1 となる様に設定する。
【００２０】外部クロック信号を用いた場合インバータ
回路ＩＮＶ１の入力信号の振幅が電源電圧範囲をフル振
幅する様に増幅器のゲインを決めてやらなければならな
い。外部クロック信号の振幅をＶc ，電源電圧をＶDDと
すると、外部クロック信号の周波数ｆ1 においてゲイン
コントロール回路ＧＣによってＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路を増幅器として動作させ、ＰｃｈＭＯＳＦ
ＥＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 のインバータ回路と
合わせてゲインＡ2が
回路ＩＮＶ１の入力信号の振幅が電源電圧範囲をフル振
幅する様に増幅器のゲインを決めてやらなければならな
い。外部クロック信号の振幅をＶc ，電源電圧をＶDDと
すると、外部クロック信号の周波数ｆ1 においてゲイン
コントロール回路ＧＣによってＰｃｈＭＯＳＦＥＴ
Ｍ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路を増幅器として動作させ、ＰｃｈＭＯＳＦ
ＥＴＭ1 とＮｃｈＭＯＳＦＥＴＭ2 のインバータ回路と
合わせてゲインＡ2が
【００２１】
【００２２】となる様に３ステートインバータ回路のＭ
ＯＳＦＥＴのゲート幅Ｗを設定する。これにより、外部
から振幅の小さなクロック信号が入って来ても十分に増
幅出来、誤動作を防ぐことが出来、従来外部に付けてい
たレベル変換回路が不要になる。
ＯＳＦＥＴのゲート幅Ｗを設定する。これにより、外部
から振幅の小さなクロック信号が入って来ても十分に増
幅出来、誤動作を防ぐことが出来、従来外部に付けてい
たレベル変換回路が不要になる。
【００２３】以上、図１に示す回路の動作について説明
したが、本発明は図３に示す様に１つのインバータ回路
とゲインコントロール回路によって組合せ自由な複数個
の３ステートインバータ回路によって構成したり、図４
に示す様にゲインコントロール回路によって組合せ自由
な複数個の３ステートインバータ回路によって構成する
ことも出来、これによって多くの電源電圧や周波数に対
応することが出来る。
したが、本発明は図３に示す様に１つのインバータ回路
とゲインコントロール回路によって組合せ自由な複数個
の３ステートインバータ回路によって構成したり、図４
に示す様にゲインコントロール回路によって組合せ自由
な複数個の３ステートインバータ回路によって構成する
ことも出来、これによって多くの電源電圧や周波数に対
応することが出来る。
【００２４】図５は本発明第２の実施例の発振回路の回
路図であり、入力を端子Ｖ1 に出力を端子Ｖ2 に接続し
たＰｃｈＭＯＳＦＥＴＭ10，ＰｃｈＭＯＳＦＥＴＭ11，
ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭＯＳＦＥＴＭ13を直
列接続して構成される３ステートインバータ回路と、入
力を端子Ｖ2 に接続し出力を発振回路の出力Ｖ0 とする
３ステートインバータ回路ＣＩＮＶと、入力を端子Ｖ1
に出力を発振回路の出力Ｖ0 に接続したＰｃｈＭＯＳＦ
ＥＴＭ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥ
ＴＭ8 ，ＮｃｈＭＯＳＦＥＴＭ9 を直列接続して構成さ
れる３ステートインバータ回路と、端子Ｖ1 と端子Ｖ2
間に接続したＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ1 と端
子Ｖ2 間に接続したＮｃｈＭＯＳＦＥＴＭ4 からなるト
ランスファー回路と、端子Ｖ1 と接地電位間に接続され
たＮｃｈＭＯＳＦＥＴＭ5 と、イバータ回路ＩＮＶ２と
ＮＯＲ回路ＮＯＲＩからなる発振制御回路によって構成
されている。
路図であり、入力を端子Ｖ1 に出力を端子Ｖ2 に接続し
たＰｃｈＭＯＳＦＥＴＭ10，ＰｃｈＭＯＳＦＥＴＭ11，
ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭＯＳＦＥＴＭ13を直
列接続して構成される３ステートインバータ回路と、入
力を端子Ｖ2 に接続し出力を発振回路の出力Ｖ0 とする
３ステートインバータ回路ＣＩＮＶと、入力を端子Ｖ1
に出力を発振回路の出力Ｖ0 に接続したＰｃｈＭＯＳＦ
ＥＴＭ6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥ
ＴＭ8 ，ＮｃｈＭＯＳＦＥＴＭ9 を直列接続して構成さ
れる３ステートインバータ回路と、端子Ｖ1 と端子Ｖ2
間に接続したＰｃｈＭＯＳＦＥＴＭ3 及び端子Ｖ1 と端
子Ｖ2 間に接続したＮｃｈＭＯＳＦＥＴＭ4 からなるト
ランスファー回路と、端子Ｖ1 と接地電位間に接続され
たＮｃｈＭＯＳＦＥＴＭ5 と、イバータ回路ＩＮＶ２と
ＮＯＲ回路ＮＯＲＩからなる発振制御回路によって構成
されている。
【００２５】本発振回路には、水晶発振子を用いた発
振、外部クロック信号を用いた発振，発振停止状態の３
つの状態があり、これらは発振制御回路の端子Ｖx 及び
端子Ｖs のレベルによって選択出来る。水晶発振子を用
いた発振では端子Ｖ1 と端子Ｖ2 の間に水晶発振子を接
続し、発振制御回路の端子Ｖx をロウレベルに端子Ｖs
をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ5
がオフし、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦ
ＥＴＭ4 がオンし、ＰｃｈＭＯＳＦＥＴＭ10，ＰｃｈＭ
ＯＳＦＥＴＭ11，ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭＯ
ＳＦＥＴＭ13で構成される３ステートインバータ回路が
増幅器となり、ＰｃｈＭＯＳＦＥＴＭ6 ，ＰｃｈＭＯＳ
ＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ，ＮｃｈＭＯＳＦ
ＥＴＭ9 で構成される３ステートインバータ回路の出力
がハイインピーダンスになり、３ステートインバータ回
路ＣＩＮＶがインバータ回路として動作する。外部クロ
ック信号を用いた発振では、端子Ｖ1 に外部クロック信
号を入力し、発振制御回路の端子Ｖx をハイレベルにＶ
s をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ
5 がオフして、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯ
ＳＦＥＴＭ4 がオフし、ＰｃｈＭＯＳＦＥＴＭ10，Ｐｃ
ｈＭＯＳＦＥＴ11，ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭ
ＯＳＦＥＴＭ13で構成される３ステートインバータ回路
の出力がハイインピーダンスとなり、ＰｃｈＭＯＳＦＥ
ＴＭ6 ，ＰｃｈＭＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路が増幅器として動作し、３ステートインバ
ータ回路ＣＩＮＶの出力がハイインピーダンスとなる。
発振停止状態では、発振制御回路の端子Ｖs をハイレベ
ルにすることにより、外部クロック信号状態からＮｃｈ
ＭＯＳＦＥＴＭ5 がオンする。
振、外部クロック信号を用いた発振，発振停止状態の３
つの状態があり、これらは発振制御回路の端子Ｖx 及び
端子Ｖs のレベルによって選択出来る。水晶発振子を用
いた発振では端子Ｖ1 と端子Ｖ2 の間に水晶発振子を接
続し、発振制御回路の端子Ｖx をロウレベルに端子Ｖs
をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ5
がオフし、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯＳＦ
ＥＴＭ4 がオンし、ＰｃｈＭＯＳＦＥＴＭ10，ＰｃｈＭ
ＯＳＦＥＴＭ11，ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭＯ
ＳＦＥＴＭ13で構成される３ステートインバータ回路が
増幅器となり、ＰｃｈＭＯＳＦＥＴＭ6 ，ＰｃｈＭＯＳ
ＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴＭ8 ，ＮｃｈＭＯＳＦ
ＥＴＭ9 で構成される３ステートインバータ回路の出力
がハイインピーダンスになり、３ステートインバータ回
路ＣＩＮＶがインバータ回路として動作する。外部クロ
ック信号を用いた発振では、端子Ｖ1 に外部クロック信
号を入力し、発振制御回路の端子Ｖx をハイレベルにＶ
s をロウレベルにすることによりＮｃｈＭＯＳＦＥＴＭ
5 がオフして、ＰｃｈＭＯＳＦＥＴＭ3 及びＮｃｈＭＯ
ＳＦＥＴＭ4 がオフし、ＰｃｈＭＯＳＦＥＴＭ10，Ｐｃ
ｈＭＯＳＦＥＴ11，ＮｃｈＭＯＳＦＥＴＭ12，ＮｃｈＭ
ＯＳＦＥＴＭ13で構成される３ステートインバータ回路
の出力がハイインピーダンスとなり、ＰｃｈＭＯＳＦＥ
ＴＭ6 ，ＰｃｈＭＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ
8 ，ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートイ
ンバータ回路が増幅器として動作し、３ステートインバ
ータ回路ＣＩＮＶの出力がハイインピーダンスとなる。
発振停止状態では、発振制御回路の端子Ｖs をハイレベ
ルにすることにより、外部クロック信号状態からＮｃｈ
ＭＯＳＦＥＴＭ5 がオンする。
【００２６】以上に示した様にＰｃｈＭＯＳＦＥＴ
Ｍ10，ＰｃｈＭＯＳＦＥＴＭ11，ＰｃｈＭＯＳＦＥ
Ｔ12，ＮｃｈＭＯＳＦＥＴＭ13で構成される３ステート
インバータ回路は水晶発振専用である為、最大発振周波
数においてゲインがＯｄＢより少し大きくなる様にＭＯ
ＳＦＥＴのゲート幅Ｗを決定し、ＰｃｈＭＯＳＦＥＴＭ
6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴ8 ，
ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートインバ
ータ回路は外部クロック増幅専用である為外部クロック
信号の周波数において外部クロック信号の振幅が電源電
圧まで増幅出来るゲインになる様にＭＯＳＦＥＴのゲー
ト幅Ｗを決定する。
Ｍ10，ＰｃｈＭＯＳＦＥＴＭ11，ＰｃｈＭＯＳＦＥ
Ｔ12，ＮｃｈＭＯＳＦＥＴＭ13で構成される３ステート
インバータ回路は水晶発振専用である為、最大発振周波
数においてゲインがＯｄＢより少し大きくなる様にＭＯ
ＳＦＥＴのゲート幅Ｗを決定し、ＰｃｈＭＯＳＦＥＴＭ
6 ，ＰｃｈＭＯＳＦＥＴＭ7 ，ＮｃｈＭＯＳＦＥＴ8 ，
ＮｃｈＭＯＳＦＥＴＭ9 で構成される３ステートインバ
ータ回路は外部クロック増幅専用である為外部クロック
信号の周波数において外部クロック信号の振幅が電源電
圧まで増幅出来るゲインになる様にＭＯＳＦＥＴのゲー
ト幅Ｗを決定する。
【００２７】この様な構成とすることにより、ＰｃｈＭ
ＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ8 の拡散層容量が
端子Ｖ2 に寄生することを防ぐことが出来る為水晶発振
時の特性を改善出来、外部クロック使用時には端子Ｖ2
の電位を自由にすることが出来るという利点がある。ま
た、第１の実施例で示した様にそれぞれの３ステートイ
ンバータ回路を複数個並列に接続し、ゲインコントロー
ル回路でその組合せを行なうことにより、第１の実施例
で述べた様に、ゲインの切替が出来、多くの電源電圧や
発振周波数に対応出来る様にすることも出来る。
ＯＳＦＥＴ7 ，ＮｃｈＭＯＳＦＥＴＭ8 の拡散層容量が
端子Ｖ2 に寄生することを防ぐことが出来る為水晶発振
時の特性を改善出来、外部クロック使用時には端子Ｖ2
の電位を自由にすることが出来るという利点がある。ま
た、第１の実施例で示した様にそれぞれの３ステートイ
ンバータ回路を複数個並列に接続し、ゲインコントロー
ル回路でその組合せを行なうことにより、第１の実施例
で述べた様に、ゲインの切替が出来、多くの電源電圧や
発振周波数に対応出来る様にすることも出来る。
【００２８】
【発明の効果】以上説明した様に水晶発振子の一端又は
外部クロック信号が接続される第１の端子と、水晶発振
子の他端が接続される第２の端子と、入力を第１の端子
に出力を第２の端子に接続した３ステートインバータ回
路を含んで構成され、ゲインコントロール回路によって
３ステートインバータ回路の出力をハイインピーダンス
になる状態とインバータ状態を切替えられるので、電源
電圧や周波数に対応した増幅器が得られ、その結果消費
電流が低減出来る。
外部クロック信号が接続される第１の端子と、水晶発振
子の他端が接続される第２の端子と、入力を第１の端子
に出力を第２の端子に接続した３ステートインバータ回
路を含んで構成され、ゲインコントロール回路によって
３ステートインバータ回路の出力をハイインピーダンス
になる状態とインバータ状態を切替えられるので、電源
電圧や周波数に対応した増幅器が得られ、その結果消費
電流が低減出来る。
【図１】本発明第１の実施例の回路図。
【図２】増幅器の特性を示す図。
【図３】本発明第１の実施例の回路図。
【図４】本発明第１の実施例の回路図。
【図５】本発明第２の実施例の回路図。
【図６】従来例の回路図。
【図７】増幅器の特性を示す図。
【図８】増幅器の特性を示す図。
Ｍ1 ，Ｍ3 ，Ｍ6 ，Ｍ7 ，Ｍ10，Ｍ11 ＰｃｈＭＯＳ
ＦＥＴ Ｍ2 ，Ｍ4 ，Ｍ5 ，Ｍ8 ，Ｍ9 ，Ｍ12，Ｍ13 Ｎｃｈ
ＭＯＳＦＥＴ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４ インバー
タ回路 ＣＩＮＶ ３ステートインバータ回路 ＮＯＲ1 ＮＯＲ回路 Ｖ1 ，Ｖ2 ，Ｖ0 ，Ｖx ，Ｖs 端子 ＧＣ ゲインコントロール回路 ＶDD 電源電位
ＦＥＴ Ｍ2 ，Ｍ4 ，Ｍ5 ，Ｍ8 ，Ｍ9 ，Ｍ12，Ｍ13 Ｎｃｈ
ＭＯＳＦＥＴ ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４ インバー
タ回路 ＣＩＮＶ ３ステートインバータ回路 ＮＯＲ1 ＮＯＲ回路 Ｖ1 ，Ｖ2 ，Ｖ0 ，Ｖx ，Ｖs 端子 ＧＣ ゲインコントロール回路 ＶDD 電源電位
Claims (4)
- 【請求項１】 水晶発振子の一端又は外部信号が接続さ
れる第１の端子と、前記水晶発振子の他端が接続される
第２の端子と、入力を前記第１の端子に出力を前記第２
の端子に接続したインバータ回路と、入力前記第１の端
子に出力を前記第２の端子に接続した少なくとも１つ以
上の３ステートインバータ回路を含んで構成され、ゲイ
ンコントロール回路によってそれぞれの前記３ステート
インバータ回路を出力がハイインピーダンスになる状態
と、インバータ動作する状態が独立して切り替えられる
ことを特徴とする発振回路。 - 【請求項２】 水晶発振子の一端又は外部信号が接続さ
れる第１の端子と、前記水晶発振子の他端が接続される
第２の端子と、入力を前記第１の端子に出力を前記第２
の端子に接続した少なくとも２つ以上の３ステートイン
バータ回路を含んで構成され、ゲインコントロール回路
によってそれぞれの前記３ステートインバータ回路を出
力がハイインピーダンスになる状態と、インバータ動作
する状態が独立して切り替えられることを特徴とする発
振回路。 - 【請求項３】 水晶発振子の一端又は外部信号が接続さ
れる第１の端子と、前記水晶発振子の他端が接続される
第２の端子と、入力を前記第１の端子に出力を前記第２
の端子に接続した第１の３ステートインバータ回路と、
入力を前記第１の端子に接続し出力を本回路の出力端子
とする第２の３ステートインバータ回路と、入力を前記
第２の端子に出力を前記本回路の出力端子に接続した第
３の３ステートインバータ回路を含んで構成され、制御
信号回路によって前記第１の３ステートインバータ回路
と前記第３の３ステートインバータ回路がハイインピー
ダンスとなる状態と、前記第１の３ステートインバータ
回路と前記第３の３ステートインバータ回路の出力がハ
イインピーダンスとなり前記第２の３ステートインバー
タ回路がインバータ動作する状態を切替えられることを
特徴とする発振回路。 - 【請求項４】 前記第１の３ステートインバータ回路の
代りに少なくとも１つ以上３ステートインバータ回路が
並列接続された第４の３ステートインバータ回路と、前
記第２の３ステートインバータ回路の代りに少なくとも
１つ以上の３ステートインバータ回路が並列接続された
第５の３ステートインバータ回路を用いて構成され、前
記制御信号回路によって前記第４の３ステートインバー
タ回路がインバータ動作をする際にゲインコントロール
回路により前記第４の３ステートインバータ回路内に並
列接続された前記３ステートインバータ回路がそれぞれ
インバータ動作と出力がハイインピーダンスになる組合
せを切替えることが出来、前記制御回路によって前記第
５の３ステートインバータ回路がインバータ動作をする
際に前記ゲインコントロール回路により前記第５の３ス
テートインバータ回路内に並列接続された前記３ステー
トインバータ回路がそれぞれインバータ動作と出力がハ
イインピーダンスになる組合せを切替えることが出来る
ことを特徴とする発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30824293A JPH07162229A (ja) | 1993-12-08 | 1993-12-08 | 発振回路 |
| EP94119414A EP0658005A1 (en) | 1993-12-08 | 1994-12-08 | Oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30824293A JPH07162229A (ja) | 1993-12-08 | 1993-12-08 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162229A true JPH07162229A (ja) | 1995-06-23 |
Family
ID=17978656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30824293A Pending JPH07162229A (ja) | 1993-12-08 | 1993-12-08 | 発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0658005A1 (ja) |
| JP (1) | JPH07162229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124855A (ja) * | 2000-10-16 | 2002-04-26 | Nec Microsystems Ltd | 消費電力低減回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376404A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
| GB2040633B (en) * | 1979-01-22 | 1983-05-05 | Tokyo Shibaura Electric Co | Electrical oscillator circuit |
| JPS62171302A (ja) * | 1986-01-24 | 1987-07-28 | Nec Corp | 発振装置 |
| US4896122A (en) * | 1989-07-14 | 1990-01-23 | Motorola, Inc. | Multiple bandwidth crystal controlled oscillator |
| US5041802A (en) * | 1989-10-11 | 1991-08-20 | Zilog, Inc. | Low power oscillator with high start-up ability |
| JP2716869B2 (ja) * | 1990-11-29 | 1998-02-18 | 株式会社東芝 | 発振回路 |
| KR930702819A (ko) * | 1991-09-04 | 1993-09-09 | 아이자와 스스무 | 발진장치 |
-
1993
- 1993-12-08 JP JP30824293A patent/JPH07162229A/ja active Pending
-
1994
- 1994-12-08 EP EP94119414A patent/EP0658005A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0376404A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | 半導体装置 |
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|---|---|---|---|---|
| JP2002124855A (ja) * | 2000-10-16 | 2002-04-26 | Nec Microsystems Ltd | 消費電力低減回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0658005A1 (en) | 1995-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |