JPH07168731A - 電子計算機 - Google Patents
電子計算機Info
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- JPH07168731A JPH07168731A JP5316668A JP31666893A JPH07168731A JP H07168731 A JPH07168731 A JP H07168731A JP 5316668 A JP5316668 A JP 5316668A JP 31666893 A JP31666893 A JP 31666893A JP H07168731 A JPH07168731 A JP H07168731A
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- Japan
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- data
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Abstract
(57)【要約】
【目的】 従来のＲＯＭ主体の電子計算機が有する放射
線に対する高い信頼性と、ＲＡＭ主体の電子計算機が有
する軌道上再プログラム機能によるシステムの柔軟性を
併せ持ち、なおかつ時間的にクリティカルなミッション
に対するシステムの信頼性の低下を、最小限に抑えるこ
とのできる電子計算機を得ることを目的とする。 【構成】 転送回路へＲＡＭ上のプログラム及びデータ
を送受信するプログラム、比較回路へ異常判断のための
データを送信するプログラム、それぞれの系のＲＡＭ間
でプログラム及びデータを転送する転送回路、及びそれ
ぞれの系より出力されるデータを比較判断し異常な系に
正常な系のプログラム及びデータを転送する指令を２つ
の系に出力する比較回路を設けた。
線に対する高い信頼性と、ＲＡＭ主体の電子計算機が有
する軌道上再プログラム機能によるシステムの柔軟性を
併せ持ち、なおかつ時間的にクリティカルなミッション
に対するシステムの信頼性の低下を、最小限に抑えるこ
とのできる電子計算機を得ることを目的とする。 【構成】 転送回路へＲＡＭ上のプログラム及びデータ
を送受信するプログラム、比較回路へ異常判断のための
データを送信するプログラム、それぞれの系のＲＡＭ間
でプログラム及びデータを転送する転送回路、及びそれ
ぞれの系より出力されるデータを比較判断し異常な系に
正常な系のプログラム及びデータを転送する指令を２つ
の系に出力する比較回路を設けた。
Description
【０００１】
【産業上の利用分野】この発明は、放射線被爆のおそれ
のある環境下、例えば人工衛星、宇宙往還機、宇宙基地
等に搭載される計算機に関するものである。
のある環境下、例えば人工衛星、宇宙往還機、宇宙基地
等に搭載される計算機に関するものである。
【０００２】
【従来の技術】従来のこの種電子計算機は大別して２つ
のタイプに分類される。図３は従来の電子計算機の第１
のタイプである読み書き可能メモリ主体の電子計算機の
典型的構成を示す図であり、図において１は中央処理装
置（以降、ＣＰＵと略）、２は読み出し専用メモリ（以
降、ＲＯＭと略）、３は読み書き可能メモリ（以降、Ｒ
ＡＭと略）、４はバス（データバス、アドレスバス、及
び制御バスから成る）、５はＲＡＭ及び一部ＲＯＭに収
納された搭載プログラム、６はＲＡＭ上のデータエリア
（スタックエリアを含む）、１３はＲＡＭ上のスペース
エリアである。図には示していないが、これ以外にＩ／
Ｏインタフェース、電源、クロック、ＤＭＡコントロー
ラ、割り込み処理回路、セーフティ回路等が付加される
場合が多いが、ここでは本発明に直接関係しないので省
略する。
のタイプに分類される。図３は従来の電子計算機の第１
のタイプである読み書き可能メモリ主体の電子計算機の
典型的構成を示す図であり、図において１は中央処理装
置（以降、ＣＰＵと略）、２は読み出し専用メモリ（以
降、ＲＯＭと略）、３は読み書き可能メモリ（以降、Ｒ
ＡＭと略）、４はバス（データバス、アドレスバス、及
び制御バスから成る）、５はＲＡＭ及び一部ＲＯＭに収
納された搭載プログラム、６はＲＡＭ上のデータエリア
（スタックエリアを含む）、１３はＲＡＭ上のスペース
エリアである。図には示していないが、これ以外にＩ／
Ｏインタフェース、電源、クロック、ＤＭＡコントロー
ラ、割り込み処理回路、セーフティ回路等が付加される
場合が多いが、ここでは本発明に直接関係しないので省
略する。
【０００３】図４は従来の電子計算機の第２のタイプで
ある読み出し専用メモリ主体の電子計算機の典型的構成
を示す図であり、図において１はＣＰＵ、２はＲＯＭ、
３はＲＡＭ、４はバス、５はＲＯＭに収納された搭載プ
ログラム、６はＲＡＭ上のデータエリア（スタックエリ
アを含む）、１３はＲＡＭ上のスペースエリアである。
ある読み出し専用メモリ主体の電子計算機の典型的構成
を示す図であり、図において１はＣＰＵ、２はＲＯＭ、
３はＲＡＭ、４はバス、５はＲＯＭに収納された搭載プ
ログラム、６はＲＡＭ上のデータエリア（スタックエリ
アを含む）、１３はＲＡＭ上のスペースエリアである。
【０００４】次にこれらの電子計算機の動作を説明す
る。ＲＯＭ２またはＲＡＭ３に収納された搭載プログラ
ムはＣＰＵ１によりバス４を介して逐次読み出され、解
読、処理されて電子計算機に要求されている入出力デー
タ処理、制御計算、故障検知等の諸機能を果たす。この
とき、可変パラメータや一時データの収納場所、スタッ
ク退避場所としてＲＡＭ上のデータエリア６がＣＰＵ１
の制御の下で適宜使用される。
る。ＲＯＭ２またはＲＡＭ３に収納された搭載プログラ
ムはＣＰＵ１によりバス４を介して逐次読み出され、解
読、処理されて電子計算機に要求されている入出力デー
タ処理、制御計算、故障検知等の諸機能を果たす。この
とき、可変パラメータや一時データの収納場所、スタッ
ク退避場所としてＲＡＭ上のデータエリア６がＣＰＵ１
の制御の下で適宜使用される。
【０００５】
【発明が解決しようとする課題】従来の電子計算機の第
１のタイプであるＲＡＭ主体の電子計算機は地上局から
のコマンドによってＲＡＭ上に収納された搭載プログラ
ムを軌道上において書き換えたり、スペアエリアを使っ
て搭載プログラムにパッチを当てたりする。いわゆる軌
道上再プログラムが可能であった。従って、軌道上での
予期しない不具合発生によるプログラムの変更及び追
加、ミッション要求の変更によるプログラムの変更及び
追加等、搭載プログラムを変更する場合に柔軟に対処す
ることが可能であった。しかし、軌道上再プログラムが
可能とはいえ、行なうにあたっては地上での再プログラ
ムの作成と検証に時間がかかり、軌道上での予期しない
不具合発生によるプログラムの変更及び追加については
迅速な対応ができず、時間的にクリティカルなミッショ
ンの信頼性を上げること自体には寄与できなかった。ま
た、現在宇宙用のＲＡＭとして使用されている半導体素
子の多くが放射線に対してする防備が弱く、軌道上にお
いてビットステータスが反転する、いわゆるシングルイ
ベントエラーをしばしば発生するという欠点を有してい
た。
１のタイプであるＲＡＭ主体の電子計算機は地上局から
のコマンドによってＲＡＭ上に収納された搭載プログラ
ムを軌道上において書き換えたり、スペアエリアを使っ
て搭載プログラムにパッチを当てたりする。いわゆる軌
道上再プログラムが可能であった。従って、軌道上での
予期しない不具合発生によるプログラムの変更及び追
加、ミッション要求の変更によるプログラムの変更及び
追加等、搭載プログラムを変更する場合に柔軟に対処す
ることが可能であった。しかし、軌道上再プログラムが
可能とはいえ、行なうにあたっては地上での再プログラ
ムの作成と検証に時間がかかり、軌道上での予期しない
不具合発生によるプログラムの変更及び追加については
迅速な対応ができず、時間的にクリティカルなミッショ
ンの信頼性を上げること自体には寄与できなかった。ま
た、現在宇宙用のＲＡＭとして使用されている半導体素
子の多くが放射線に対してする防備が弱く、軌道上にお
いてビットステータスが反転する、いわゆるシングルイ
ベントエラーをしばしば発生するという欠点を有してい
た。
【０００６】一方、第２のタイプであるＲＯＭ主体の電
子計算機は、ＲＯＭのビット反転に必要エネルギーレベ
ルがＲＡＭに比べて遥かに高いため放射線によるシング
ルイベントエラーは問題にならず、この点で信頼性が高
いのが特徴である。しかし、搭載プログラムがすべてＲ
ＯＭに書かれているため軌道上再プログラムは一般に不
可能であり、軌道上での予期しない不具合発生によるプ
ログラムの変更及び追加、ミッション要求の変更による
プログラムの変更及び追加に対して柔軟に対応できない
という欠点があった。また、地上においても実機試験に
おける試験の効率化のためのプログラムの変更及び追加
に対して柔軟に対応できないという欠点があった。
子計算機は、ＲＯＭのビット反転に必要エネルギーレベ
ルがＲＡＭに比べて遥かに高いため放射線によるシング
ルイベントエラーは問題にならず、この点で信頼性が高
いのが特徴である。しかし、搭載プログラムがすべてＲ
ＯＭに書かれているため軌道上再プログラムは一般に不
可能であり、軌道上での予期しない不具合発生によるプ
ログラムの変更及び追加、ミッション要求の変更による
プログラムの変更及び追加に対して柔軟に対応できない
という欠点があった。また、地上においても実機試験に
おける試験の効率化のためのプログラムの変更及び追加
に対して柔軟に対応できないという欠点があった。
【０００７】この発明は従来の電子計算機における上記
の問題点を解決するためになされたもので、従来のＲＯ
Ｍ主体の電子計算機が有する放射線に対する高い信頼性
と、ＲＡＭ主体の電子計算機が有する軌道上再プログラ
ム機能によるシステムの柔軟性を併せ持ち、なおかつ時
間的にクリティカルなミッションに対するシステムの信
頼性の低下を最小限に抑えることのできる電子計算機を
得ることを目的とする。
の問題点を解決するためになされたもので、従来のＲＯ
Ｍ主体の電子計算機が有する放射線に対する高い信頼性
と、ＲＡＭ主体の電子計算機が有する軌道上再プログラ
ム機能によるシステムの柔軟性を併せ持ち、なおかつ時
間的にクリティカルなミッションに対するシステムの信
頼性の低下を最小限に抑えることのできる電子計算機を
得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る電子計算
機は、中央処理装置、転送回路とＲＡＭ上のプログラム
及びデータを送受信するプログラムと比較回路へ異常判
断のためのデータを送信するプログラムとが書き込まれ
たＲＯＭ、上記プログラム及びデータを書き込むことの
できるＲＡＭにより構成される系を三重以上備え、また
それぞれの系のＲＡＭ間でプログラム及びデータを転送
する転送回路、及びそれぞれの系より出力されるデータ
を比較判断し、異常な系に正常な系のプログラムを転送
する指令を２つの系に出力する比較回路を備えたもので
ある。
機は、中央処理装置、転送回路とＲＡＭ上のプログラム
及びデータを送受信するプログラムと比較回路へ異常判
断のためのデータを送信するプログラムとが書き込まれ
たＲＯＭ、上記プログラム及びデータを書き込むことの
できるＲＡＭにより構成される系を三重以上備え、また
それぞれの系のＲＡＭ間でプログラム及びデータを転送
する転送回路、及びそれぞれの系より出力されるデータ
を比較判断し、異常な系に正常な系のプログラムを転送
する指令を２つの系に出力する比較回路を備えたもので
ある。
【０００９】
【作用】この発明に係る電子計算機は、ＲＡＭ上の搭載
プログラムをＲＯＭ上の搭載プログラムと結合実行し、
ＲＡＭ上の搭載プログラムはその実行後、比較回路によ
り他系と比較検査され、異常があれば他系より異常のあ
ったプログラムと同等のプログラムとデータをコピーし
修復する。以降は一部入れ替えられたＲＡＭ上の搭載プ
ログラムを用い、更に異常があれば同様に検査修復を実
行する。以てミッションに中断がなくプログラムの検査
修復を持続できる信頼性の高いシステムを可能とする。
プログラムをＲＯＭ上の搭載プログラムと結合実行し、
ＲＡＭ上の搭載プログラムはその実行後、比較回路によ
り他系と比較検査され、異常があれば他系より異常のあ
ったプログラムと同等のプログラムとデータをコピーし
修復する。以降は一部入れ替えられたＲＡＭ上の搭載プ
ログラムを用い、更に異常があれば同様に検査修復を実
行する。以てミッションに中断がなくプログラムの検査
修復を持続できる信頼性の高いシステムを可能とする。
【００１０】
実施例１．以下、この発明の一実施例を図１、図２を用
いて説明する。図１はこの発明の電子計算機の構成図で
あり、本図を用いて説明する。ここで説明のため系は
ａ、ｂ及びｃの三重系とする。第１のＲＯＭ２ａに収納
された搭載プログラム５ａと第１のＲＡＭ３ａに収納さ
れた搭載プログラム７ａは第１のバス４ａを介して順次
読み出され第１のＣＰＵ１ａで解読、処理される。第１
のＲＡＭ３ａのデータエリア６ａは、可変パラメータや
中間データの収納場所、スタックエリア等として第１の
ＣＰＵ１ａの制御下で使用される。第２、第３の系も同
様に動作する。それぞれの系の搭載プログラム５ａ、５
ｂ、５ｃ及び７ａ、７ｂ、７ｃはリアルタイムクロック
等の割り込みにより同時に起動され、独立に実行を行な
う。
いて説明する。図１はこの発明の電子計算機の構成図で
あり、本図を用いて説明する。ここで説明のため系は
ａ、ｂ及びｃの三重系とする。第１のＲＯＭ２ａに収納
された搭載プログラム５ａと第１のＲＡＭ３ａに収納さ
れた搭載プログラム７ａは第１のバス４ａを介して順次
読み出され第１のＣＰＵ１ａで解読、処理される。第１
のＲＡＭ３ａのデータエリア６ａは、可変パラメータや
中間データの収納場所、スタックエリア等として第１の
ＣＰＵ１ａの制御下で使用される。第２、第３の系も同
様に動作する。それぞれの系の搭載プログラム５ａ、５
ｂ、５ｃ及び７ａ、７ｂ、７ｃはリアルタイムクロック
等の割り込みにより同時に起動され、独立に実行を行な
う。
【００１１】リアルタイムクロック等の割り込みにより
第１のＲＯＭ２ａに収納された搭載プログラム５ａは起
動され、まず初期化・入出力処理プログラム１０ａを実
行する。その後第１のＲＡＭ３ａに収納された搭載プロ
グラム７ａに実行を移し、制御計算等のアプリケーショ
ン計算を行なう。第１のＲＡＭ３ａに収納された搭載プ
ログラム７ａの終了後、第１のＲＯＭ２ａに収納された
比較回路データ送信プログラム１１ａが実行され、比較
回路９へ第１のＲＡＭ３ａのデータエリア６ａに保存さ
れている第１のＲＡＭ３ａに収納された搭載プログラム
７ａの計算結果のデータを送信し、比較回路９の判断待
ちとなる。第２、第３の系も同様に動作する。比較回路
９は搭載プログラム７ａ、７ｂ、７ｃの計算結果のデー
タを全て受信した後、その比較判断を行う。第１のＲＯ
Ｍ２ａに収納された転送回路プログラム・データ送受信
プログラム１２ａは比較回路９の比較判断の結果が全系
正常であば終了し、これにより第１のＲＯＭ２ａに収納
された搭載プログラム５ａと第１のＲＡＭ３ａに収納さ
れた搭載プログラム７ａの１回の実行サイクルは終了す
る。第２、第３の系も同様に動作する。
第１のＲＯＭ２ａに収納された搭載プログラム５ａは起
動され、まず初期化・入出力処理プログラム１０ａを実
行する。その後第１のＲＡＭ３ａに収納された搭載プロ
グラム７ａに実行を移し、制御計算等のアプリケーショ
ン計算を行なう。第１のＲＡＭ３ａに収納された搭載プ
ログラム７ａの終了後、第１のＲＯＭ２ａに収納された
比較回路データ送信プログラム１１ａが実行され、比較
回路９へ第１のＲＡＭ３ａのデータエリア６ａに保存さ
れている第１のＲＡＭ３ａに収納された搭載プログラム
７ａの計算結果のデータを送信し、比較回路９の判断待
ちとなる。第２、第３の系も同様に動作する。比較回路
９は搭載プログラム７ａ、７ｂ、７ｃの計算結果のデー
タを全て受信した後、その比較判断を行う。第１のＲＯ
Ｍ２ａに収納された転送回路プログラム・データ送受信
プログラム１２ａは比較回路９の比較判断の結果が全系
正常であば終了し、これにより第１のＲＯＭ２ａに収納
された搭載プログラム５ａと第１のＲＡＭ３ａに収納さ
れた搭載プログラム７ａの１回の実行サイクルは終了す
る。第２、第３の系も同様に動作する。
【００１２】比較回路９の比較判断により、ある系が異
常と判断された場合は任意に選択された正常な系と異常
な系の転送回路８が転送可能状態となる。ここで説明の
ため系はａが異常でｂ，ｃが正常とする。任意に選択さ
れた正常な系の第２のＲＯＭ２ｂに収納された転送回路
プログラム・データ送受信プログラム１２ｂは、異常な
系と判断された第１のＲＡＭ３ａに収納された搭載プロ
グラム７ａの一部と同等な自系の第２のＲＡＭ３ｂに収
納された搭載プログラム７ｂの一部及びデータエリア６
ｂのデータを転送回路８に送信し、終了する。そして異
常な系の第１のＲＯＭ２ａに収納された転送回路プログ
ラム・データ送受信プログラム１２ａは異常と判断され
た第１のＲＡＭ３ａに収納された搭載プログラム７ａの
一部及びデータエリア６ａのデータを転送回路８より受
信した正常な系の第２のＲＡＭ３ｂに収納された搭載プ
ログラム７ｂの一部及びデータエリア６ｂのデータで書
き換え、終了する。
常と判断された場合は任意に選択された正常な系と異常
な系の転送回路８が転送可能状態となる。ここで説明の
ため系はａが異常でｂ，ｃが正常とする。任意に選択さ
れた正常な系の第２のＲＯＭ２ｂに収納された転送回路
プログラム・データ送受信プログラム１２ｂは、異常な
系と判断された第１のＲＡＭ３ａに収納された搭載プロ
グラム７ａの一部と同等な自系の第２のＲＡＭ３ｂに収
納された搭載プログラム７ｂの一部及びデータエリア６
ｂのデータを転送回路８に送信し、終了する。そして異
常な系の第１のＲＯＭ２ａに収納された転送回路プログ
ラム・データ送受信プログラム１２ａは異常と判断され
た第１のＲＡＭ３ａに収納された搭載プログラム７ａの
一部及びデータエリア６ａのデータを転送回路８より受
信した正常な系の第２のＲＡＭ３ｂに収納された搭載プ
ログラム７ｂの一部及びデータエリア６ｂのデータで書
き換え、終了する。
【００１３】図２はこの発明の電子計算機の処理の流れ
図であり、本図を用いて詳細に説明する。ここで説明の
ため系はａ、ｂ及びｃの三重系とする。それぞれの系の
ＲＯＭ２ａ、２ｂ及び２ｃに収納された搭載プログラム
５ａ、５ｂ及び５ｃはリアルタイムクロック等の割り込
みにより同時に起動される。ひとつの系について説明す
ると、まず初期化・入出力処理２１を実行する。その後
ＲＡＭ３ａに収納された搭載プログラム７ａの最初のモ
ジュール１４ａに実行を移し２２矢印４０、モジュール
１５ａ、モジュール１６ａと順次実行する。ＲＡＭ３ａ
に収納された搭載プログラム７ａのすべてのモジュール
の終了後、ＲＯＭ２ａに収納された搭載プログラム５ａ
に実行が戻る矢印４１。比較回路９へＲＡＭ３ａのデー
タエリア６ａに保存されているＲＡＭ３ａに収納された
搭載プログラム７ａのモジュール１４ａ、モジュール１
５ａ及びモジュール１６ａの計算結果のデータを送信
し、比較回路９の判断待ち２４となる。他の系のＲＯＭ
２ｂ、２ｃに収納された搭載プログラム５ｂ、５ｃ及び
ＲＡＭ３ｂ、３ｃに収納された搭載プログラム７ｂ、７
ｃついても同様の手順で実行が行なわれる。
図であり、本図を用いて詳細に説明する。ここで説明の
ため系はａ、ｂ及びｃの三重系とする。それぞれの系の
ＲＯＭ２ａ、２ｂ及び２ｃに収納された搭載プログラム
５ａ、５ｂ及び５ｃはリアルタイムクロック等の割り込
みにより同時に起動される。ひとつの系について説明す
ると、まず初期化・入出力処理２１を実行する。その後
ＲＡＭ３ａに収納された搭載プログラム７ａの最初のモ
ジュール１４ａに実行を移し２２矢印４０、モジュール
１５ａ、モジュール１６ａと順次実行する。ＲＡＭ３ａ
に収納された搭載プログラム７ａのすべてのモジュール
の終了後、ＲＯＭ２ａに収納された搭載プログラム５ａ
に実行が戻る矢印４１。比較回路９へＲＡＭ３ａのデー
タエリア６ａに保存されているＲＡＭ３ａに収納された
搭載プログラム７ａのモジュール１４ａ、モジュール１
５ａ及びモジュール１６ａの計算結果のデータを送信
し、比較回路９の判断待ち２４となる。他の系のＲＯＭ
２ｂ、２ｃに収納された搭載プログラム５ｂ、５ｃ及び
ＲＡＭ３ｂ、３ｃに収納された搭載プログラム７ｂ、７
ｃついても同様の手順で実行が行なわれる。
【００１４】比較回路９はＲＡＭ３ａ、３ｂ及び３ｃの
データエリア６ａ、６ｂ及び６ｃに保存されているそれ
ぞれの系で独立に実行されたＲＡＭ３ａ、３ｂ及び３ｃ
に収納された搭載プログラム７ａ、７ｂ及び７ｃのモジ
ュール１４ａ、モジュール１５ａ、モジュール１６ａ、
モジュール１４ｂ、モジュール１５ｂ、モジュール１６
ｂ、モジュール１４ｃ、モジュール１５ｃ及びモジュー
ル１６ｃの計算結果のデータを全て受信した後、その比
較判断を開始３０する。それぞれの系の同種のモジュー
ル（例えばモジュール１４ａ、モジュール１４ｂ及びモ
ジュール１４ｃ）の計算結果が同じかを判断３２する。
そしてそれぞれの系の同種のモジュールすべてについて
３１比較判断を繰り返す。すべてのモジュールの計算結
果が同じであれば全系正常と判定３３し、終了３４す
る。
データエリア６ａ、６ｂ及び６ｃに保存されているそれ
ぞれの系で独立に実行されたＲＡＭ３ａ、３ｂ及び３ｃ
に収納された搭載プログラム７ａ、７ｂ及び７ｃのモジ
ュール１４ａ、モジュール１５ａ、モジュール１６ａ、
モジュール１４ｂ、モジュール１５ｂ、モジュール１６
ｂ、モジュール１４ｃ、モジュール１５ｃ及びモジュー
ル１６ｃの計算結果のデータを全て受信した後、その比
較判断を開始３０する。それぞれの系の同種のモジュー
ル（例えばモジュール１４ａ、モジュール１４ｂ及びモ
ジュール１４ｃ）の計算結果が同じかを判断３２する。
そしてそれぞれの系の同種のモジュールすべてについて
３１比較判断を繰り返す。すべてのモジュールの計算結
果が同じであれば全系正常と判定３３し、終了３４す
る。
【００１５】比較回路９の判断が決定すると、ＲＯＭ２
ａに収納された搭載プログラム５ａは比較回路９の判断
待ち２４を終了し、実行を再開する。比較回路９の比較
判断の結果が全系正常であれば終了２９し、これにより
ＲＡＭ３ｂとＲＡＭ３ａに収納された搭載プログラム７
ａの１回の実行サイクルが終了する。他の系のＲＯＭ２
ｂ、２ｃに収納された搭載プログラム５ｂ、５ｃ及びＲ
ＡＭ３ｂ、３ｃに収納された搭載プログラム７ｂ、７ｃ
についても同様に１回の実行サイクルが終了する。
ａに収納された搭載プログラム５ａは比較回路９の判断
待ち２４を終了し、実行を再開する。比較回路９の比較
判断の結果が全系正常であれば終了２９し、これにより
ＲＡＭ３ｂとＲＡＭ３ａに収納された搭載プログラム７
ａの１回の実行サイクルが終了する。他の系のＲＯＭ２
ｂ、２ｃに収納された搭載プログラム５ｂ、５ｃ及びＲ
ＡＭ３ｂ、３ｃに収納された搭載プログラム７ｂ、７ｃ
についても同様に１回の実行サイクルが終了する。
【００１６】次に比較回路９において異常と判定された
場合について説明する。一つのモジュールの計算結果で
も他の複数の系と異なる場合は、その異なる計算結果の
モジュールの系を自系異常と判定し、計算結果が同じ複
数の系の任意の系を自系正常送信要求有り、残りの系を
自系正常送信要求無しと判定３５する。ここで説明のた
め例えばモジュール１５ａが自系異常、モジュール１５
ｂが自系正常送信要求有り、及びモジュール１５ｃが自
系正常送信要求無しと判定されたとする。異常なモジュ
ール１５ａが書き込まれているＲＡＭ３ａと正常なモジ
ュール１５ｂが書き込まれているＲＡＭ３ｂの転送回路
８をレディ状態とする３６。ＲＡＭ３ａに収納された搭
載プログラム７ａに自系異常受信要求有りのメッセージ
と書き換えるべきモジュール１５ａの情報が送信３７さ
れる矢印４４。また、ＲＡＭ３ｂに収納された搭載プロ
グラム７ｂに自系正常送信要求有りのメッセージと送信
されるモジュール１５ｂの情報が送信３８され矢印４
５、終了３９とする。
場合について説明する。一つのモジュールの計算結果で
も他の複数の系と異なる場合は、その異なる計算結果の
モジュールの系を自系異常と判定し、計算結果が同じ複
数の系の任意の系を自系正常送信要求有り、残りの系を
自系正常送信要求無しと判定３５する。ここで説明のた
め例えばモジュール１５ａが自系異常、モジュール１５
ｂが自系正常送信要求有り、及びモジュール１５ｃが自
系正常送信要求無しと判定されたとする。異常なモジュ
ール１５ａが書き込まれているＲＡＭ３ａと正常なモジ
ュール１５ｂが書き込まれているＲＡＭ３ｂの転送回路
８をレディ状態とする３６。ＲＡＭ３ａに収納された搭
載プログラム７ａに自系異常受信要求有りのメッセージ
と書き換えるべきモジュール１５ａの情報が送信３７さ
れる矢印４４。また、ＲＡＭ３ｂに収納された搭載プロ
グラム７ｂに自系正常送信要求有りのメッセージと送信
されるモジュール１５ｂの情報が送信３８され矢印４
５、終了３９とする。
【００１７】比較回路９の判断が決定すると、ＲＯＭ２
ｂに収納された搭載プログラム５ｂは比較回路９の判断
待ち２４を終了し、実行を再開する。比較回路９の比較
判断の結果が自系正常要求有りの場合は、ＲＡＭ３ｂに
収納されているモジュール１５ｂのプログラムを転送回
路へ送信２７する。また、ＲＡＭ３ｂに収納されていた
データ６ｂを転送回路へ送信２８、終了２９する。
ｂに収納された搭載プログラム５ｂは比較回路９の判断
待ち２４を終了し、実行を再開する。比較回路９の比較
判断の結果が自系正常要求有りの場合は、ＲＡＭ３ｂに
収納されているモジュール１５ｂのプログラムを転送回
路へ送信２７する。また、ＲＡＭ３ｂに収納されていた
データ６ｂを転送回路へ送信２８、終了２９する。
【００１８】また、比較回路９の判断が決定すると、Ｒ
ＯＭ２ａに収納された搭載プログラム５ａも比較回路９
の判断待ち２４を終了し、実行を再開する。比較回路９
の比較判断の結果が自系異常受信要求有りの場合は、Ｒ
ＡＭ３ｂに収納されていたモジュール１５ｂのプログラ
ムを転送回路より受信し、ＲＡＭ３ａに収納されていた
モジュール１５ａを書き換える２５。またＲＡＭ３ｂに
収納されていたデータ６ｂを転送回路より受信し、ＲＡ
Ｍ３ａに収納されていたデータ６ａを書き換え２６、終
了２９する。
ＯＭ２ａに収納された搭載プログラム５ａも比較回路９
の判断待ち２４を終了し、実行を再開する。比較回路９
の比較判断の結果が自系異常受信要求有りの場合は、Ｒ
ＡＭ３ｂに収納されていたモジュール１５ｂのプログラ
ムを転送回路より受信し、ＲＡＭ３ａに収納されていた
モジュール１５ａを書き換える２５。またＲＡＭ３ｂに
収納されていたデータ６ｂを転送回路より受信し、ＲＡ
Ｍ３ａに収納されていたデータ６ａを書き換え２６、終
了２９する。
【００１９】実施例２．また、別の実施例を説明する。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａの処理時間のデータを送信し、比較回路
９の判断待ちとなる。第２、第３の系も同様に動作す
る。比較回路９はそれぞれの系で独立に実行された搭載
プログラム７ａ、７ｂ、７ｃの処理時間のデータを全て
受信した後、その適正な範囲に対する比較判断を行う。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａの処理時間のデータを送信し、比較回路
９の判断待ちとなる。第２、第３の系も同様に動作す
る。比較回路９はそれぞれの系で独立に実行された搭載
プログラム７ａ、７ｂ、７ｃの処理時間のデータを全て
受信した後、その適正な範囲に対する比較判断を行う。
【００２０】実施例３．また、別の実施例を説明する。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａの実行経路の履歴のデータを送信し、比
較回路９の判断待ちとなる。第２、第３の系も同様に動
作する。比較回路９はそれぞれの系で独立に実行された
搭載プログラム７ａ、７ｂ、７ｃの実行経路の履歴のデ
ータを全て受信した後、その適正な経路に対する比較判
断を行う。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａの実行経路の履歴のデータを送信し、比
較回路９の判断待ちとなる。第２、第３の系も同様に動
作する。比較回路９はそれぞれの系で独立に実行された
搭載プログラム７ａ、７ｂ、７ｃの実行経路の履歴のデ
ータを全て受信した後、その適正な経路に対する比較判
断を行う。
【００２１】実施例４．また、別の実施例を説明する。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａ自身のプログラムサムチェックのデータ
を送信し、比較回路９の判断待ちとなる。第２、第３の
系も同様に動作する。比較回路９はそれぞれの系で独立
に実行された搭載プログラム７ａ、７ｂ、７ｃ自身のプ
ログラムサムチェックのデータを全て受信した後、その
適正値に対する比較判断を行う。
リアルタイムクロック等の割り込みにより第１のＲＯＭ
２ａに収納された搭載プログラム５ａは起動され、まず
初期化・入出力処理プログラム１０ａを実行する。その
後第１のＲＡＭ３ａに収納された搭載プログラム７ａに
実行を移し、制御計算等のアプリケーション計算を行な
う。第１のＲＡＭ３ａに収納された搭載プログラム７ａ
の終了後、第１のＲＯＭ２ａに収納された比較回路デー
タ送信プログラム１１ａが実行され、比較回路９へ搭載
プログラム７ａ自身のプログラムサムチェックのデータ
を送信し、比較回路９の判断待ちとなる。第２、第３の
系も同様に動作する。比較回路９はそれぞれの系で独立
に実行された搭載プログラム７ａ、７ｂ、７ｃ自身のプ
ログラムサムチェックのデータを全て受信した後、その
適正値に対する比較判断を行う。
【００２２】
【発明の効果】以上のように、この発明によってＲＡＭ
上の搭載プログラムをＲＯＭ上の搭載プログラムと結合
実行し、ＲＡＭ上の搭載プログラムはその実行後、比較
回路により他系と比較検査され、異常があれば他系より
異常のあったプログラムと同等のプログラムとデータを
コピーし修復が可能である。異常検知後もシステムとし
ての縮退がなく（系として停止はしない）、一部入れ替
えられたＲＡＭ上の搭載プログラムを用い、入れ替えら
れていない部分の搭載プログラムに更に異常があれば同
様に検査修復を実行することが可能である。以て時間的
にクリティカルなミッションにおいても中断がなくプロ
グラムの検査修復を持続できる信頼性の高いシステムを
得ることができるという効果がある。また、ＲＡＭ主体
の計算機であることから、ＲＡＭ上に収納された搭載プ
ログラムにパッチを当てたりする、いわゆる軌道上再プ
ログラムが可能であり、ミッション要求の変更によるプ
ログラムの変更及び追加等、搭載プログラムを変更する
場合に柔軟に対処することができるという効果がある。
上の搭載プログラムをＲＯＭ上の搭載プログラムと結合
実行し、ＲＡＭ上の搭載プログラムはその実行後、比較
回路により他系と比較検査され、異常があれば他系より
異常のあったプログラムと同等のプログラムとデータを
コピーし修復が可能である。異常検知後もシステムとし
ての縮退がなく（系として停止はしない）、一部入れ替
えられたＲＡＭ上の搭載プログラムを用い、入れ替えら
れていない部分の搭載プログラムに更に異常があれば同
様に検査修復を実行することが可能である。以て時間的
にクリティカルなミッションにおいても中断がなくプロ
グラムの検査修復を持続できる信頼性の高いシステムを
得ることができるという効果がある。また、ＲＡＭ主体
の計算機であることから、ＲＡＭ上に収納された搭載プ
ログラムにパッチを当てたりする、いわゆる軌道上再プ
ログラムが可能であり、ミッション要求の変更によるプ
ログラムの変更及び追加等、搭載プログラムを変更する
場合に柔軟に対処することができるという効果がある。
【００２３】また、比較対象となるデータとして搭載プ
ログラムの演算結果ではなく、搭載プログラムの処理時
間、実行経路の履歴、もしくはプログラム自身のサムチ
ェックを使用する比較回路とすることにより、比較対象
のデータ量は少なくなり（プログラムの各モジュールに
対してひとつ）、比較回路の処理時間が短くなる。よっ
て計算機全体としての処理性能が上がるという効果があ
る。
ログラムの演算結果ではなく、搭載プログラムの処理時
間、実行経路の履歴、もしくはプログラム自身のサムチ
ェックを使用する比較回路とすることにより、比較対象
のデータ量は少なくなり（プログラムの各モジュールに
対してひとつ）、比較回路の処理時間が短くなる。よっ
て計算機全体としての処理性能が上がるという効果があ
る。
【図１】本発明の一実施例による電子計算機を示す構成
図である。
図である。
【図２】本発明の一実施例による電子計算機の動作の詳
細を示す流れ図である。
細を示す流れ図である。
【図３】従来のＲＡＭ主体の電子計算機の構成図であ
る。
る。
【図４】従来のＲＯＭ主体の電子計算機の構成図であ
る。
る。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ バス ５ ＲＯＭ上の搭載プログラム ６ データエリア ７ ＲＡＭ上の搭載プログラム ８ 転送回路 ９ 比較回路 １０ 初期化・入出力プログラム １１ 比較回路データ送信プログラム １２ 転送回路プログラム・データ送受信プログラム １３ スペースエリア
Claims (4)
- 【請求項１】 それぞれ独立にデータ処理をする３台以
上の中央処理装置と、データを予め書き込みそれを保存
する３台以上の読み出し専用メモリと、データを一時的
に書き込みそれを保存する３台以上の読み書き可能メモ
リと、３台以上の読み書き可能メモリのそれぞれの間で
データを転送する転送回路と、３台以上の中央処理装置
のそれぞれで独立に実行されるプログラムの演算結果の
適正を判定する１台のデータ比較回路によって構成され
る電子計算機において、上記３台以上の読み出し専用メ
モリのそれぞれの中には、上記転送回路とプログラム及
びデータを送受信するプログラムを書き込むことのでき
る第１のエリアと、上記比較回路へデータを送信するプ
ログラムを書き込むことのできる第２のエリアとを有
し、一方、上記の３台以上の読み書き可能メモリのそれ
ぞれの中には、上記転送回路と送受信されるプログラム
を書き込むための第１のエリアと、上記転送回路と送受
信されるデータを書き込むための第２のエリアを有する
ことを特徴とする電子計算機。 - 【請求項２】 それぞれ独立にデータ処理をする３台以
上の中央処理装置と、データを予め書き込みそれを保存
する３台以上の読み出し専用メモリと、データを一時的
に書き込みそれを保存する３台以上の読み書き可能メモ
リと、３台以上の読み書き可能メモリのそれぞれの間で
データを転送する転送回路と、３台以上の中央処理装置
のそれぞれで独立に実行されるプログラムの処理時間の
適正を判定する１台の時間比較回路によって構成される
電子計算機において、上記３台以上の読み出し専用メモ
リのそれぞれの中には、上記転送回路とプログラム及び
データを送受信するプログラムを書き込むことのできる
第１のエリアと、上記比較回路へデータを送信するプロ
グラムを書き込むことのできる第２のエリアとを有し、
一方、上記の３台以上の読み書き可能メモリのそれぞれ
の中には、上記転送回路と送受信されるプログラムを書
き込むための第１のエリアと、上記転送回路と送受信さ
れるデータを書き込むための第２のエリアを有すること
を特徴とする電子計算機。 - 【請求項３】 それぞれ独立にデータ処理をする３台以
上の中央処理装置と、データを予め書き込みそれを保存
する３台以上の読み出し専用メモリと、データを一時的
に書き込みそれを保存する３台以上の読み書き可能メモ
リと、３台以上の読み書き可能メモリのそれぞれの間で
データを転送する転送回路と、３台以上の中央処理装置
のそれぞれで独立に実行されるプログラムの実行経路の
適正を判定する１台の経路比較回路によって構成される
電子計算機において、上記３台以上の読み出し専用メモ
リのそれぞれの中には、上記転送回路とプログラム及び
データを送受信するプログラムを書き込むことのできる
第１のエリアと、上記比較回路へデータを送信するプロ
グラムを書き込むことのできる第２のエリアとを有し、
一方、上記の３台以上の読み書き可能メモリのそれぞれ
の中には、上記転送回路と送受信されるプログラムを書
き込むための第１のエリアと、上記転送回路と送受信さ
れるデータを書き込むための第２のエリアとを有する電
子計算機。 - 【請求項４】 それぞれ独立にデータ処理をする３台以
上の中央処理装置と、データを予め書き込みそれを保存
する３台以上の読み出し専用メモリと、データを一時的
に書き込みそれを保存する３台以上の読み書き可能メモ
リと、３台以上の読み書き可能メモリのそれぞれの間で
データを転送する転送回路と、３台以上の中央処理装置
のそれぞれで実行されるプログラムのサムチェックと基
準値との一致を判定する１台のサムチェック比較回路に
よって構成される電子計算機において、上記３台以上の
読み出し専用メモリのそれぞれの中には、上記転送回路
とプログラム及びデータを送受信するプログラムを書き
込むことのできる第１のエリアと、上記比較回路へデー
タを送信するプログラムを書き込むことのできる第２の
エリアとを有し、一方、上記の３台以上の読み書き可能
メモリのそれぞれの中には、上記転送回路と送受信され
るプログラムを書き込むための第１のエリアと、上記転
送回路と送受信されるデータを書き込むための第２のエ
リアとを有する電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316668A JPH07168731A (ja) | 1993-12-16 | 1993-12-16 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316668A JPH07168731A (ja) | 1993-12-16 | 1993-12-16 | 電子計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168731A true JPH07168731A (ja) | 1995-07-04 |
Family
ID=18079583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316668A Pending JPH07168731A (ja) | 1993-12-16 | 1993-12-16 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022092613A (ja) * | 2020-12-10 | 2022-06-22 | イマジネーション テクノロジーズ リミテッド | 処理システム内の処理タスク |
-
1993
- 1993-12-16 JP JP5316668A patent/JPH07168731A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022092613A (ja) * | 2020-12-10 | 2022-06-22 | イマジネーション テクノロジーズ リミテッド | 処理システム内の処理タスク |
| US11934257B2 (en) | 2020-12-10 | 2024-03-19 | Imagination Technologies Limited | Processing tasks in a processing system |
| US12326778B2 (en) | 2020-12-10 | 2025-06-10 | Imagination Technologies Limited | Processing tasks in a processing system |
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