JPH07169773A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07169773A JPH07169773A JP5342851A JP34285193A JPH07169773A JP H07169773 A JPH07169773 A JP H07169773A JP 5342851 A JP5342851 A JP 5342851A JP 34285193 A JP34285193 A JP 34285193A JP H07169773 A JPH07169773 A JP H07169773A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/281—Base electrodes for bipolar transistors
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 環状エミッタを有するバイポーラトランジス
タにおいて、遮断周波数を高くし、高速動作を可能とす
る。 【構成】 ｐ型のシリコン基板１にｎ型の低抵抗領域２
を有し、その上にｎ型のエピタキシャル層３を有し、そ
の上の絶縁膜５に選択的に第一の開口が形成され、この
開口の全周囲から開口内へせりだしたｎ型多結晶シリコ
ン膜８を有する。このせりだした部分の底面から下方へ
ｎ型の多結晶シリコン膜９が設けられ、また第一の開口
内のｎ型エピタキシャル層３の表面上にはベースとして
ｐ型の単結晶シリコン膜６が設けられ、このベース６と
前記ｎ型多結晶シリコン膜８，９とは互いに接触され、
その直下にｎ型エミッタ１０が環状に形成されている。
タにおいて、遮断周波数を高くし、高速動作を可能とす
る。 【構成】 ｐ型のシリコン基板１にｎ型の低抵抗領域２
を有し、その上にｎ型のエピタキシャル層３を有し、そ
の上の絶縁膜５に選択的に第一の開口が形成され、この
開口の全周囲から開口内へせりだしたｎ型多結晶シリコ
ン膜８を有する。このせりだした部分の底面から下方へ
ｎ型の多結晶シリコン膜９が設けられ、また第一の開口
内のｎ型エピタキシャル層３の表面上にはベースとして
ｐ型の単結晶シリコン膜６が設けられ、このベース６と
前記ｎ型多結晶シリコン膜８，９とは互いに接触され、
その直下にｎ型エミッタ１０が環状に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造及び製
造方法に関し、特にバイポーラトランジスタの構造と製
造方法に関する。
造方法に関し、特にバイポーラトランジスタの構造と製
造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高速化、高密度化を目的にトラ
ンジスタ寸法の微細化が進められてきた。特に、バイポ
ーラトランジスタではエミッタ寸法を微細化するのに従
って、エミッタ面積のばらつき、電流密度の増加による
遮断周波数の低下が大きな問題になってきた。そこで、
同じベース面積でより大きなエミッタ面積を得る方法が
検討され、その一つの方法が特開昭６１−１１２３７８
号公報で提案されている。この第１の従来技術によるト
ランジスタでは、ベースコンタクト領域を中央に設け、
その周囲に環状のエミッタ領域を形成する構造が取られ
ており、同じベース面積で２倍以上のエミッタ領域が確
保でき、より大きな電流が流せるようになっている。
ンジスタ寸法の微細化が進められてきた。特に、バイポ
ーラトランジスタではエミッタ寸法を微細化するのに従
って、エミッタ面積のばらつき、電流密度の増加による
遮断周波数の低下が大きな問題になってきた。そこで、
同じベース面積でより大きなエミッタ面積を得る方法が
検討され、その一つの方法が特開昭６１−１１２３７８
号公報で提案されている。この第１の従来技術によるト
ランジスタでは、ベースコンタクト領域を中央に設け、
その周囲に環状のエミッタ領域を形成する構造が取られ
ており、同じベース面積で２倍以上のエミッタ領域が確
保でき、より大きな電流が流せるようになっている。
【０００３】図６はその構造を示す図であり、シリコン
基板２１上に二酸化珪素膜２２、窒化珪素膜２３を有
し、これらの膜に設けた開口を通してその上に多結晶シ
リコン膜２４が形成され、この多結晶シリコン膜２４に
ボロンおよびヒ素を打ち込み、これをシリコン基板２１
に熱拡散することでベース２５とエミッタ２６を形成し
ている。また、グラフトベース２７は予めボロンをイオ
ン注入により形成している。なお、２８は絶縁膜、２９
はベース電極、３０はエミッタ電極であり、これにより
リング構造のエミッタを持つトランジスタとして構成さ
れる。また、特開昭６４−１５９７３号公報において
も、略前記構造と同様な手法により環状のエミッタ領域
を形成したものが記載されている。
基板２１上に二酸化珪素膜２２、窒化珪素膜２３を有
し、これらの膜に設けた開口を通してその上に多結晶シ
リコン膜２４が形成され、この多結晶シリコン膜２４に
ボロンおよびヒ素を打ち込み、これをシリコン基板２１
に熱拡散することでベース２５とエミッタ２６を形成し
ている。また、グラフトベース２７は予めボロンをイオ
ン注入により形成している。なお、２８は絶縁膜、２９
はベース電極、３０はエミッタ電極であり、これにより
リング構造のエミッタを持つトランジスタとして構成さ
れる。また、特開昭６４−１５９７３号公報において
も、略前記構造と同様な手法により環状のエミッタ領域
を形成したものが記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の環状エミッタトランジスタでは次のような問
題がある。即ち、多結晶シリコン膜２４中に打ち込んだ
ボロン及び砒素を単結晶基板２１中に熱拡散すること
で、ベース２５と共にエミッタ２６を形成して環状エミ
ッタを形成しているが、この方法では各不純物を制御性
良く拡散させることが難しいため、所望のベース及びエ
ミッタを形成することが難しく、素子のばらつきが大き
くなる。このことは、先にベースを形成し、その後にこ
のベース領域にエミッタ領域を形成する手法の後者の公
報に記載のものも同じである。
うな従来の環状エミッタトランジスタでは次のような問
題がある。即ち、多結晶シリコン膜２４中に打ち込んだ
ボロン及び砒素を単結晶基板２１中に熱拡散すること
で、ベース２５と共にエミッタ２６を形成して環状エミ
ッタを形成しているが、この方法では各不純物を制御性
良く拡散させることが難しいため、所望のベース及びエ
ミッタを形成することが難しく、素子のばらつきが大き
くなる。このことは、先にベースを形成し、その後にこ
のベース領域にエミッタ領域を形成する手法の後者の公
報に記載のものも同じである。
【０００５】そこで、特願平３−７９３８８号公報に記
載されているような、ＵＨＶ／ＣＶＤ（Ｕｌｔｒａ Ｈ
ｉｇｈ Ｖａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などの選択エピタキシャル
成長技術を用いて、ベースエピタキシャル層を形成し、
これにエミッタを形成する構造が考えられる。即ち、図
７に示すように、ｐ型シリコン基板３１上にｎ型低抵抗
領域３２があり、その上部にｎ+ 型シリコンエピタキシ
ャル層３３がある。３４は素子分離領域であり、３５は
層間絶縁膜である。３６はコレクタ引き出し多結晶シリ
コン層、３７は外部ベースとベース電極３８を接続する
ためのｐ+ 多結晶シリコン膜、３９は絶縁膜である。４
０は絶縁のための側壁、４１はベースとなるベースエピ
タキシャル層、４２はこのベースエピタキシャル層４１
と前記多結晶シリコン膜３７を接続するための多結晶シ
リコン膜である。４３はエミッタ引き出し多結晶シリコ
ン膜で、４４はエミッタ拡散層である。４５はエミッタ
電極、４６はコレクタ電極である。
載されているような、ＵＨＶ／ＣＶＤ（Ｕｌｔｒａ Ｈ
ｉｇｈ Ｖａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などの選択エピタキシャル
成長技術を用いて、ベースエピタキシャル層を形成し、
これにエミッタを形成する構造が考えられる。即ち、図
７に示すように、ｐ型シリコン基板３１上にｎ型低抵抗
領域３２があり、その上部にｎ+ 型シリコンエピタキシ
ャル層３３がある。３４は素子分離領域であり、３５は
層間絶縁膜である。３６はコレクタ引き出し多結晶シリ
コン層、３７は外部ベースとベース電極３８を接続する
ためのｐ+ 多結晶シリコン膜、３９は絶縁膜である。４
０は絶縁のための側壁、４１はベースとなるベースエピ
タキシャル層、４２はこのベースエピタキシャル層４１
と前記多結晶シリコン膜３７を接続するための多結晶シ
リコン膜である。４３はエミッタ引き出し多結晶シリコ
ン膜で、４４はエミッタ拡散層である。４５はエミッタ
電極、４６はコレクタ電極である。
【０００６】このようなトランジスタにおいて、前記エ
ミッタ拡散層４４を形成する代わりに、多結晶シリコン
膜３７をｎ型とし、ここからベースエピタキシャル層４
１に不純物を熱拡散すれば、ベースエピタキシャル層４
１の周囲に環状のエミッタ拡散層を形成することが可能
となる。この方法によりトランジスタを形成すると、ベ
ースをベースの濃度，厚さに関し、制御性良く形成でき
ることは明らかである。そして、ベースの平面方向の寸
法が小さくできるので、遮断周波数が高く、寄生容量が
小さい高速のバイポーラトランジスタを形成することが
できる。
ミッタ拡散層４４を形成する代わりに、多結晶シリコン
膜３７をｎ型とし、ここからベースエピタキシャル層４
１に不純物を熱拡散すれば、ベースエピタキシャル層４
１の周囲に環状のエミッタ拡散層を形成することが可能
となる。この方法によりトランジスタを形成すると、ベ
ースをベースの濃度，厚さに関し、制御性良く形成でき
ることは明らかである。そして、ベースの平面方向の寸
法が小さくできるので、遮断周波数が高く、寄生容量が
小さい高速のバイポーラトランジスタを形成することが
できる。
【０００７】しかしながら、次のような問題が生じるこ
とになる。即ち、第１に、選択ベースエピタキシャル層
４１の成長においては、これと同時にｎ型とした多結晶
シリコン膜３７の底面にも多結晶シリコン膜４２が成長
される。そのため、十分にｎ型不純物を拡散しないとエ
ミッタ・ベース接合が多結晶シリコン膜４２中に形成さ
れ、ベースリーク電流の増加などの原因になる。第２
に、エミッタ拡散層がｎ型とした多結晶シリコン膜３７
のひさしの下になってしまうため、形成されるエミッタ
拡散層の直下のシリコンエピタキシャル層３３の濃度を
イオン注入により選択的に高くすることができない。そ
のため、カーク効果がおこりやすくなり、トランジスタ
の高周波特性が悪化する。したがって、図７に示したト
ランジスタの製造方法をそのまま環状エミッタ拡散層を
有するトランジスタの製造に採用することには問題があ
り、実際に適用することができないのが実情である。本
発明の目的は、これらの問題を解消し、遮断周波数が高
く、高速動作が可能なトランジスタを備えた半導体装置
とその製造方法を提供することにある。
とになる。即ち、第１に、選択ベースエピタキシャル層
４１の成長においては、これと同時にｎ型とした多結晶
シリコン膜３７の底面にも多結晶シリコン膜４２が成長
される。そのため、十分にｎ型不純物を拡散しないとエ
ミッタ・ベース接合が多結晶シリコン膜４２中に形成さ
れ、ベースリーク電流の増加などの原因になる。第２
に、エミッタ拡散層がｎ型とした多結晶シリコン膜３７
のひさしの下になってしまうため、形成されるエミッタ
拡散層の直下のシリコンエピタキシャル層３３の濃度を
イオン注入により選択的に高くすることができない。そ
のため、カーク効果がおこりやすくなり、トランジスタ
の高周波特性が悪化する。したがって、図７に示したト
ランジスタの製造方法をそのまま環状エミッタ拡散層を
有するトランジスタの製造に採用することには問題があ
り、実際に適用することができないのが実情である。本
発明の目的は、これらの問題を解消し、遮断周波数が高
く、高速動作が可能なトランジスタを備えた半導体装置
とその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第一の導電型の単結晶半導体基板上に、第二導電型の低
抵抗領域を有し、前記低抵抗領域の上に第二導電型の第
一の単結晶半導体膜を有し、前記第一の単結晶膜の表面
に設けられた第一の絶縁膜に第一の開口が形成され、こ
の第一の絶縁膜上に第二の導電型の第一の多結晶半導体
膜が設けられ、かつこの第一の多結晶半導体膜は前記第
一の開口の全周囲から所定の長さで開口内へのびた水平
方向のせりだしを有し、このせりだしの底面から下方へ
第二導電型の第二の多結晶半導体膜が設けられ、また前
記第一の開口内の前記第一の単結晶半導体膜表面上には
第一導電型の第二の単結晶半導体膜が設けられ、この第
二の多結晶半導体膜と前記第二の単結晶半導体膜は、前
記第一の開口内において互いに接続しており、第二の単
結晶半導体膜に第二の導電型の拡散層がある構成とす
る。また、好ましくは、第一の開口内に第二の絶縁膜で
囲まれた第二の開口の直下でかつ前記第二導電型の第一
の単結晶半導体膜に、その表面から第二導電型の低抵抗
領域にわたって第二導電型の第三の単結晶半導体膜が設
けられた構成としてもよい。
第一の導電型の単結晶半導体基板上に、第二導電型の低
抵抗領域を有し、前記低抵抗領域の上に第二導電型の第
一の単結晶半導体膜を有し、前記第一の単結晶膜の表面
に設けられた第一の絶縁膜に第一の開口が形成され、こ
の第一の絶縁膜上に第二の導電型の第一の多結晶半導体
膜が設けられ、かつこの第一の多結晶半導体膜は前記第
一の開口の全周囲から所定の長さで開口内へのびた水平
方向のせりだしを有し、このせりだしの底面から下方へ
第二導電型の第二の多結晶半導体膜が設けられ、また前
記第一の開口内の前記第一の単結晶半導体膜表面上には
第一導電型の第二の単結晶半導体膜が設けられ、この第
二の多結晶半導体膜と前記第二の単結晶半導体膜は、前
記第一の開口内において互いに接続しており、第二の単
結晶半導体膜に第二の導電型の拡散層がある構成とす
る。また、好ましくは、第一の開口内に第二の絶縁膜で
囲まれた第二の開口の直下でかつ前記第二導電型の第一
の単結晶半導体膜に、その表面から第二導電型の低抵抗
領域にわたって第二導電型の第三の単結晶半導体膜が設
けられた構成としてもよい。
【０００９】本発明の製造方法は、第一導電型の単結晶
半導体基板上に、第二導電型の低抵抗領域を形成する工
程と、この低抵抗領域の上に第二導電型の第一の単結晶
半導体膜を形成する工程と、前記第一の単結晶半導体膜
の表面に第一の絶縁膜を形成する工程と、前記第一の絶
縁膜上に開口をもった第二導電型の第一の多結晶半導体
膜を形成する工程と、前記第一の多結晶半導体膜の表面
および前記開口を規定する側面上に第二の絶縁膜を形成
する工程と、前記第二の絶縁膜および前記第一の多結晶
半導体膜をマスクにして前記第一の絶縁膜を選択的に除
去することにより前記開口よりも大きな第一の開口を前
記第一の絶縁膜に形成する工程と、前記第一の開口内で
前記第一の単結晶半導体膜の表面から第一導電型の第二
の単結晶半導体膜を成長すると同時に、前記第一の多結
晶半導体膜の露出した下面から第二の多結晶半導体膜を
成長してこれら二つの膜を接続する工程と、前記第一の
多結晶半導体膜から第二導電型の不純物を拡散し、第二
の単結晶半導体膜に第二導電型の拡散層を形成する工程
を有している。
半導体基板上に、第二導電型の低抵抗領域を形成する工
程と、この低抵抗領域の上に第二導電型の第一の単結晶
半導体膜を形成する工程と、前記第一の単結晶半導体膜
の表面に第一の絶縁膜を形成する工程と、前記第一の絶
縁膜上に開口をもった第二導電型の第一の多結晶半導体
膜を形成する工程と、前記第一の多結晶半導体膜の表面
および前記開口を規定する側面上に第二の絶縁膜を形成
する工程と、前記第二の絶縁膜および前記第一の多結晶
半導体膜をマスクにして前記第一の絶縁膜を選択的に除
去することにより前記開口よりも大きな第一の開口を前
記第一の絶縁膜に形成する工程と、前記第一の開口内で
前記第一の単結晶半導体膜の表面から第一導電型の第二
の単結晶半導体膜を成長すると同時に、前記第一の多結
晶半導体膜の露出した下面から第二の多結晶半導体膜を
成長してこれら二つの膜を接続する工程と、前記第一の
多結晶半導体膜から第二導電型の不純物を拡散し、第二
の単結晶半導体膜に第二導電型の拡散層を形成する工程
を有している。
【００１０】
【実施例】次に、本発明を図面を参照して説明する。図
１は本発明の第１実施例の平面図とその断面図である。
ｐ型シリコン基板１の素子形成領域にｎ+ 型低抵抗領域
２が形成されており、その上にｎ型シリコンエピタキシ
ャル層３が形成されている。また、素子領域は厚い素子
分離領域としてシリコン酸化膜４により画成され、かつ
このシリコン酸化膜４の一部でコレクタ引出領域３ａが
形成されている。そして、前記ｎ型エピタキシャル層３
の表面に層間絶縁膜５が形成され、この層間絶縁膜５に
開口された窓内にベースとしてのｐ型ベースエピタキシ
ャル層６が形成されている。また、前記コレクタ引出領
域における層間絶縁膜５の開口に臨んでコレクタ引出し
多結晶シリコンシリコン膜７が形成されている。
１は本発明の第１実施例の平面図とその断面図である。
ｐ型シリコン基板１の素子形成領域にｎ+ 型低抵抗領域
２が形成されており、その上にｎ型シリコンエピタキシ
ャル層３が形成されている。また、素子領域は厚い素子
分離領域としてシリコン酸化膜４により画成され、かつ
このシリコン酸化膜４の一部でコレクタ引出領域３ａが
形成されている。そして、前記ｎ型エピタキシャル層３
の表面に層間絶縁膜５が形成され、この層間絶縁膜５に
開口された窓内にベースとしてのｐ型ベースエピタキシ
ャル層６が形成されている。また、前記コレクタ引出領
域における層間絶縁膜５の開口に臨んでコレクタ引出し
多結晶シリコンシリコン膜７が形成されている。
【００１１】更に、前記ｐ型ベースエピタキシャル層６
の周辺部にはｎ型エミッタ多結晶シリコン膜８がその一
部が多結晶シリコン膜９を介して重なるようにして前記
層間絶縁膜５上に形成され、このｎ型エミッタ多結晶シ
リコン膜８に重ねられた平面形状が環状をした部分の前
記ｐ型ベースエピタキシャル層６にはｎ型エミッタ拡散
層１０が形成されている。また、前記ｎ型エミッタ多結
晶シリコン膜８の内側領域には環状の絶縁側壁１１が形
成され、この絶縁側壁１１の内側に前記ベースエピタキ
シャル層６につながるベース電極１２が形成されてい
る。また、前記絶縁側壁１１を形成する第２の層間絶縁
膜１３に開口された窓を通してエミッタ電極１４とコレ
クタ電極１５が形成されている。なお、これらの電極は
アルミニウムにより形成されている。
の周辺部にはｎ型エミッタ多結晶シリコン膜８がその一
部が多結晶シリコン膜９を介して重なるようにして前記
層間絶縁膜５上に形成され、このｎ型エミッタ多結晶シ
リコン膜８に重ねられた平面形状が環状をした部分の前
記ｐ型ベースエピタキシャル層６にはｎ型エミッタ拡散
層１０が形成されている。また、前記ｎ型エミッタ多結
晶シリコン膜８の内側領域には環状の絶縁側壁１１が形
成され、この絶縁側壁１１の内側に前記ベースエピタキ
シャル層６につながるベース電極１２が形成されてい
る。また、前記絶縁側壁１１を形成する第２の層間絶縁
膜１３に開口された窓を通してエミッタ電極１４とコレ
クタ電極１５が形成されている。なお、これらの電極は
アルミニウムにより形成されている。
【００１２】ここで、図１（ａ）の平面図に示されるよ
うに、前記ベースエピタキシャル層６において、エミッ
タ拡散層１０はベースエピタキシャル層６の周辺部に沿
って環状に形成されており、これにより同じベース面積
で２倍以上のエミッタ領域が確保されていることが判
る。したがって、この構成のトランジスタでは、ベース
やエミッタを制御性よく形成することができるととも
に、ベースエピタキシャル層中にエミッタ・ベース接合
が形成され、ベースリーク等の問題が生じることはな
い。また、これにより遮断周波数が高く、寄生容量が小
さい高速のバイポーラトランジスタとして構成すること
が可能となる。
うに、前記ベースエピタキシャル層６において、エミッ
タ拡散層１０はベースエピタキシャル層６の周辺部に沿
って環状に形成されており、これにより同じベース面積
で２倍以上のエミッタ領域が確保されていることが判
る。したがって、この構成のトランジスタでは、ベース
やエミッタを制御性よく形成することができるととも
に、ベースエピタキシャル層中にエミッタ・ベース接合
が形成され、ベースリーク等の問題が生じることはな
い。また、これにより遮断周波数が高く、寄生容量が小
さい高速のバイポーラトランジスタとして構成すること
が可能となる。
【００１３】図２および図３は図１に示したトランジス
タの製造方法を工程順に示す断面図である。先ず、図２
（ａ）のように、ｐ型シリコン基板１の表面の素子領域
にｎ+ 型低抵抗領域２を不純物のイオン注入法等によっ
て形成し、更にその表面上にｎ型シリコンエピタキシャ
ル層３を形成する。そして、このエピタキシャル層３の
表面に図外の窒化膜を選択形成し、これをマスクにして
熱酸化を行うことにより、いわゆるＬＯＣＯＳ法により
素子分離領域としてのシリコン酸化膜４を形成する。
タの製造方法を工程順に示す断面図である。先ず、図２
（ａ）のように、ｐ型シリコン基板１の表面の素子領域
にｎ+ 型低抵抗領域２を不純物のイオン注入法等によっ
て形成し、更にその表面上にｎ型シリコンエピタキシャ
ル層３を形成する。そして、このエピタキシャル層３の
表面に図外の窒化膜を選択形成し、これをマスクにして
熱酸化を行うことにより、いわゆるＬＯＣＯＳ法により
素子分離領域としてのシリコン酸化膜４を形成する。
【００１４】次いで、全面に層間絶縁膜５を堆積する。
この層間絶縁膜の厚さが最終的なベース厚を決定するも
のであり、ここでは１５００Åの膜厚としている。そし
て、この絶縁膜５を選択エッチングしてコレクタ引出し
領域３ａの窓を開口し、その上で全面に多結晶シリコン
膜を形成し、これをエッチングしてパターニングするこ
とでコレクタ引出し多結晶シリコン膜７とエミッタ多結
晶シリコン膜８をそれぞれ形成する。そして、エミッタ
多結晶シリコン膜８にｎ型不純物をイオン注入し、この
多結晶シリコン膜８の不純物濃度を例えば１Ｅ２０ｃｍ
-3にする。しかる上で全面に第２層間絶縁膜１３を形成
する。
この層間絶縁膜の厚さが最終的なベース厚を決定するも
のであり、ここでは１５００Åの膜厚としている。そし
て、この絶縁膜５を選択エッチングしてコレクタ引出し
領域３ａの窓を開口し、その上で全面に多結晶シリコン
膜を形成し、これをエッチングしてパターニングするこ
とでコレクタ引出し多結晶シリコン膜７とエミッタ多結
晶シリコン膜８をそれぞれ形成する。そして、エミッタ
多結晶シリコン膜８にｎ型不純物をイオン注入し、この
多結晶シリコン膜８の不純物濃度を例えば１Ｅ２０ｃｍ
-3にする。しかる上で全面に第２層間絶縁膜１３を形成
する。
【００１５】次いで、図２（ｂ）のように、ベースコン
タクト部となる箇所の層間絶縁膜１３とエミッタ多結晶
シリコン膜８を異方性エッチングにより除去し、ベース
コンタクト１６を開口する。更に、全面に絶縁膜を堆積
し、この絶縁膜を異方性エッチングすることでベースコ
ンタクト１６の周囲に絶縁側壁１１を形成する。そし
て、この絶縁側壁１１内のベースコンタクト１６を通し
てウェットエッチングにより第１層間絶縁膜５をエミッ
タ多結晶シリコン膜８の底面が露出するまでサイドエッ
チングする。
タクト部となる箇所の層間絶縁膜１３とエミッタ多結晶
シリコン膜８を異方性エッチングにより除去し、ベース
コンタクト１６を開口する。更に、全面に絶縁膜を堆積
し、この絶縁膜を異方性エッチングすることでベースコ
ンタクト１６の周囲に絶縁側壁１１を形成する。そし
て、この絶縁側壁１１内のベースコンタクト１６を通し
てウェットエッチングにより第１層間絶縁膜５をエミッ
タ多結晶シリコン膜８の底面が露出するまでサイドエッ
チングする。
【００１６】次いで、図３（ａ）のように、サイドエッ
チングにより露出したｎ型シリコンエピタキシャル領域
３の上に選択エピタキシャル成長法により、ベースエピ
タキシャル層６を形成する。このとき、エミッタ多結晶
シリコン膜８の底面が露出している部分には多結晶シリ
コン膜９が成長され、最後には、これらのエピタキシャ
ル層３と多結晶シリコン膜９が自然に接触され、両者間
に電気的な接続を形成する。この成長では、例えば、成
長のソースガスとしてＳｉ2 Ｈ6 、ｎ型のボロンのドー
ピングガスとしてＢ2 Ｈ6 を用い、温度５６０℃、圧力
２×１０-5Ｔｏｒｒで、Ｓｉ2 Ｈ6 の流量が７０sccmで
成長速度７ｎｍ／ｍｉｎの選択成長を行うことができ
る。そして、ベース厚１０００Å、濃度を５Ｅ１８ｃｍ
-3にする。
チングにより露出したｎ型シリコンエピタキシャル領域
３の上に選択エピタキシャル成長法により、ベースエピ
タキシャル層６を形成する。このとき、エミッタ多結晶
シリコン膜８の底面が露出している部分には多結晶シリ
コン膜９が成長され、最後には、これらのエピタキシャ
ル層３と多結晶シリコン膜９が自然に接触され、両者間
に電気的な接続を形成する。この成長では、例えば、成
長のソースガスとしてＳｉ2 Ｈ6 、ｎ型のボロンのドー
ピングガスとしてＢ2 Ｈ6 を用い、温度５６０℃、圧力
２×１０-5Ｔｏｒｒで、Ｓｉ2 Ｈ6 の流量が７０sccmで
成長速度７ｎｍ／ｍｉｎの選択成長を行うことができ
る。そして、ベース厚１０００Å、濃度を５Ｅ１８ｃｍ
-3にする。
【００１７】更に、図３（ｂ）のように、層間絶縁膜１
３にエミッタコンタクト孔１７とコレクタコンタクト孔
１８を開孔する。また、ｎ+ 型エミッタ多結晶シリコン
膜８から多結晶シリコン膜９を介してｎ型不純物をベー
スエピタキシャル層６に熱拡散し、エミッタ拡散領域１
０を形成する。その熱処理は１０５０℃、３０秒程度で
十分となる。しかる上で、アルミニウムを蒸着し、パタ
ーニングをしてベース電極１２、エミッタ電極１４、コ
レクタ電極１５を形成する。これにより、図１のトラン
ジスタが完成される。
３にエミッタコンタクト孔１７とコレクタコンタクト孔
１８を開孔する。また、ｎ+ 型エミッタ多結晶シリコン
膜８から多結晶シリコン膜９を介してｎ型不純物をベー
スエピタキシャル層６に熱拡散し、エミッタ拡散領域１
０を形成する。その熱処理は１０５０℃、３０秒程度で
十分となる。しかる上で、アルミニウムを蒸着し、パタ
ーニングをしてベース電極１２、エミッタ電極１４、コ
レクタ電極１５を形成する。これにより、図１のトラン
ジスタが完成される。
【００１８】なお、この実施例のバイポーラトランジス
タでは、選択エピタキシャル成長の条件を最適化し、ｎ
+ 多結晶シリコン膜８の底面の多結晶シリコン膜９とベ
ースエピタキシャル層６の成長比を、通常の条件では
１：１であるのを、１：２の条件で成長し、多結晶シリ
コンの成長を抑えている。それにより、できる限り少な
い熱処理条件で、エミッタ・ベース接合がベースエピタ
キシャル層６に形成できるようにしている。
タでは、選択エピタキシャル成長の条件を最適化し、ｎ
+ 多結晶シリコン膜８の底面の多結晶シリコン膜９とベ
ースエピタキシャル層６の成長比を、通常の条件では
１：１であるのを、１：２の条件で成長し、多結晶シリ
コンの成長を抑えている。それにより、できる限り少な
い熱処理条件で、エミッタ・ベース接合がベースエピタ
キシャル層６に形成できるようにしている。
【００１９】次に、本発明の第２の実施例について説明
する。図４は本発明の第２実施例の断面図であり、第１
実施例と等価な部分には同一符号を付してある。ここで
はベース電極１２の直下のｎ型シリコンエピタキシャル
層３に低濃度コレクタエピタキシャル層１９を形成して
いる。即ち、エミッタ拡散層１０直下のシリコンエピタ
キシャル層３の濃度が低いと、カーク効果が生じ易くな
り、トランジスタの高周波特性が悪化する。その対策と
しては、シリコンエピタキシャル層３の濃度を通常より
高く形成すればよい。しかし、これではエミッタ直下以
外の領域のコレクタ濃度も高濃度となるため、ベース・
コレクタ間接合容量が大きくなり、高速化には適さなく
なる。
する。図４は本発明の第２実施例の断面図であり、第１
実施例と等価な部分には同一符号を付してある。ここで
はベース電極１２の直下のｎ型シリコンエピタキシャル
層３に低濃度コレクタエピタキシャル層１９を形成して
いる。即ち、エミッタ拡散層１０直下のシリコンエピタ
キシャル層３の濃度が低いと、カーク効果が生じ易くな
り、トランジスタの高周波特性が悪化する。その対策と
しては、シリコンエピタキシャル層３の濃度を通常より
高く形成すればよい。しかし、これではエミッタ直下以
外の領域のコレクタ濃度も高濃度となるため、ベース・
コレクタ間接合容量が大きくなり、高速化には適さなく
なる。
【００２０】そこで、エミッタ拡散層の直下のみをイオ
ン注入等によって高濃度にすればよいが、図１の構成で
はエミッタ拡散層１０の直下はエミッタ多結晶シリコン
層８の庇の陰になってしまうため、この方法は不可能で
ある。そこで、前記したように低濃度コレクタエピタキ
シャル層１９を形成することでベース・コレクタ間接合
容量の増加を防いでいる。
ン注入等によって高濃度にすればよいが、図１の構成で
はエミッタ拡散層１０の直下はエミッタ多結晶シリコン
層８の庇の陰になってしまうため、この方法は不可能で
ある。そこで、前記したように低濃度コレクタエピタキ
シャル層１９を形成することでベース・コレクタ間接合
容量の増加を防いでいる。
【００２１】その製造方法は、例えば図２（ａ）の工程
でｎ型シリコンエピタキシャル領域の濃度を例えば１Ｅ
１７ｃｍ-3として形成する。そして、図５に示すよう
に、ベースコンタクトになる場所の第２層間絶縁膜１３
とエミッタ多結晶シリコン層８を異方性エッチングによ
り除去し、ベースコンタクト１６を開口する。更に全面
に絶縁膜を堆積し、この絶縁膜を異方性エッチングする
ことで絶縁側壁１１を形成する。エッチングにより第１
層間絶縁膜５をシリコンエピタキシャル層３の表面まで
除去する。次にシリコンエピタキシャル層３の絶縁膜で
覆われていない部分をｎ+ 型低抵抗領域２の上まで異方
性エッチングを行い除去する。次いで、ｎ+ 型低抵抗領
域２とｎ型シリコンエピタキシャル層３の異方性エッチ
ングにより露出した部分を１０ｎｍ程度酸化した後にウ
ェットエッチングを行い酸化膜を除去し、異方性エッチ
ングにより生じたダメージを除去する。
でｎ型シリコンエピタキシャル領域の濃度を例えば１Ｅ
１７ｃｍ-3として形成する。そして、図５に示すよう
に、ベースコンタクトになる場所の第２層間絶縁膜１３
とエミッタ多結晶シリコン層８を異方性エッチングによ
り除去し、ベースコンタクト１６を開口する。更に全面
に絶縁膜を堆積し、この絶縁膜を異方性エッチングする
ことで絶縁側壁１１を形成する。エッチングにより第１
層間絶縁膜５をシリコンエピタキシャル層３の表面まで
除去する。次にシリコンエピタキシャル層３の絶縁膜で
覆われていない部分をｎ+ 型低抵抗領域２の上まで異方
性エッチングを行い除去する。次いで、ｎ+ 型低抵抗領
域２とｎ型シリコンエピタキシャル層３の異方性エッチ
ングにより露出した部分を１０ｎｍ程度酸化した後にウ
ェットエッチングを行い酸化膜を除去し、異方性エッチ
ングにより生じたダメージを除去する。
【００２２】しかる後、図４に示したようにｎ型エピタ
キシャル層３を除去した部分に低濃度コレクタエピタキ
シャル層１９を選択的に形成し、その後にベースエピタ
キシャル層６を成長する。この時、低濃度コレクタエピ
タキシャル層１９がｎ型シリコンエピタキシャル層３の
表面の高さより、ベースエピタキシャル層６の範囲でな
ら高くなっても低くなっても、ベースエピタキシャル層
６がｎ+ 型エミッタ多結晶シリコン膜８と接続された状
態となるので問題がない。この成長では、成長のソース
ガスとしてＳｉ2 Ｈ6 、ｎ型のドーピングガスとしてＰ
Ｈ4 を用い、典型的には温度５６０℃、圧力２×１０-5
Ｔｏｒｒで、Ｓｉ2 Ｈ6 の流量が７０ｓｃｃｍで成長速
度７ｎｍ／ｍｉｎの選択成長を行うことができる。
キシャル層３を除去した部分に低濃度コレクタエピタキ
シャル層１９を選択的に形成し、その後にベースエピタ
キシャル層６を成長する。この時、低濃度コレクタエピ
タキシャル層１９がｎ型シリコンエピタキシャル層３の
表面の高さより、ベースエピタキシャル層６の範囲でな
ら高くなっても低くなっても、ベースエピタキシャル層
６がｎ+ 型エミッタ多結晶シリコン膜８と接続された状
態となるので問題がない。この成長では、成長のソース
ガスとしてＳｉ2 Ｈ6 、ｎ型のドーピングガスとしてＰ
Ｈ4 を用い、典型的には温度５６０℃、圧力２×１０-5
Ｔｏｒｒで、Ｓｉ2 Ｈ6 の流量が７０ｓｃｃｍで成長速
度７ｎｍ／ｍｉｎの選択成長を行うことができる。
【００２３】その後の工程は、実施例１と同様に、エミ
ッタコンタクト孔、コレクタコンタクト孔を形成する。
熱拡散により、エミッタ拡散層１０を形成する。最後に
電極を形成して図４のトランジスタが完成される。この
ように第２実施例では、エミッタ拡散層１０の直下の部
分のコレクタ濃度を、例えば１Ｅ１７ｃｍ-3に設定で
き、かつ低濃度コレクタエピタキシャル層１９の濃度を
５Ｅ１６ｃｍ-3にすることにより、コレクタ・ベース接
合容量を小さくできるので、デバイスの高周波特性を改
善することができる。因みに、第１実施例のトランジス
タでは遮断周波数が１５ＧＨZ であり、これに対し第２
実施例では遮断周波数を２５ＧＨZ に改善することがで
きた。
ッタコンタクト孔、コレクタコンタクト孔を形成する。
熱拡散により、エミッタ拡散層１０を形成する。最後に
電極を形成して図４のトランジスタが完成される。この
ように第２実施例では、エミッタ拡散層１０の直下の部
分のコレクタ濃度を、例えば１Ｅ１７ｃｍ-3に設定で
き、かつ低濃度コレクタエピタキシャル層１９の濃度を
５Ｅ１６ｃｍ-3にすることにより、コレクタ・ベース接
合容量を小さくできるので、デバイスの高周波特性を改
善することができる。因みに、第１実施例のトランジス
タでは遮断周波数が１５ＧＨZ であり、これに対し第２
実施例では遮断周波数を２５ＧＨZ に改善することがで
きた。
【００２４】
【発明の効果】以上説明したように本発明は、選択エピ
タキシャル法によりベースを形成し、このベースの周辺
部に接する多結晶シリコン膜から不純物を拡散してエミ
ッタを形成しているので、ベースやエミッタを制御性よ
く形成することができるとともに、ベースエピタキシャ
ル層中にエミッタ・ベース接合が形成され、ベースリー
ク等の問題が生じることはない。また、エミッタ拡散層
領域直下のシリコンエピタキシャル層の濃度を選択的に
高くでき、カーク効果を抑制してトランジスタの高周波
特性を改善することができる効果がある。ここで、
タキシャル法によりベースを形成し、このベースの周辺
部に接する多結晶シリコン膜から不純物を拡散してエミ
ッタを形成しているので、ベースやエミッタを制御性よ
く形成することができるとともに、ベースエピタキシャ
ル層中にエミッタ・ベース接合が形成され、ベースリー
ク等の問題が生じることはない。また、エミッタ拡散層
領域直下のシリコンエピタキシャル層の濃度を選択的に
高くでき、カーク効果を抑制してトランジスタの高周波
特性を改善することができる効果がある。ここで、
【図１】本発明の半導体装置の第１実施例の平面図と断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法の工程その１を
工程順に示す断面図である。
工程順に示す断面図である。
【図３】本発明の半導体装置の製造方法の工程その２を
工程順に示す断面図である。
工程順に示す断面図である。
【図４】本発明の第２実施例の断面図である。
【図５】第２実施例の製造方法の工程一部の断面図であ
る。
る。
【図６】従来の半導体装置の第１の例の断面図である。
【図７】従来の半導体装置の第２の例の断面図である。
１ ｐ型シリコン基板 ２ ｎ型低抵抗領域 ３ ｎ型シリコンエピタキシャル層 ６ ベースエピタキシャル層 ７ コレクタ引出し多結晶シリコン膜 ８ エミッタ多結晶シリコン膜 ９ 多結晶シリコン膜 １０ エミッタ拡散層 １２ ベース電極 １４ エミッタ電極 １５ コレクタ電極 １９ 低濃度コレクタエピタキシャル層
Claims (5)
- 【請求項１】 第一の導電型の単結晶半導体基板上に、
第二導電型の低抵抗領域を有し、前記低抵抗領域の上に
第二導電型の第一の単結晶半導体膜を有し、前記第一の
単結晶膜の表面に設けられた第一の絶縁膜に第一の開口
が形成され、この第一の絶縁膜上に第二の導電型の第一
の多結晶半導体膜が設けられ、かつこの第一の多結晶半
導体膜は前記第一の開口の全周囲から所定の長さで開口
部内へのびた水平方向のせりだしを有し、このせりだし
の底面から下方へ第二導電型の第二の多結晶半導体膜が
設けられ、また前記第一の開口内の前記第一の単結晶半
導体膜表面上には第一導電型の第二の単結晶半導体膜が
設けられ、この第二の多結晶半導体膜と前記第二の単結
晶半導体膜は、前記第一の開口内において互いに接続し
ており、この接続部において第二の単結晶半導体膜に第
二の導電型の拡散層があることを特徴とする半導体装
置。 - 【請求項２】 第一の開口内に第二の絶縁膜で囲まれた
第二の開口の直下でかつ前記第二導電型の第一の単結晶
半導体膜に、その表面から第二導電型の低抵抗領域にわ
たって第二導電型の第三の単結晶半導体膜が設けられて
いる請求項１の半導体装置。 - 【請求項３】 第二の単結晶半導体膜がシリコンで形成
されている請求項１または２の半導体装置。 - 【請求項４】 第一の単結晶半導体膜の不純物濃度が１
Ｅ１７ｃｍ-3以上で、第三の半導体膜の濃度が５Ｅ１６
ｃｍ-3以下である請求項１ないし３のいずれかの半導体
装置。 - 【請求項５】 第一導電型の単結晶半導体基板上に、第
二導電型の低抵抗領域を形成する工程と、この低抵抗領
域の上に第二導電型の第一の単結晶半導体膜を形成する
工程と、前記第一の単結晶半導体膜の表面に第一の絶縁
膜を形成する工程と、前記第一の絶縁膜上に開口をもっ
た第二導電型の第一の多結晶半導体膜を形成する工程
と、前記第一の多結晶半導体膜の表面および前記開口を
規定する側面上に第二の絶縁膜を形成する工程と、前記
第二の絶縁膜および前記第一の多結晶半導体膜をマスク
にして前記第一の絶縁膜を選択的に除去することにより
前記開口よりも大きな第一の開口を前記第一の絶縁膜に
形成する工程と、前記第一の開口内で前記第一の単結晶
半導体膜の表面から第一導電型の第二の単結晶半導体膜
を成長すると同時に、前記第一の多結晶半導体膜の露出
した下面から第二の多結晶半導体膜を成長してこれら二
つの膜を接続する工程と、前記第一の多結晶半導体膜か
ら第二導電型の不純物を拡散し、第二の単結晶半導体膜
に第二導電型の拡散層を形成する工程を有することを特
徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342851A JP2550906B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置およびその製造方法 |
| US08/357,215 US5523614A (en) | 1993-12-15 | 1994-12-13 | Bipolar transistor having enhanced high speed operation through reduced base leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342851A JP2550906B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169773A true JPH07169773A (ja) | 1995-07-04 |
| JP2550906B2 JP2550906B2 (ja) | 1996-11-06 |
Family
ID=18356991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342851A Expired - Fee Related JP2550906B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5523614A (ja) |
| JP (1) | JP2550906B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658251B1 (ko) * | 1999-12-28 | 2006-12-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 바이폴라 트랜지스터 및 그 제조방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19702320A1 (de) * | 1997-01-23 | 1998-07-30 | Siemens Ag | Vertikaler pnp-Transistor |
| US5786622A (en) * | 1997-05-16 | 1998-07-28 | Tritech Microelectronics International Ltd. | Bipolar transistor with a ring emitter |
| JP3346348B2 (ja) * | 1999-08-19 | 2002-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6657280B1 (en) * | 2000-11-13 | 2003-12-02 | International Business Machines Corporation | Redundant interconnect high current bipolar device |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112378A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6415973A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1993
- 1993-12-15 JP JP5342851A patent/JP2550906B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-13 US US08/357,215 patent/US5523614A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658251B1 (ko) * | 1999-12-28 | 2006-12-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 바이폴라 트랜지스터 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5523614A (en) | 1996-06-04 |
| JP2550906B2 (ja) | 1996-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |