JPH07169911A - インターディジタルキャパシター - Google Patents
インターディジタルキャパシターInfo
- Publication number
- JPH07169911A JPH07169911A JP31621193A JP31621193A JPH07169911A JP H07169911 A JPH07169911 A JP H07169911A JP 31621193 A JP31621193 A JP 31621193A JP 31621193 A JP31621193 A JP 31621193A JP H07169911 A JPH07169911 A JP H07169911A
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- Japan
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- fingers
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Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 19
- 238000010276 construction Methods 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 占有面積及び信号の伝搬距離を増加させるこ
となく、入力給電端から出力給電端に至る距離を経路に
依らず一定とし、位相差による高周波特性の劣化を回避
したインターディジタルキャパシターを提供する。 【構成】 入力給電端１を入力接続電極３の端部に接続
し、出力給電端２を出力接続電極４の、入力給電端１と
は逆側の端部に接続したことを特徴とするインターディ
ジタルキャパシター。これにより、占有面積や信号の伝
搬距離を増加させることなく、入力給電端１から出力給
電端２までの距離を経路に依らず一定とし、位相差によ
る高周波特性の劣化を回避できる。
となく、入力給電端から出力給電端に至る距離を経路に
依らず一定とし、位相差による高周波特性の劣化を回避
したインターディジタルキャパシターを提供する。 【構成】 入力給電端１を入力接続電極３の端部に接続
し、出力給電端２を出力接続電極４の、入力給電端１と
は逆側の端部に接続したことを特徴とするインターディ
ジタルキャパシター。これにより、占有面積や信号の伝
搬距離を増加させることなく、入力給電端１から出力給
電端２までの距離を経路に依らず一定とし、位相差によ
る高周波特性の劣化を回避できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波集積回路等
に用いるインターディジタルキャパシターに関する。
に用いるインターディジタルキャパシターに関する。
【０００２】
【従来の技術】以下、図面を参照して従来のインターデ
ィジタルキャパシターを説明する。
ィジタルキャパシターを説明する。
【０００３】図２は従来のインターディジタルキャパシ
ターの平面図である。入力給電端１と出力給電端２と入
力接続電極３と出力接続電極４と入力フィンガー５と出
力フィンガー６から構成され、入力接続電極３の一方の
側の中央部分には、入力給電端１が接続されており他方
の側には、複数の入力フィンガー５が接続されている。
同様に、出力接続電極４の一方の側の中央部分には、出
力電極端２が接続されており、他方の側には入力フィン
ガー５と同数の出力フィンガー６が接続されている。そ
して、入力フィンガー５は出力フィンガー６とは交互
に、平行で、且つ、対向するように配置されている。
ターの平面図である。入力給電端１と出力給電端２と入
力接続電極３と出力接続電極４と入力フィンガー５と出
力フィンガー６から構成され、入力接続電極３の一方の
側の中央部分には、入力給電端１が接続されており他方
の側には、複数の入力フィンガー５が接続されている。
同様に、出力接続電極４の一方の側の中央部分には、出
力電極端２が接続されており、他方の側には入力フィン
ガー５と同数の出力フィンガー６が接続されている。そ
して、入力フィンガー５は出力フィンガー６とは交互
に、平行で、且つ、対向するように配置されている。
【０００４】図３はツリー構造の入力分岐部と出力分岐
部を具備したインターディジタルキャパシターの平面図
である。入力給電端１と出力給電端２と入力接続電極３
と出力接続電極４と入力フィンガー５と出力フィンガー
６と１段目接続配線７、７ａと２段目フィンガー８、８
ａと２段目接続配線９，９ａと最終フィンガー１０，１
０ａからなる。入力フィンガー５は、順次、隣り同士２
つずつ組み合わされ、１段目接続配線７で接続されてい
る。１段目接続配線７の中央には、２段目フィンガー８
が接続されている。２段目フィンガー８は、順次、隣り
同士２つずつ組み合わされ、２段目接続配線９で接続さ
れている。２段目接続配線９の中央には、最終フィンガ
ー１０が接続され、最終フィンガー１０は入力接続電極
３で接続されている。このように入力接続電極３、最終
フィンガー１０、２段目接続配線９、２段目フィンガー
８及び１段目接続配線７でトーナメント形状、即ち、ツ
リー構造の入力分岐部１１を形成している。出力側につ
いても同様である。このような例は特開平３−１３３１
６９号公報に記載されている。
部を具備したインターディジタルキャパシターの平面図
である。入力給電端１と出力給電端２と入力接続電極３
と出力接続電極４と入力フィンガー５と出力フィンガー
６と１段目接続配線７、７ａと２段目フィンガー８、８
ａと２段目接続配線９，９ａと最終フィンガー１０，１
０ａからなる。入力フィンガー５は、順次、隣り同士２
つずつ組み合わされ、１段目接続配線７で接続されてい
る。１段目接続配線７の中央には、２段目フィンガー８
が接続されている。２段目フィンガー８は、順次、隣り
同士２つずつ組み合わされ、２段目接続配線９で接続さ
れている。２段目接続配線９の中央には、最終フィンガ
ー１０が接続され、最終フィンガー１０は入力接続電極
３で接続されている。このように入力接続電極３、最終
フィンガー１０、２段目接続配線９、２段目フィンガー
８及び１段目接続配線７でトーナメント形状、即ち、ツ
リー構造の入力分岐部１１を形成している。出力側につ
いても同様である。このような例は特開平３−１３３１
６９号公報に記載されている。
【０００５】
【発明が解決しようとする課題】図２に示した従来のイ
ンターディジタルキャパシターにおいては、入力給電端
１と入力フィンガー５との距離は、各入力フィンガー５
により異なっており、同様に、出力給電端２と出力フィ
ンガー６との距離も、各出力フィンガーにより異なって
いる。従って、入力給電端１に供給され、入力フィンガ
ー５から出力フィンガー６を経由して出力給電端２に到
達した信号同士の間には、それぞれの信号が経由した経
路の距離に応じた位相差が生じる。この位相差によりイ
ンターィジタルキャパシターの高周波特性が劣化すると
いう問題があった。
ンターディジタルキャパシターにおいては、入力給電端
１と入力フィンガー５との距離は、各入力フィンガー５
により異なっており、同様に、出力給電端２と出力フィ
ンガー６との距離も、各出力フィンガーにより異なって
いる。従って、入力給電端１に供給され、入力フィンガ
ー５から出力フィンガー６を経由して出力給電端２に到
達した信号同士の間には、それぞれの信号が経由した経
路の距離に応じた位相差が生じる。この位相差によりイ
ンターィジタルキャパシターの高周波特性が劣化すると
いう問題があった。
【０００６】この位相差の問題を図３に示したツリー構
造の入力分岐部及び出力分岐部を具備した構造を採用す
ることで回避してきた。即ち、この構造においては入力
給電端１と入力フィンガー５との距離、及び出力給電端
２と出力フィンガー６との距離は全て同一であり、信号
が経由した経路の違いによる位相差は生じない。
造の入力分岐部及び出力分岐部を具備した構造を採用す
ることで回避してきた。即ち、この構造においては入力
給電端１と入力フィンガー５との距離、及び出力給電端
２と出力フィンガー６との距離は全て同一であり、信号
が経由した経路の違いによる位相差は生じない。
【０００７】しかし、図３に示したツリー構造のインタ
ーディジタルキャパシターにおいては、入力分岐部及び
出力分岐部により占有面積が増大し回路の高集積化が妨
げられるという問題があった。また入力給電端１と入力
フィンガー５との距離、及び出力給電端２と出力フィン
ガー６との距離が大きく、そこでの損失が高周波特性を
劣化させるという問題があった。さらに入力フィンガ
ー、出力フィンガーの数が、それぞれ、２の累乗でなけ
ればならないという制限があった。
ーディジタルキャパシターにおいては、入力分岐部及び
出力分岐部により占有面積が増大し回路の高集積化が妨
げられるという問題があった。また入力給電端１と入力
フィンガー５との距離、及び出力給電端２と出力フィン
ガー６との距離が大きく、そこでの損失が高周波特性を
劣化させるという問題があった。さらに入力フィンガ
ー、出力フィンガーの数が、それぞれ、２の累乗でなけ
ればならないという制限があった。
【０００８】本発明は占有面積及び信号の伝搬距離を増
加させることなく、入力給電端から出力給電端に至る距
離を信号の伝搬経路に依らず一定とし、従って、位相差
の生じないインターディジタルキャパシターを提供する
ことを目的としている。
加させることなく、入力給電端から出力給電端に至る距
離を信号の伝搬経路に依らず一定とし、従って、位相差
の生じないインターディジタルキャパシターを提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明のインターディジ
タルキャパシターは、入力給電端と、複数の入力フィン
ガーと、該入力フィンガーと該入力給電端を接続する入
力接続電極と、出力給電端と、該入力フィンガーと同数
の出力フィンガーと、該出力フィンガーと該出力給電端
を接続する出力接続電極から構成され、入力給電端が入
力接続電極の一方の端部に接続され、且つ、出力給電端
が出力接続電極の、入力電極とは逆側の端部に接続され
ることを特徴としている。
タルキャパシターは、入力給電端と、複数の入力フィン
ガーと、該入力フィンガーと該入力給電端を接続する入
力接続電極と、出力給電端と、該入力フィンガーと同数
の出力フィンガーと、該出力フィンガーと該出力給電端
を接続する出力接続電極から構成され、入力給電端が入
力接続電極の一方の端部に接続され、且つ、出力給電端
が出力接続電極の、入力電極とは逆側の端部に接続され
ることを特徴としている。
【００１０】
【作用】入力給電端を起点とし、入力フィンガーから出
力フィンガーを経由して、出力給電点に至る距離が経路
に依らず一定であるため、各経路を伝搬してきた信号の
位相は出力給電端に於いて揃い、位相差による高周波特
性の劣化を回避できる。また同じく位相差を生じないツ
リー構造のインターディジタルキャパシターに比べ、占
有面積が小さく回路の高集積化が可能となる。さらに、
ツリー構造に比べ、入力給電端から出力給電端に至る距
離が短いため、損失による高周波特性の劣化を防止でき
る。さらに入力フィンガー、出力フィンガーの数も自由
に選択できる。
力フィンガーを経由して、出力給電点に至る距離が経路
に依らず一定であるため、各経路を伝搬してきた信号の
位相は出力給電端に於いて揃い、位相差による高周波特
性の劣化を回避できる。また同じく位相差を生じないツ
リー構造のインターディジタルキャパシターに比べ、占
有面積が小さく回路の高集積化が可能となる。さらに、
ツリー構造に比べ、入力給電端から出力給電端に至る距
離が短いため、損失による高周波特性の劣化を防止でき
る。さらに入力フィンガー、出力フィンガーの数も自由
に選択できる。
【００１１】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例のインターディジタ
ルキャパシターの平面図である。
明する。図１は、本発明の一実施例のインターディジタ
ルキャパシターの平面図である。
【００１２】本実施例のインターディジタルキャパシタ
ーは、入力給電端１、出力給電端２、入力接続電極３、
出力接続電極４、入力フィンガー５、出力フィンガー６
から構成される。同図に示すように、入力接続電極３の
一方の側の端部には、入力給電端１が接続されており、
他方の側には、複数の入力フィンガー５が接続されてい
る。また、出力接続電極４の一方の側の、入力給電端と
は逆側の端部には出力給電端２が接続されており、他方
の側には、入力フィンガー５と同数の出力フィンガー６
が接続されている。そして、入力フィンガー５は出力フ
ィンガー６とは交互に、平行で、且つ、対向するように
配置されている。
ーは、入力給電端１、出力給電端２、入力接続電極３、
出力接続電極４、入力フィンガー５、出力フィンガー６
から構成される。同図に示すように、入力接続電極３の
一方の側の端部には、入力給電端１が接続されており、
他方の側には、複数の入力フィンガー５が接続されてい
る。また、出力接続電極４の一方の側の、入力給電端と
は逆側の端部には出力給電端２が接続されており、他方
の側には、入力フィンガー５と同数の出力フィンガー６
が接続されている。そして、入力フィンガー５は出力フ
ィンガー６とは交互に、平行で、且つ、対向するように
配置されている。
【００１３】上記のように入力給電端１と出力給電端２
を、それぞれ入力接続電極３と出力接続電極４の互いに
逆側の端部に接続することにより、入力給電端を起点と
し、入力フィンガーから出力フィンガーを経由して、出
力給電点に至る距離が経路によらず一定となる。
を、それぞれ入力接続電極３と出力接続電極４の互いに
逆側の端部に接続することにより、入力給電端を起点と
し、入力フィンガーから出力フィンガーを経由して、出
力給電点に至る距離が経路によらず一定となる。
【００１４】
【発明の効果】以上説明したように本発明のインターデ
ィジタルキャパシターは、入力給電端と出力給電端を、
それぞれ入力接続電極と出力接続電極の互いに逆側の端
部に接続している。これにより、入力給電端を起点と
し、入力フィンガーから出力フィンガーを経由して、出
力給電点に至る距離が経路によらず一定となる。従っ
て、入力給電端に供給され、各フィンガーを経由して出
力給電端に到達した信号同士の間には位相差が生じな
い。よって、占有面積や信号の伝搬距離を増加させるこ
となく、信号間の位相差による高周波特性の劣化を回避
できる。
ィジタルキャパシターは、入力給電端と出力給電端を、
それぞれ入力接続電極と出力接続電極の互いに逆側の端
部に接続している。これにより、入力給電端を起点と
し、入力フィンガーから出力フィンガーを経由して、出
力給電点に至る距離が経路によらず一定となる。従っ
て、入力給電端に供給され、各フィンガーを経由して出
力給電端に到達した信号同士の間には位相差が生じな
い。よって、占有面積や信号の伝搬距離を増加させるこ
となく、信号間の位相差による高周波特性の劣化を回避
できる。
【図１】本発明の一実施例のインターディジタルキャパ
シターの平面図である。
シターの平面図である。
【図２】従来のインターディジタルキャパシターの平面
図である。
図である。
【図３】従来のツリー構造のインターディジタルキャパ
シターの平面図である。
シターの平面図である。
１ 入力給電端 ２ 出力給電端 ３ 入力接続電極 ４ 出力接続電極 ５ 入力フィンガー ６ 出力フィンガー ７、７ａ １段目接続配線 ８、８ａ ２段目フィンガー ９、９ａ ２段目接続配線 １０、１０ａ 最終フィンガー １１ 入力分岐部 １２ 出力分岐部
Claims (1)
- 【請求項１】 入力給電端と、複数の入力フィンガー
と、該入力フィンガーと該入力給電端を接続する入力接
続電極と、出力給電端と、該入力フィンガーと同数の出
力フィンガーと、該出力フィンガーと該出力給電端を接
続する出力接続電極から構成され、入力給電端が入力接
続電極の一方の端部に接続され且つ、出力給電端が出力
接続電極の、入力電極とは逆側の端部に接続されること
を特徴とするインターディジタルキャパシター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621193A JPH07169911A (ja) | 1993-12-16 | 1993-12-16 | インターディジタルキャパシター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621193A JPH07169911A (ja) | 1993-12-16 | 1993-12-16 | インターディジタルキャパシター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169911A true JPH07169911A (ja) | 1995-07-04 |
Family
ID=18074541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31621193A Pending JPH07169911A (ja) | 1993-12-16 | 1993-12-16 | インターディジタルキャパシター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169911A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845642B1 (ko) * | 2006-08-23 | 2008-07-10 | 한국정보통신대학교 산학협력단 | 가변형 인터디지털 캐패시터 및 그 제조방법 |
| CN100438079C (zh) * | 2006-03-28 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 电容器结构及多层电容器结构 |
| US7551421B2 (en) * | 2006-12-26 | 2009-06-23 | International Business Machines Corporation | Capacitor having electrode terminals at same end of capacitor to reduce parasitic inductance |
| WO2012056607A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 容量配列体およびそれを備えた信号処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268756A (ja) * | 1991-02-25 | 1992-09-24 | Mitsubishi Electric Corp | 集積回路のキャパシタ |
-
1993
- 1993-12-16 JP JP31621193A patent/JPH07169911A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268756A (ja) * | 1991-02-25 | 1992-09-24 | Mitsubishi Electric Corp | 集積回路のキャパシタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100438079C (zh) * | 2006-03-28 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 电容器结构及多层电容器结构 |
| KR100845642B1 (ko) * | 2006-08-23 | 2008-07-10 | 한국정보통신대학교 산학협력단 | 가변형 인터디지털 캐패시터 및 그 제조방법 |
| US7551421B2 (en) * | 2006-12-26 | 2009-06-23 | International Business Machines Corporation | Capacitor having electrode terminals at same end of capacitor to reduce parasitic inductance |
| WO2012056607A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 容量配列体およびそれを備えた信号処理装置 |
| US9025309B2 (en) | 2010-10-26 | 2015-05-05 | Panasonic Intellectual Property Management Co., Ltd. | Capacitor array and signal processor including the array |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970708 |