JPH07169913A - 基板バイアス電圧検出回路 - Google Patents
基板バイアス電圧検出回路Info
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- JPH07169913A JPH07169913A JP3014444A JP1444491A JPH07169913A JP H07169913 A JPH07169913 A JP H07169913A JP 3014444 A JP3014444 A JP 3014444A JP 1444491 A JP1444491 A JP 1444491A JP H07169913 A JPH07169913 A JP H07169913A
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Abstract
(57)【要約】 （修正有）
【目的】適切な基板バイアスの喪失を検出する回路であ
り、ＶＬＳＩチップ上に提供し、基板バイアスの喪失に
応じて、チップの部分から、供給電源電圧を取り除く。 【構成】第一トランジスタ２のソースは基板に接続さ
れ、第二トランジスタ４のソースはコモン電位に接続さ
れている。第一トランジスタ２のゲートおよびドレイン
は第二トランジスタ４のゲートに接続され、負荷装置
６，８は第一および第二トランジスタのトケレインと電
源供給ノードからのバイアス電位との間に接続されてい
る。第一および第二トランジスタの閾値電圧は互いに違
っており、この違いに依って、回路が応答しなければな
らないコモン電位に対する基板電圧が定められる。基板
が第二トランジスタ４を導通させるのに十分な電圧に到
達すると、第二トランジスタ４のドレインはコモン電位
の方に引かれ、基板バイアスが失われたことを示す。
り、ＶＬＳＩチップ上に提供し、基板バイアスの喪失に
応じて、チップの部分から、供給電源電圧を取り除く。 【構成】第一トランジスタ２のソースは基板に接続さ
れ、第二トランジスタ４のソースはコモン電位に接続さ
れている。第一トランジスタ２のゲートおよびドレイン
は第二トランジスタ４のゲートに接続され、負荷装置
６，８は第一および第二トランジスタのトケレインと電
源供給ノードからのバイアス電位との間に接続されてい
る。第一および第二トランジスタの閾値電圧は互いに違
っており、この違いに依って、回路が応答しなければな
らないコモン電位に対する基板電圧が定められる。基板
が第二トランジスタ４を導通させるのに十分な電圧に到
達すると、第二トランジスタ４のドレインはコモン電位
の方に引かれ、基板バイアスが失われたことを示す。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の分野に係わ
り、更に詳細にはバイアス電圧の水準を検出するための
回路に関する。
り、更に詳細にはバイアス電圧の水準を検出するための
回路に関する。
【０００２】
【従来の技術】最新の多くの集積回路は、相補的酸化金
属半導体（ＣＭＯＳ）技術を用いて製造されており、こ
こではｐチャンネルおよびｎチャンネルＭＯＳトランジ
スタの両方が同一の半導体チップの上に形成されてい
る。ＣＭＯＳ技術は、バイポーラまたはｎチャンネルＭ
ＯＳのようなその他の技術と比較して、良好な性能と少
ない電力消費とを実現している。しかしながら、良く知
られているようにＣＭＯＳ構造は別のｐ型およびｎ型構
造で形成された寄生サイリスタ、またはＳＣＲをも有し
ている。もしもＣＭＯＳ集積回路が寄生ＳＣＲの点弧電
圧以上の電圧に曝されると、ラッチアップ状態が発生し
得る。一度構造がラッチアップ状態となると、破壊量を
越える量の電流がＳＣＲを通って流されて、多くの場合
集積回路に損傷を与える。
属半導体（ＣＭＯＳ）技術を用いて製造されており、こ
こではｐチャンネルおよびｎチャンネルＭＯＳトランジ
スタの両方が同一の半導体チップの上に形成されてい
る。ＣＭＯＳ技術は、バイポーラまたはｎチャンネルＭ
ＯＳのようなその他の技術と比較して、良好な性能と少
ない電力消費とを実現している。しかしながら、良く知
られているようにＣＭＯＳ構造は別のｐ型およびｎ型構
造で形成された寄生サイリスタ、またはＳＣＲをも有し
ている。もしもＣＭＯＳ集積回路が寄生ＳＣＲの点弧電
圧以上の電圧に曝されると、ラッチアップ状態が発生し
得る。一度構造がラッチアップ状態となると、破壊量を
越える量の電流がＳＣＲを通って流されて、多くの場合
集積回路に損傷を与える。
【０００３】与えられた集積回路がラッチアップになる
傾向を軽減するための多くの技術が今まで使用されてき
た。この様な技術のひとつは、集積回路に具備されてい
る接地またはコモン電位よりさらに負側の基板バイアス
を用意することである。もちろんこの様な負の基板バイ
アスはまた別の理由からも有用であって、エンハンス型
ｎチャンネルＭＯＳトランジスタの閾値電圧を上げるこ
とに依って集積回路の性能を改善できる。しかしなが
ら、負の基板バイアスが存在すれば寄生ＳＣＲ内の寄生
バイポーラトランジスタの中のどのベース・エミッタ接
合も、集積回路に供給される電圧が程良い範囲で変化す
る場合には、決して順方向バイアスとはならないことを
保障している。寄生バイポーラトランジスタのベース・
エミッタ接合部が順方向バイアス状態にならなければ、
寄生ＳＣＲのラッチアップも発生し得ない。
傾向を軽減するための多くの技術が今まで使用されてき
た。この様な技術のひとつは、集積回路に具備されてい
る接地またはコモン電位よりさらに負側の基板バイアス
を用意することである。もちろんこの様な負の基板バイ
アスはまた別の理由からも有用であって、エンハンス型
ｎチャンネルＭＯＳトランジスタの閾値電圧を上げるこ
とに依って集積回路の性能を改善できる。しかしなが
ら、負の基板バイアスが存在すれば寄生ＳＣＲ内の寄生
バイポーラトランジスタの中のどのベース・エミッタ接
合も、集積回路に供給される電圧が程良い範囲で変化す
る場合には、決して順方向バイアスとはならないことを
保障している。寄生バイポーラトランジスタのベース・
エミッタ接合部が順方向バイアス状態にならなければ、
寄生ＳＣＲのラッチアップも発生し得ない。
【０００４】この様な負の基板バイアスは外部供給電源
から集積回路に供給される電圧を使って用意される；こ
の様な外部供給電源を必要とすることは多くの集積回路
使用者にとって好ましいことではないが、これはこの様
な電源供給を準備するために必要とされる装置価格が上
昇するからである。従って、チップの接地電位よりも低
い電圧で基板バイアスを実現するために、ここで提出さ
れた方法は充電ポンプを使用することである。基板バイ
アスを提供するための充電ポンプの例は、合衆国特許第
４，５８５，９５４号、１９８６年４月２９日発行、合
衆国特許第４，６２８，２１５号、１９８６年１２月９
日発行、および合衆国特許第４，６３１，４２１号、１
９８６年１２月２３日発行に記述されており、これら全
てはテキサス・インスツルメンツに委譲されていて、こ
こでも参照されている。基板バイアスが外部からチップ
に供給されていようとまたチップ上で生成されていよう
と、なんらかの理由で基板バイアスが失われると、集積
回路はラッチアップ状態に入りやすくなる。
から集積回路に供給される電圧を使って用意される；こ
の様な外部供給電源を必要とすることは多くの集積回路
使用者にとって好ましいことではないが、これはこの様
な電源供給を準備するために必要とされる装置価格が上
昇するからである。従って、チップの接地電位よりも低
い電圧で基板バイアスを実現するために、ここで提出さ
れた方法は充電ポンプを使用することである。基板バイ
アスを提供するための充電ポンプの例は、合衆国特許第
４，５８５，９５４号、１９８６年４月２９日発行、合
衆国特許第４，６２８，２１５号、１９８６年１２月９
日発行、および合衆国特許第４，６３１，４２１号、１
９８６年１２月２３日発行に記述されており、これら全
てはテキサス・インスツルメンツに委譲されていて、こ
こでも参照されている。基板バイアスが外部からチップ
に供給されていようとまたチップ上で生成されていよう
と、なんらかの理由で基板バイアスが失われると、集積
回路はラッチアップ状態に入りやすくなる。
【０００５】
【発明の目的】従って本発明のひとつの目的は、適切な
基板バイアスの喪失を検出するための回路を提供するこ
とである。
基板バイアスの喪失を検出するための回路を提供するこ
とである。
【０００６】本発明の更に別の目的は、この様な回路を
ＶＬＳＩ集積回路のチップ上に提供することである。
ＶＬＳＩ集積回路のチップ上に提供することである。
【０００７】本発明の更に別の目的は、検出される基板
バイアスのレベルが、トランジスタの寸法またはチャン
ネル幅／長さ比に強く依存しない様な回路を提供するこ
とである。
バイアスのレベルが、トランジスタの寸法またはチャン
ネル幅／長さ比に強く依存しない様な回路を提供するこ
とである。
【０００８】本発明の更に別の目的は、適切な基板バイ
アスの喪失に応じて、チップの部分から供給電源電圧を
取り除くためのチップ登載回路を備えた集積回路を提供
することである。
アスの喪失に応じて、チップの部分から供給電源電圧を
取り除くためのチップ登載回路を備えた集積回路を提供
することである。
【０００９】本発明の別の目的および長所は本技術分野
で通常の技量を有する者には、添付図を用いてなされる
以下の明細書を参照することにより明らかと思われる。
で通常の技量を有する者には、添付図を用いてなされる
以下の明細書を参照することにより明らかと思われる。
【００１０】
【発明の要約】本発明は、基板バイアス電圧を例えば接
地電位の様な基準電位と比較するための基板バイアス検
出回路に集約できる。第一トランジスタのソースは基板
に接続されており、そのゲートおよびドレインは共に電
源供給電圧でバイアスされている負荷装置に接続されて
いる。第一トランジスタのドレインは反転器に接続さ
れ、この反転器ではプルダウントランジスタのソースが
基準電位に接続されており、この基準電位に対して基板
バイアスが比較される。もしも基板バイアスが基準電位
に十分近い値に近付くと、プルダウントランジスタが導
通となって、信号を発生する。第一トランジスタとプル
ダウントランジスタとの閾値電圧は、互いに違っていて
回路が信号を発生する電圧を調整している。
地電位の様な基準電位と比較するための基板バイアス検
出回路に集約できる。第一トランジスタのソースは基板
に接続されており、そのゲートおよびドレインは共に電
源供給電圧でバイアスされている負荷装置に接続されて
いる。第一トランジスタのドレインは反転器に接続さ
れ、この反転器ではプルダウントランジスタのソースが
基準電位に接続されており、この基準電位に対して基板
バイアスが比較される。もしも基板バイアスが基準電位
に十分近い値に近付くと、プルダウントランジスタが導
通となって、信号を発生する。第一トランジスタとプル
ダウントランジスタとの閾値電圧は、互いに違っていて
回路が信号を発生する電圧を調整している。
【００１１】検出回路からの出力は、同一チップ上の、
チップ登載電圧調整／駆動回路を含むその他の回路を不
能化するために使用される。この方法に依って、基板バ
イアス喪失時に於ける多くの集積回路がラッチアップと
なる危険が軽減出来る。
チップ登載電圧調整／駆動回路を含むその他の回路を不
能化するために使用される。この方法に依って、基板バ
イアス喪失時に於ける多くの集積回路がラッチアップと
なる危険が軽減出来る。
【００１２】
【実施例】図１には発明の提出された実施例に基づくバ
イアス検出回路１の構成が詳細に示されている。検出回
路１は入力として、検出される電圧およびバイアス電圧
を受けとる。この例では、検出対象電圧は基板バイアス
電圧Ｖbbであって、トランジスタ２のソースに入力され
る。バイアス電圧としては、この例では正の電源供給電
圧Ｖdd、とコモンまたは接地電位Ｖssがある。この例で
は、基板バイアスＶ bbの望ましい電位はＶss以下である
（例えば−２．０Ｖ程度の値である。）従来型ＣＭＯＳ
構造の技術分野ので良く知られているように、このよう
な負の基板バイアスは有用であって、ＣＭＯＳ構造に寄
生しているＳＣＲがラッチ状態に陥り難くする。検出回
路１は線路ＶＢＢＯ 上にひとつの出力を有し、これは
基板バイアスＶbbが電位Ｖss以上の時に論理高レベルと
なり、ＶbbがＶss以下の時に論理低レベルとなる。以下
に既述されるように検出回路１が線路ＶＢＢＯ 上に生
成する信号は同一集積回路上のその他の回路をシャット
ダウンして、これらの回路が十分な基板バイアスが不足
することによりラッチアップ状態に入ってしまうことを
防止している。
イアス検出回路１の構成が詳細に示されている。検出回
路１は入力として、検出される電圧およびバイアス電圧
を受けとる。この例では、検出対象電圧は基板バイアス
電圧Ｖbbであって、トランジスタ２のソースに入力され
る。バイアス電圧としては、この例では正の電源供給電
圧Ｖdd、とコモンまたは接地電位Ｖssがある。この例で
は、基板バイアスＶ bbの望ましい電位はＶss以下である
（例えば−２．０Ｖ程度の値である。）従来型ＣＭＯＳ
構造の技術分野ので良く知られているように、このよう
な負の基板バイアスは有用であって、ＣＭＯＳ構造に寄
生しているＳＣＲがラッチ状態に陥り難くする。検出回
路１は線路ＶＢＢＯ 上にひとつの出力を有し、これは
基板バイアスＶbbが電位Ｖss以上の時に論理高レベルと
なり、ＶbbがＶss以下の時に論理低レベルとなる。以下
に既述されるように検出回路１が線路ＶＢＢＯ 上に生
成する信号は同一集積回路上のその他の回路をシャット
ダウンして、これらの回路が十分な基板バイアスが不足
することによりラッチアップ状態に入ってしまうことを
防止している。
【００１３】検出回路１に於て、ｎチャンネルトランジ
スタ２のゲートは基板端子Ｖｂｂに接続されている。ト
ランジスタ２のゲートはそのドレインに接続され、それ
ぞれのｐチャンネルトランジスタ６のドレインに接続さ
れている。ｐチャンネルトランジスタ６のソースはＶdd
に接続され、そしてゲートはトランジスタ２のプルアッ
プ負荷となっている。トランジスタ２および６はｎチャ
ンネルトランジスタ４とｐチャンネルトランジスタ８の
ゲートに接続されている。ｎチャンネルトランジスタ４
およびｐチャンネルトランジスタ８はｎチャンネルトラ
ンジスタ４のソースがＶssにバイアスされた反転器とな
るように接続されている。ｐチャンネル負荷トランジス
タ８のソースはＶddに接続され、トランジスタ４および
８のドレインは互いに接続されている。反転器１０の入
力はトランジスタ４および８のドレインに接続されてお
り、その出力は線路ＶＢＢＯ を駆動し、検出回路１の
出力結果が希望する論理結果を表わすようにしている。
（すなわち線路ＶＢＢＯは、十分な基板バイアスが失わ
れた状態を高論理レベルで示す。）反転器１１の出力は
反転器１０の出力に接続され、線路ＶＢＢＯ 上に信号
を出力するがこれは線路ＶＢＢＯ 上の信号を反転した
ものであって、Ｖbbが喪失したことを低論理レベルで示
している。
スタ２のゲートは基板端子Ｖｂｂに接続されている。ト
ランジスタ２のゲートはそのドレインに接続され、それ
ぞれのｐチャンネルトランジスタ６のドレインに接続さ
れている。ｐチャンネルトランジスタ６のソースはＶdd
に接続され、そしてゲートはトランジスタ２のプルアッ
プ負荷となっている。トランジスタ２および６はｎチャ
ンネルトランジスタ４とｐチャンネルトランジスタ８の
ゲートに接続されている。ｎチャンネルトランジスタ４
およびｐチャンネルトランジスタ８はｎチャンネルトラ
ンジスタ４のソースがＶssにバイアスされた反転器とな
るように接続されている。ｐチャンネル負荷トランジス
タ８のソースはＶddに接続され、トランジスタ４および
８のドレインは互いに接続されている。反転器１０の入
力はトランジスタ４および８のドレインに接続されてお
り、その出力は線路ＶＢＢＯ を駆動し、検出回路１の
出力結果が希望する論理結果を表わすようにしている。
（すなわち線路ＶＢＢＯは、十分な基板バイアスが失わ
れた状態を高論理レベルで示す。）反転器１１の出力は
反転器１０の出力に接続され、線路ＶＢＢＯ 上に信号
を出力するがこれは線路ＶＢＢＯ 上の信号を反転した
ものであって、Ｖbbが喪失したことを低論理レベルで示
している。
【００１４】検出回路１がＶbb喪失信号を線路ＶＢＢＯ
上に出力するためのＶbbの閾値電圧はＶssよりある程
度低いレベルであることが望ましい。この様にすること
によって、基板電圧が変化して寄生ＳＣＲ内部の一つの
トランジスタのベース・エミッタ接合電圧が順方向バイ
アスされる電圧に達するよりも十分前に、集積回路の残
りの部分が不活性化するように出来る。検出電圧は好適
にＶssに近い値とし、検出回路１ラッチアップが発生し
そうな条件のみに応答して、大規模集積回路ではしばし
ば発生する雑音やその他の過渡状態には応答しないよう
にしている。検出回路１がトリップするレベルは、本実
施例ではトランジスタ２と４との間の閾値電圧の差で設
定されている。本実施例では、Ｖbbが接続されているト
ランジスタ２の閾値電圧は、Ｖssが接続されているトラ
ンジスタ４の閾値電圧よりも高い。例えばトランジスタ
２の閾値電圧Ｖｔ２は＋０．８ボルト程度であり（−
２．０ボルトのＶbbを基準に測定して）、そしてトラン
ジスタ４の閾値Ｖｔ４は＋０．５ボルト程度であって、
これらの間に０．３ボルト程度の差を作り出している。
上に出力するためのＶbbの閾値電圧はＶssよりある程
度低いレベルであることが望ましい。この様にすること
によって、基板電圧が変化して寄生ＳＣＲ内部の一つの
トランジスタのベース・エミッタ接合電圧が順方向バイ
アスされる電圧に達するよりも十分前に、集積回路の残
りの部分が不活性化するように出来る。検出電圧は好適
にＶssに近い値とし、検出回路１ラッチアップが発生し
そうな条件のみに応答して、大規模集積回路ではしばし
ば発生する雑音やその他の過渡状態には応答しないよう
にしている。検出回路１がトリップするレベルは、本実
施例ではトランジスタ２と４との間の閾値電圧の差で設
定されている。本実施例では、Ｖbbが接続されているト
ランジスタ２の閾値電圧は、Ｖssが接続されているトラ
ンジスタ４の閾値電圧よりも高い。例えばトランジスタ
２の閾値電圧Ｖｔ２は＋０．８ボルト程度であり（−
２．０ボルトのＶbbを基準に測定して）、そしてトラン
ジスタ４の閾値Ｖｔ４は＋０．５ボルト程度であって、
これらの間に０．３ボルト程度の差を作り出している。
【００１５】動作中はｐチャンネルトランジスタ６は、
そのゲートがＶssにバイアスされているので導通状態に
ある、またこれはトランジスタ２をも導通状態とするよ
うにゲートおよびドレインにバイアスをかける。トラン
ジスタ２がトランジスタ６よりも大きな幅対長さ（Ｗ／
Ｌ）比を有するようにし、両方のトランジスタが導通状
態の時にトランジスタ２および６を流れる直流電流が最
少となるようにするのが好ましい。例えばｎチャンネル
トランジスタ２のＷ／Ｌ比は１００程度であるが、ｐチ
ャンネルトランジスタ６のＷ／Ｌ比は０．００５程度で
ある。従って、トランジスタ２および６のドレインでの
電圧は、トランジスタ２を通して低位に引き下げられ、
これはトランジスタ２が非導通になるレベルに達するま
で継続する。これはＶbbよりも、ほぼ閾値電圧Ｖt2だけ
上の値である。従ってトランジスタ４および８の電圧は
ほぼＶbb＋Ｖt2である。
そのゲートがＶssにバイアスされているので導通状態に
ある、またこれはトランジスタ２をも導通状態とするよ
うにゲートおよびドレインにバイアスをかける。トラン
ジスタ２がトランジスタ６よりも大きな幅対長さ（Ｗ／
Ｌ）比を有するようにし、両方のトランジスタが導通状
態の時にトランジスタ２および６を流れる直流電流が最
少となるようにするのが好ましい。例えばｎチャンネル
トランジスタ２のＷ／Ｌ比は１００程度であるが、ｐチ
ャンネルトランジスタ６のＷ／Ｌ比は０．００５程度で
ある。従って、トランジスタ２および６のドレインでの
電圧は、トランジスタ２を通して低位に引き下げられ、
これはトランジスタ２が非導通になるレベルに達するま
で継続する。これはＶbbよりも、ほぼ閾値電圧Ｖt2だけ
上の値である。従ってトランジスタ４および８の電圧は
ほぼＶbb＋Ｖt2である。
【００１６】電圧Ｖbb＋Ｖt2は、この実施例ではｐチャ
ンネルトランジスタ８を導通させるのに十分低い値であ
る。トランジスタ８は好適にトランジスタ４に比べて小
さなＷ／Ｌ比を有している；例えばトランジスタ８のＷ
／Ｌ比は０．０５程度であり、トランジスタ４のＷ／Ｌ
比は２０程度である。もちろんトランジスタ４はそのゲ
ート電圧がＶssから、その閾値電圧Ｖt4だけ大きな値と
なると導通する。トランジスタ４のゲート電圧はＶbb＋
Ｖt2なので、トランジスタ４は下記の式が満足されると
導通する：
ンネルトランジスタ８を導通させるのに十分低い値であ
る。トランジスタ８は好適にトランジスタ４に比べて小
さなＷ／Ｌ比を有している；例えばトランジスタ８のＷ
／Ｌ比は０．０５程度であり、トランジスタ４のＷ／Ｌ
比は２０程度である。もちろんトランジスタ４はそのゲ
ート電圧がＶssから、その閾値電圧Ｖt4だけ大きな値と
なると導通する。トランジスタ４のゲート電圧はＶbb＋
Ｖt2なので、トランジスタ４は下記の式が満足されると
導通する：
【数１】（Ｖbb＋Ｖt2）−Ｖss＞Ｖt4
【００１７】これを変形すると次の通りとなる：
【数２】Ｖbb−Ｖss＞Ｖt4−Ｖt2
【００１８】図２は図１に示す、基板バイアス検出回路
１の直流遷移特性を示す。図２に示されるように、Ｖss
（例えば−２．０ボルト）より十分低い正常のＶbbバイ
アスＶbb（ＮＯＭ）では、線路ＶＢＢＯ は高論理レベ
ルにあって、基板バイアスが十分であることを示してい
る。回路のトリップ点は、先に述べたように、Ｖt4−Ｖ
t2の値である。Ｖbbがこの電圧レベル以下の場合は、線
路ＶＢＢＯ は高論理レベルである；この電圧を越える
と回路１は動作して、反転器１１の出力である線路ＶＢ
ＢＯ 上に論理低信号を出現させる。もちろん、反転器
１０の出力である線路ＶＢＢＯ 上の論理状態は線路Ｖ
ＢＢＯ 上の論理状態と相補的となり、これは図１に示
されている。
１の直流遷移特性を示す。図２に示されるように、Ｖss
（例えば−２．０ボルト）より十分低い正常のＶbbバイ
アスＶbb（ＮＯＭ）では、線路ＶＢＢＯ は高論理レベ
ルにあって、基板バイアスが十分であることを示してい
る。回路のトリップ点は、先に述べたように、Ｖt4−Ｖ
t2の値である。Ｖbbがこの電圧レベル以下の場合は、線
路ＶＢＢＯ は高論理レベルである；この電圧を越える
と回路１は動作して、反転器１１の出力である線路ＶＢ
ＢＯ 上に論理低信号を出現させる。もちろん、反転器
１０の出力である線路ＶＢＢＯ 上の論理状態は線路Ｖ
ＢＢＯ 上の論理状態と相補的となり、これは図１に示
されている。
【００１９】先に記述した検出回路１の例に於て、Ｖt2
はＶt4よりも３００ｍＶ大きいので、トランジスタ４は
Ｖbbがほぼ−０．３ボルト（Ｖss＝０．０ボルト）とな
ると、導通するであろう。トランジスタ４はトランジス
タ８よりも十分大きいので、トランジスタ４及び８のド
レイン、従って反転器１０の入力はトランジスタ４によ
ってＶssまで引き下げられるであろう。順に、高論理レ
ベルが反転器１０によってその出力線路ＶＢＢＯ 上に
出現され、低論理レベルが反転器１１によってその出力
線路ＶＢＢＯ 上に出現される。
はＶt4よりも３００ｍＶ大きいので、トランジスタ４は
Ｖbbがほぼ−０．３ボルト（Ｖss＝０．０ボルト）とな
ると、導通するであろう。トランジスタ４はトランジス
タ８よりも十分大きいので、トランジスタ４及び８のド
レイン、従って反転器１０の入力はトランジスタ４によ
ってＶssまで引き下げられるであろう。順に、高論理レ
ベルが反転器１０によってその出力線路ＶＢＢＯ 上に
出現され、低論理レベルが反転器１１によってその出力
線路ＶＢＢＯ 上に出現される。
【００２０】図３には機能集積回路とともにチップ上に
登載され、検出回路１に応答して動作する内部安定化電
源装置を示す。図３は例えば、導的任意書き込み読み取
りメモリ（ｄＲＡＭ）のようなメモリ装置へ電源を供給
するチップ登載電源装置の例をブロック形式で示す。こ
の様な装置では、装置のいくつかの部分にバイアスをか
けるのが好適である。例えばメモリ蓄積アレイおよび検
出増幅器（図３にブロック２５として示す）に対して、
入力、クロックおよび出力バッファや、周辺回路２７の
様な、装置の残り部分に実施されているバイアスより低
い値でバイアスするのが好適である。図３の例の、回路
の各々のグループ（アレイ２５および周辺回路２７）に
対しては、外部供給電源Ｖddが単独で供給されており、
安定化電源駆動装置にバイアスをかけている、そして直
接アレイ２５または周辺回路２７にバイアスをかけるこ
とは無い。
登載され、検出回路１に応答して動作する内部安定化電
源装置を示す。図３は例えば、導的任意書き込み読み取
りメモリ（ｄＲＡＭ）のようなメモリ装置へ電源を供給
するチップ登載電源装置の例をブロック形式で示す。こ
の様な装置では、装置のいくつかの部分にバイアスをか
けるのが好適である。例えばメモリ蓄積アレイおよび検
出増幅器（図３にブロック２５として示す）に対して、
入力、クロックおよび出力バッファや、周辺回路２７の
様な、装置の残り部分に実施されているバイアスより低
い値でバイアスするのが好適である。図３の例の、回路
の各々のグループ（アレイ２５および周辺回路２７）に
対しては、外部供給電源Ｖddが単独で供給されており、
安定化電源駆動装置にバイアスをかけている、そして直
接アレイ２５または周辺回路２７にバイアスをかけるこ
とは無い。
【００２１】図３に於て、装置は従来型帯域ギャップ電
圧基準発生回路２０を有するが、これは安定な基準電圧
を発生するためのものである。本技術分野ではこの様な
帯域ギャップ電圧基準発生回路は多く知られているの
で、帯域ギャップ回路２０についてはここではこれ以上
記述しない。帯域ギャップ電圧基準発生回路２０の出力
は基準電圧ＶREF であって、これは電圧かけ算回路２１
に入力される。電圧かけ算回路２１は従来から多数存在
する構成法のひとつで作られたものであって、この例で
は電圧ＶREF に基いて二つの出力電圧ＶA とＶP とを生
成する。例えば線路ＶA 上の電圧は３．３ボルト程度、
一方線路ＶP 上の電圧は４．０ボルト程度である。
圧基準発生回路２０を有するが、これは安定な基準電圧
を発生するためのものである。本技術分野ではこの様な
帯域ギャップ電圧基準発生回路は多く知られているの
で、帯域ギャップ回路２０についてはここではこれ以上
記述しない。帯域ギャップ電圧基準発生回路２０の出力
は基準電圧ＶREF であって、これは電圧かけ算回路２１
に入力される。電圧かけ算回路２１は従来から多数存在
する構成法のひとつで作られたものであって、この例で
は電圧ＶREF に基いて二つの出力電圧ＶA とＶP とを生
成する。例えば線路ＶA 上の電圧は３．３ボルト程度、
一方線路ＶP 上の電圧は４．０ボルト程度である。
【００２２】ＶA およびＶP 線路上の電圧は各々二つの
駆動回路に接続されている。出力駆動回路２２A および
２２P 、電力アレイ２５および周辺回路２７はそれぞ
れ、運転動作中のものであり、待機駆動回路２４A およ
び２４P 、バイアスアレイ２５および周辺回路２７はそ
れぞれ、回路が待機状態のときのものである。アレイ２
５および周辺回路２７はまた、基板ポンプ２９から供給
される基板バイアスＶbbを有する。基板ポンプ２９は、
従来から多数存在する構成方法のいずれかひとつに従っ
て構成されたものであって、Ｖssよりも低いバイアス電
圧を発生させるためのものである。従来型基板ポンプの
例は、合衆国特許第４，５８５，９５４号、１９８６年
４月２９日発行、合衆国特許第４，６２８，２１５号、
１９８６年１２月９日発行、および合衆国特許第４，６
３１，４２１号、１９８６年１２月２３日発行に記述さ
れており、これら全てはテキサス・インスツルメンツに
委譲されていて、ここでも参照されている。これとは別
にＶbbを集積回路の外部端子から供給することも出来
る。Ｖbb電圧は基板バイアス検出回路１にも同様に接続
されており、この電圧が検出されてＶssに対して、先に
述べた式で比較できるようになっている。
駆動回路に接続されている。出力駆動回路２２A および
２２P 、電力アレイ２５および周辺回路２７はそれぞ
れ、運転動作中のものであり、待機駆動回路２４A およ
び２４P 、バイアスアレイ２５および周辺回路２７はそ
れぞれ、回路が待機状態のときのものである。アレイ２
５および周辺回路２７はまた、基板ポンプ２９から供給
される基板バイアスＶbbを有する。基板ポンプ２９は、
従来から多数存在する構成方法のいずれかひとつに従っ
て構成されたものであって、Ｖssよりも低いバイアス電
圧を発生させるためのものである。従来型基板ポンプの
例は、合衆国特許第４，５８５，９５４号、１９８６年
４月２９日発行、合衆国特許第４，６２８，２１５号、
１９８６年１２月９日発行、および合衆国特許第４，６
３１，４２１号、１９８６年１２月２３日発行に記述さ
れており、これら全てはテキサス・インスツルメンツに
委譲されていて、ここでも参照されている。これとは別
にＶbbを集積回路の外部端子から供給することも出来
る。Ｖbb電圧は基板バイアス検出回路１にも同様に接続
されており、この電圧が検出されてＶssに対して、先に
述べた式で比較できるようになっている。
【００２３】各々の駆動回路２２および２４は、関連す
る線路ＶA およびＶP から電圧を受信する一方、検出回
路１から線路ＶＢＢＯ 経由でも信号を受信する。この
例では先に記述したように、線路ＶＢＢＯ はＶssを基
準に測定された基板バイアスＶbbが十分でない場合、低
論理レベルとなる。駆動回路２２および２４の各々はＶ
dd（図示せず）でバイアスされている、これは外部から
チップに供給されており、同様に電圧かけ算回路２２で
生成された電圧ＶA およびＶP によってもバイアスされ
ている。線路ＶLA、ＶLAS 、ＶLPおよびＶLPS は、それ
ぞれ駆動器２２ A 、２４A 、２２P および２４P に接続
されており、それらに可能化信号を供給する。主駆動器
２２A および２２P はそれぞれ線路ＶLAおよびＶLP上の
信号に依って可能化および不能化されて、回路のそれぞ
れの部分を活性動作中のみバイアスし、装置が待機状態
の間は不能化する。従来型ｄＲＡＭ装置の例では、線路
Ｖ LAおよびＶLP上の可能化信号は、列アドレスストロー
ブ（ＲＡＳ ）信号から生成され、その結果主装置２２
がメモリ周期が活性である期間のみ活性化される。
る線路ＶA およびＶP から電圧を受信する一方、検出回
路１から線路ＶＢＢＯ 経由でも信号を受信する。この
例では先に記述したように、線路ＶＢＢＯ はＶssを基
準に測定された基板バイアスＶbbが十分でない場合、低
論理レベルとなる。駆動回路２２および２４の各々はＶ
dd（図示せず）でバイアスされている、これは外部から
チップに供給されており、同様に電圧かけ算回路２２で
生成された電圧ＶA およびＶP によってもバイアスされ
ている。線路ＶLA、ＶLAS 、ＶLPおよびＶLPS は、それ
ぞれ駆動器２２ A 、２４A 、２２P および２４P に接続
されており、それらに可能化信号を供給する。主駆動器
２２A および２２P はそれぞれ線路ＶLAおよびＶLP上の
信号に依って可能化および不能化されて、回路のそれぞ
れの部分を活性動作中のみバイアスし、装置が待機状態
の間は不能化する。従来型ｄＲＡＭ装置の例では、線路
Ｖ LAおよびＶLP上の可能化信号は、列アドレスストロー
ブ（ＲＡＳ ）信号から生成され、その結果主装置２２
がメモリ周期が活性である期間のみ活性化される。
【００２４】待機側駆動回路２４A および２４P は好適
に主駆動回路２２A および２２P と同様に構成されてい
るが、より小さなトランジスタを使用して、待機中にそ
こを流れる電流および電力消費を削減している。注意し
ておかねばならないのは、線路ＶLAS およびＶLPS は、
それぞれ待機側駆動回路２４A および２４P を可能化お
よび不能化する事が可能であって、主駆動回路２２A お
よび２２P が活性化されている期間中、これらを不能化
出来る。しかしながら両方の待機側駆動回路２４を流れ
る電流は少ないため、待機側駆動回路２４を全周期（動
作時および待機時）可能化しておくことが好ましく、こ
の様にすることによって制御論理を最少化出来る。
に主駆動回路２２A および２２P と同様に構成されてい
るが、より小さなトランジスタを使用して、待機中にそ
こを流れる電流および電力消費を削減している。注意し
ておかねばならないのは、線路ＶLAS およびＶLPS は、
それぞれ待機側駆動回路２４A および２４P を可能化お
よび不能化する事が可能であって、主駆動回路２２A お
よび２２P が活性化されている期間中、これらを不能化
出来る。しかしながら両方の待機側駆動回路２４を流れ
る電流は少ないため、待機側駆動回路２４を全周期（動
作時および待機時）可能化しておくことが好ましく、こ
の様にすることによって制御論理を最少化出来る。
【００２５】図４には駆動回路２２A の構成が詳細に示
されている。注意しておかねばならないのは、各々の駆
動回路２２および２４は、アレイ２５または周辺回路２
７に接続されていようといまいと、図４に示す回路で構
成することもできるし、または当然電圧駆動回路を構成
するための、その他の従来式設計法に従って構成するこ
ともできる。図４に示す回路は、基板バイアス検出回路
１から線路ＶＢＢＯ 経由で通信される、基板バイアス喪
失信号に応じてその出力を不能化するように、特に適用
されたものである。
されている。注意しておかねばならないのは、各々の駆
動回路２２および２４は、アレイ２５または周辺回路２
７に接続されていようといまいと、図４に示す回路で構
成することもできるし、または当然電圧駆動回路を構成
するための、その他の従来式設計法に従って構成するこ
ともできる。図４に示す回路は、基板バイアス検出回路
１から線路ＶＢＢＯ 経由で通信される、基板バイアス喪
失信号に応じてその出力を不能化するように、特に適用
されたものである。
【００２６】図４に示すように、駆動回路２２A は外部
から供給されるＶdd電源、線路ＶAからの電圧および、
線路ＶLAおよび線路ＶＢＢＯ からの信号とを入力され
る。線路ＲＶＡは駆動回路２２A の出力であり、これは
プッシュプル状に接続されたｐチャンネルトランジスタ
３０及びｎチャンネルトランジスタ３２のドレインで駆
動されている。ｐチャンネルトランジスタ３０のソース
はＶddでバイアスされ、そのゲートはノード３４に接続
されている；ｎチャンネルトランジスタ３２のソースは
接地され、そのゲートは線路ＶＬＡで制御されている。
ｎチャンネルトランジスタ３２の機能は、トランジスタ
３０が非導通の時に、ノードＲＶＡを低位に引き下げる
ことである。トランジスタ３２を通しての線路ＲＶＡの
放電は極めてゆっくりと行われるので、トランジスタ３
２の寸法はトランジスタ３０に比べて非常に小さく出来
る。注意しておかねばならないのはｎチャンネルトラン
ジスタ３２はｐチャンネルトランジスタ３０より好適
に、非常に小さくされているので両方のトランジスタが
同時に導通状態となってもそこでの電力消費は最少とな
ることである。例えばトランジスタ３２のＷ／Ｌ比は
０．０１程度と出来、一方トランジスタ３０のＷ／Ｌ比
は５０から１００程度と出来る。
から供給されるＶdd電源、線路ＶAからの電圧および、
線路ＶLAおよび線路ＶＢＢＯ からの信号とを入力され
る。線路ＲＶＡは駆動回路２２A の出力であり、これは
プッシュプル状に接続されたｐチャンネルトランジスタ
３０及びｎチャンネルトランジスタ３２のドレインで駆
動されている。ｐチャンネルトランジスタ３０のソース
はＶddでバイアスされ、そのゲートはノード３４に接続
されている；ｎチャンネルトランジスタ３２のソースは
接地され、そのゲートは線路ＶＬＡで制御されている。
ｎチャンネルトランジスタ３２の機能は、トランジスタ
３０が非導通の時に、ノードＲＶＡを低位に引き下げる
ことである。トランジスタ３２を通しての線路ＲＶＡの
放電は極めてゆっくりと行われるので、トランジスタ３
２の寸法はトランジスタ３０に比べて非常に小さく出来
る。注意しておかねばならないのはｎチャンネルトラン
ジスタ３２はｐチャンネルトランジスタ３０より好適
に、非常に小さくされているので両方のトランジスタが
同時に導通状態となってもそこでの電力消費は最少とな
ることである。例えばトランジスタ３２のＷ／Ｌ比は
０．０１程度と出来、一方トランジスタ３０のＷ／Ｌ比
は５０から１００程度と出来る。
【００２７】比較器４０は、主駆動回路２２A で駆動さ
れる線路ＲＶＡのレベルと比較した線路ＶA のレベルに
応じた電圧でノード３４を駆動する。比較器４０は従来
技術に従って形成され、トランジスタ４８および４９で
構成されたミラー負荷を有するトランジスタ４２および
４４で構成されたｎチャンネルとＭＯＳ差動増幅器であ
る。線路ＶA はｎチャンネルトランジスタ４２のゲート
経由で比較器４０に接続されており、比較器４０の基準
電圧を与える。Ｎチャンネルトランジスタ４４のゲート
は線路ＲＶＡに接続され、これは比較器４０のフィード
バックとなっている。線路ＶLAはｎチャンネルトランジ
スタ４６のゲートに接続され、このドレインはトランジ
スタ４２および４４のソースに接続され、またソースは
接地されている。ｐチャンネルトランジスタ４８のソー
スはＶddでバイアスされ、そのドレインはトランジスタ
４２のドレインに接続されている。トランジスタ４８お
よび４９のゲートはトランジスタ４８および４４のドレ
インに接続されている。トランジスタ４９および４２の
ドレインはノード３４に接続されており、これはｐチャ
ンネルプルアップトランジスタ３０のゲートを制御す
る。
れる線路ＲＶＡのレベルと比較した線路ＶA のレベルに
応じた電圧でノード３４を駆動する。比較器４０は従来
技術に従って形成され、トランジスタ４８および４９で
構成されたミラー負荷を有するトランジスタ４２および
４４で構成されたｎチャンネルとＭＯＳ差動増幅器であ
る。線路ＶA はｎチャンネルトランジスタ４２のゲート
経由で比較器４０に接続されており、比較器４０の基準
電圧を与える。Ｎチャンネルトランジスタ４４のゲート
は線路ＲＶＡに接続され、これは比較器４０のフィード
バックとなっている。線路ＶLAはｎチャンネルトランジ
スタ４６のゲートに接続され、このドレインはトランジ
スタ４２および４４のソースに接続され、またソースは
接地されている。ｐチャンネルトランジスタ４８のソー
スはＶddでバイアスされ、そのドレインはトランジスタ
４２のドレインに接続されている。トランジスタ４８お
よび４９のゲートはトランジスタ４８および４４のドレ
インに接続されている。トランジスタ４９および４２の
ドレインはノード３４に接続されており、これはｐチャ
ンネルプルアップトランジスタ３０のゲートを制御す
る。
【００２８】比較器４０に於て、トランジスタ対の寸法
（すなわちＷ／Ｌ比）は、好適に整合が取られていて、
電圧かけ算器２１の出力である電圧ＶA およびＶP が、
駆動回路２２および２４からアレイ、検出増幅器および
周辺回路に実際に供給される電圧となるようにしてい
る。図４の比較器４０に於て、トランジスタ４２および
４４のＷ／Ｌ比は互いに好適に整合が取られている（例
えばＷ／Ｌ比は１０程度である）、またトランジスタ４
８および４９のＷ／Ｌ比は互いに好適に整合が取られて
いる（例えばＷ／Ｌ比は１５から２０程度である）。
（すなわちＷ／Ｌ比）は、好適に整合が取られていて、
電圧かけ算器２１の出力である電圧ＶA およびＶP が、
駆動回路２２および２４からアレイ、検出増幅器および
周辺回路に実際に供給される電圧となるようにしてい
る。図４の比較器４０に於て、トランジスタ４２および
４４のＷ／Ｌ比は互いに好適に整合が取られている（例
えばＷ／Ｌ比は１０程度である）、またトランジスタ４
８および４９のＷ／Ｌ比は互いに好適に整合が取られて
いる（例えばＷ／Ｌ比は１５から２０程度である）。
【００２９】ｐチャンネルトランジスタ５０のソースは
Ｖddでバイアスされ、そのドレインはノード３４に接続
され、同時にｐチャンネルプルアップトランジスタ３０
のゲートを制御する。トランジスタ５０のゲートは線路
ＶLAに接続されている。後に詳細に記述するように、ｐ
チャンネルトランジスタ３０およびｎチャンネルトラン
ジスタ３２は線路ＶLAが低論理レベルの時にともに非導
通となる。従って線路ＶLAが低論理レベルとなると、線
路ＲＶＡを高インピーダンス状態とし、この場合、待機
駆動回路２４がメモリ装置のアレイ２５（および検出増
幅器）に対して、主駆動回路２２A からロードされる事
なくバイアスされるようにしている。先に注意したよう
に駆動回路２２P および２４P も構成できて、メモリ装
置の周辺回路２７をバイアスする事ができる。
Ｖddでバイアスされ、そのドレインはノード３４に接続
され、同時にｐチャンネルプルアップトランジスタ３０
のゲートを制御する。トランジスタ５０のゲートは線路
ＶLAに接続されている。後に詳細に記述するように、ｐ
チャンネルトランジスタ３０およびｎチャンネルトラン
ジスタ３２は線路ＶLAが低論理レベルの時にともに非導
通となる。従って線路ＶLAが低論理レベルとなると、線
路ＲＶＡを高インピーダンス状態とし、この場合、待機
駆動回路２４がメモリ装置のアレイ２５（および検出増
幅器）に対して、主駆動回路２２A からロードされる事
なくバイアスされるようにしている。先に注意したよう
に駆動回路２２P および２４P も構成できて、メモリ装
置の周辺回路２７をバイアスする事ができる。
【００３０】本発明のこの実施例では、主駆動回路２２
A の中には不能化回路３６もまた含まれていて、これも
ノード３４を制御する。不能化回路３６はｐチャンネル
トランジスタ３８を有し、そのソースはＶddでバイアス
され、そのドレインはノード３４に接続されている。線
路ＶＢＢＯ はｐチャンネルトランジスタ３８のゲート
に接続されている。ｐチャンネルトランジスタ３９のソ
ースおよびドレインの接続は、Ｖddとトランジスタ３８
のゲートとの間に接続されており、そのゲートは設置さ
れている。これはトランジスタ３８のゲートをプルアッ
プし、なんらかの理由で線路ＶＢＢＯ がフロートした
時にトランジスタ３８を非導通状態に保持する。トラン
ジスタ３９は非常に小さく（例えばＷ／Ｌは０．５程
度）、基板バイアス検出回路１で駆動される低論理状態
はトランジスタ３９の出力に容易に打ち勝つことが出来
る。
A の中には不能化回路３６もまた含まれていて、これも
ノード３４を制御する。不能化回路３６はｐチャンネル
トランジスタ３８を有し、そのソースはＶddでバイアス
され、そのドレインはノード３４に接続されている。線
路ＶＢＢＯ はｐチャンネルトランジスタ３８のゲート
に接続されている。ｐチャンネルトランジスタ３９のソ
ースおよびドレインの接続は、Ｖddとトランジスタ３８
のゲートとの間に接続されており、そのゲートは設置さ
れている。これはトランジスタ３８のゲートをプルアッ
プし、なんらかの理由で線路ＶＢＢＯ がフロートした
時にトランジスタ３８を非導通状態に保持する。トラン
ジスタ３９は非常に小さく（例えばＷ／Ｌは０．５程
度）、基板バイアス検出回路１で駆動される低論理状態
はトランジスタ３９の出力に容易に打ち勝つことが出来
る。
【００３１】動作時比較器４０は、高論理レベル状態の
線路ＶLAで可能化されている。線路ＶLAが高となると、
トランジスタ４６が導通となり接地線への電流源として
動作する。トランジスタ４２および４４のソースは、ト
ランジスタ４６それぞれ線路ＶA およびＲＶＡ電圧か
ら、ｎチャンネル閾値電圧Ｖtn分だけ低い電圧まで引き
下げられる。この結果トランジスタ４２および４４はそ
れぞれのゲートに供給される電圧に応じて導通となり、
比較器４０の動作を可能化して、かけ算器２１から線路
ＶA に与えられる電圧に基づいた電圧を、ノード３４に
供給出来るようにする。さらに線路ＶLAが高論理状態に
あることによって、トランジスタ５０は非導通、トラン
ジスタ３２は導通となる。
線路ＶLAで可能化されている。線路ＶLAが高となると、
トランジスタ４６が導通となり接地線への電流源として
動作する。トランジスタ４２および４４のソースは、ト
ランジスタ４６それぞれ線路ＶA およびＲＶＡ電圧か
ら、ｎチャンネル閾値電圧Ｖtn分だけ低い電圧まで引き
下げられる。この結果トランジスタ４２および４４はそ
れぞれのゲートに供給される電圧に応じて導通となり、
比較器４０の動作を可能化して、かけ算器２１から線路
ＶA に与えられる電圧に基づいた電圧を、ノード３４に
供給出来るようにする。さらに線路ＶLAが高論理状態に
あることによって、トランジスタ５０は非導通、トラン
ジスタ３２は導通となる。
【００３２】また正常動作時には、装置の基板には十分
大きな負のＶbbバイアスがかかっているため、線路ＶＢ
ＢＯ は基板バイアス検出回路１によって高論理レベル
に駆動される。この結果確実にトランジスタ３８が導通
となり、不能化回路３６をノード３４から切り離す。注
意しなければならないのは、Ｖddが正であるためトラン
ジスタ３９は常時導通状態であり、このため基板バイア
ス検出回路１から線路ＶＢＢＯ 上へ出力される駆動信
号が存在しなくても、トランジスタ３８のゲートが確実
に高い電圧に保持されるようにしている。
大きな負のＶbbバイアスがかかっているため、線路ＶＢ
ＢＯ は基板バイアス検出回路１によって高論理レベル
に駆動される。この結果確実にトランジスタ３８が導通
となり、不能化回路３６をノード３４から切り離す。注
意しなければならないのは、Ｖddが正であるためトラン
ジスタ３９は常時導通状態であり、このため基板バイア
ス検出回路１から線路ＶＢＢＯ 上へ出力される駆動信
号が存在しなくても、トランジスタ３８のゲートが確実
に高い電圧に保持されるようにしている。
【００３３】先に述べたように、線路ＶLAによって選択
された主駆動回路２２A が高論理レベルにあることによ
り、トランジスタ４６は比較器４０内で電流源として動
作する。最初に線路ＲＶＡの電圧を線路ＶA の電圧より
低い状態から開始すると、線路ＶA の電圧が線路ＲＶＡ
の電圧より高いために、トランジスタ４２のほうがトラ
ンジスタ４４よりも更に導電性が良くなるであろう。従
って電流源トランジスタ４６を流れる電流のほとんど
は、トランジスタ４８および４４よりもむしろ、トラン
ジスタ４９および４２を流れるであろう。トランジスタ
の電流・電圧関係を満足させる関係で、トランジスタ４
８よりもトランジスタ４９をより大きな電流が流れる結
果、トランジスタ４８のドレイン電圧をＶddに向けて上
昇させ、またトランジスタ４９のドレイン電圧を接地電
位の方に引き下げる。トランジスタ４２および４９のド
レインである、ノード３４が低下するので、トランジス
タ３０はさらに導通状態が良くなり、線路ＲＶＡをＶdd
に向けて引き上げる。
された主駆動回路２２A が高論理レベルにあることによ
り、トランジスタ４６は比較器４０内で電流源として動
作する。最初に線路ＲＶＡの電圧を線路ＶA の電圧より
低い状態から開始すると、線路ＶA の電圧が線路ＲＶＡ
の電圧より高いために、トランジスタ４２のほうがトラ
ンジスタ４４よりも更に導電性が良くなるであろう。従
って電流源トランジスタ４６を流れる電流のほとんど
は、トランジスタ４８および４４よりもむしろ、トラン
ジスタ４９および４２を流れるであろう。トランジスタ
の電流・電圧関係を満足させる関係で、トランジスタ４
８よりもトランジスタ４９をより大きな電流が流れる結
果、トランジスタ４８のドレイン電圧をＶddに向けて上
昇させ、またトランジスタ４９のドレイン電圧を接地電
位の方に引き下げる。トランジスタ４２および４９のド
レインである、ノード３４が低下するので、トランジス
タ３０はさらに導通状態が良くなり、線路ＲＶＡをＶdd
に向けて引き上げる。
【００３４】線路ＲＶＡがＶddに向けて引き上げられる
ので、トランジスタ４４はさらに多くの電流を流そうと
する。この次にはトランジスタ４８を通ってさらに電流
を流し、トランジスタ４９には電流を流さないようにす
る、またそれからノード３４におけるトランジスタ４９
および４２の電圧を上昇させようとする、これはそこを
流れる電流が減少するためである。ノード３４が上昇す
ると、トランジスタ３０の導通性が減少し、線路ＲＶＡ
における電圧がトランジスタ３２を経由して低下する。
ので、トランジスタ４４はさらに多くの電流を流そうと
する。この次にはトランジスタ４８を通ってさらに電流
を流し、トランジスタ４９には電流を流さないようにす
る、またそれからノード３４におけるトランジスタ４９
および４２の電圧を上昇させようとする、これはそこを
流れる電流が減少するためである。ノード３４が上昇す
ると、トランジスタ３０の導通性が減少し、線路ＲＶＡ
における電圧がトランジスタ３２を経由して低下する。
【００３５】先に述べたように、トランジスタ４２と４
４とが互いにより良い整合が取られ、またトランジスタ
４８と４９とが互いにより良い整合が取られていること
が、好ましい。これらのトランジスタ対を十分に整合さ
せることに依って、比較器４０の動作は、トランジスタ
４８および４９のゲート・ソース間電圧が等しくなる結
果、トランジスタ４２および４９とを流れる電流がトラ
ンジスタ４４および４８とを流れる電流に等しくなる点
に移行しようとする。従って比較器４０は安定状態で
は、線路ＲＶＡでの電圧が線路ＶA での電圧に等しくな
る動作状態に達するであろう。主駆動回路２２A は線路
ＶLAで可能化されたときに、線路ＶA 上の電圧、この例
では３．３ボルト程度、にしたがってアレイ２５を駆動
するであろう。
４とが互いにより良い整合が取られ、またトランジスタ
４８と４９とが互いにより良い整合が取られていること
が、好ましい。これらのトランジスタ対を十分に整合さ
せることに依って、比較器４０の動作は、トランジスタ
４８および４９のゲート・ソース間電圧が等しくなる結
果、トランジスタ４２および４９とを流れる電流がトラ
ンジスタ４４および４８とを流れる電流に等しくなる点
に移行しようとする。従って比較器４０は安定状態で
は、線路ＲＶＡでの電圧が線路ＶA での電圧に等しくな
る動作状態に達するであろう。主駆動回路２２A は線路
ＶLAで可能化されたときに、線路ＶA 上の電圧、この例
では３．３ボルト程度、にしたがってアレイ２５を駆動
するであろう。
【００３６】例えば待機動作のように、主駆動回路２２
A が不能化された場合には、線路Ｖ LAは低論理レベルに
いるであろう。これはトランジスタ４６を非導通とし、
比較器４０の運転を不能とする。さらに線路ＶLA上が低
論理レベルとなるため、トランジスタ５０が導通とな
り、Ｖddがトランジスタ３０のゲートに結合されて、こ
れを非導通にする。また線路ＶLAが低論理状態となるた
め、トランジスタ３２も非導通となる。トランジスタ３
０および３２の両方が非導通となるため、主駆動回路２
２A は線路ＲＶＡに対して高インピーダンスを与え、主
駆動回路２２A を線路ＲＶＡから外して、待機２４A が
線路ＲＶＡを駆動し、そしてアレイ２５にバイアスをか
けられるようにする。
A が不能化された場合には、線路Ｖ LAは低論理レベルに
いるであろう。これはトランジスタ４６を非導通とし、
比較器４０の運転を不能とする。さらに線路ＶLA上が低
論理レベルとなるため、トランジスタ５０が導通とな
り、Ｖddがトランジスタ３０のゲートに結合されて、こ
れを非導通にする。また線路ＶLAが低論理状態となるた
め、トランジスタ３２も非導通となる。トランジスタ３
０および３２の両方が非導通となるため、主駆動回路２
２A は線路ＲＶＡに対して高インピーダンスを与え、主
駆動回路２２A を線路ＲＶＡから外して、待機２４A が
線路ＲＶＡを駆動し、そしてアレイ２５にバイアスをか
けられるようにする。
【００３７】図４の主駆動回路２２A が、高論理状態に
ある線路ＶLAで可能化されることに依って、不能化回路
３６は線路ＲＶＡ上のバイアスをシャットダウンさせる
ように動作する。集積回路基板の電圧ＶbbがＶssの電圧
まで十分に上昇すると、基板バイアス検出回路１は、先
に説明したように、線路ＶＢＢＯ 上に低論理レベル信
号を切り替え出力する。この結果トランジスタ３８が導
通となり、電圧Ｖddがノード３４に与えられる。この結
果トランジスタ３０が非導通となり、回路の残りの部分
（この場合はメモリ装置のアレイ２５）と通信を行って
いる線路ＲＶＡが、トランジスタ３０によってＶddまで
駆動できなくなる。トランジスタ３２は、線路ＶLAが主
駆動回路２２A を可能化しているので、導通状態を維持
している。待機駆動回路２４A は、線路ＶＢＢＯ 上に
Ｖbb喪失信号を同様に受信し、先に述べたように主駆動
回路２２A と同様に構成されているので、線路ＲＶＡは
トランジスタ３２によってＶssに目一杯引っ張られてい
る。この例では、メモリ装置の周辺回路２７へのバイア
スもまた、基板バイアス喪失時には駆動回路２２Pおよ
び２４P の同様な動作に依って、取り除かれる。
ある線路ＶLAで可能化されることに依って、不能化回路
３６は線路ＲＶＡ上のバイアスをシャットダウンさせる
ように動作する。集積回路基板の電圧ＶbbがＶssの電圧
まで十分に上昇すると、基板バイアス検出回路１は、先
に説明したように、線路ＶＢＢＯ 上に低論理レベル信
号を切り替え出力する。この結果トランジスタ３８が導
通となり、電圧Ｖddがノード３４に与えられる。この結
果トランジスタ３０が非導通となり、回路の残りの部分
（この場合はメモリ装置のアレイ２５）と通信を行って
いる線路ＲＶＡが、トランジスタ３０によってＶddまで
駆動できなくなる。トランジスタ３２は、線路ＶLAが主
駆動回路２２A を可能化しているので、導通状態を維持
している。待機駆動回路２４A は、線路ＶＢＢＯ 上に
Ｖbb喪失信号を同様に受信し、先に述べたように主駆動
回路２２A と同様に構成されているので、線路ＲＶＡは
トランジスタ３２によってＶssに目一杯引っ張られてい
る。この例では、メモリ装置の周辺回路２７へのバイア
スもまた、基板バイアス喪失時には駆動回路２２Pおよ
び２４P の同様な動作に依って、取り除かれる。
【００３８】これとは別に、基板バイアスが失われたと
きに主駆動回路２２A の出力を先に述べたように、トラ
ンジスタ３２で低信号に引き下げる代わりに、高インピ
ーダンス状態としてもかまわない。これは基板バイアス
検出回路１の出力を線路ＶLA上の信号に、基板バイアス
検出回路１が十分な基板バイアスが失われたことを検出
したことに応答して、線路ＶLAを低論理レベルに駆動す
るように、ゲートをかけることによって実現できる。こ
の様な線路ＶLAに対するゲートがけ、また同様に基板バ
イアス検出回路１の出力信号を使用して、集積回路内の
その他の信号を可能化したり不能化したりすることは、
本技術分野で通常の技量を持っている者にとってはこの
説明から明かであろう。
きに主駆動回路２２A の出力を先に述べたように、トラ
ンジスタ３２で低信号に引き下げる代わりに、高インピ
ーダンス状態としてもかまわない。これは基板バイアス
検出回路１の出力を線路ＶLA上の信号に、基板バイアス
検出回路１が十分な基板バイアスが失われたことを検出
したことに応答して、線路ＶLAを低論理レベルに駆動す
るように、ゲートをかけることによって実現できる。こ
の様な線路ＶLAに対するゲートがけ、また同様に基板バ
イアス検出回路１の出力信号を使用して、集積回路内の
その他の信号を可能化したり不能化したりすることは、
本技術分野で通常の技量を持っている者にとってはこの
説明から明かであろう。
【００３９】従って、回路の残りの部分は線路ＶＢＢＯ
上に低論理信号が受信された時点で不能化出来る。駆
動回路２２および２４によってバイアスされている回路
のこれらの部分に正のバイアスがかからなければ、回路
のこれらの部分は基板バイアスがたとえ零であってもラ
ッチアップ状態には入らない。この様にして基板バイア
スの喪失は基板バイアス検出回路１によって回路の残り
部分に通信され、回路を不能化する事に依って基板バイ
アス喪失によるラッチアップが発生し得ないようにして
いる。
上に低論理信号が受信された時点で不能化出来る。駆
動回路２２および２４によってバイアスされている回路
のこれらの部分に正のバイアスがかからなければ、回路
のこれらの部分は基板バイアスがたとえ零であってもラ
ッチアップ状態には入らない。この様にして基板バイア
スの喪失は基板バイアス検出回路１によって回路の残り
部分に通信され、回路を不能化する事に依って基板バイ
アス喪失によるラッチアップが発生し得ないようにして
いる。
【００４０】注意しなければならないのは、本発明の長
所は回路の部分の不能化に関して言えば、これが図３に
示すような完全に制御されたバイアス技法を有していな
い回路内部でも実現出来ると言うことである。例えば、
この発明を用いた集積回路は正の電源供給バイアスがＶ
dd電源から回路に対して直接与えられており、これは図
３に示すような基準電圧回路、かけ算器、および駆動回
路技術を使用しないであろう。この様な場合、基板バイ
アス検出回路１から与えられるＶbb喪失条件は、単に回
路のもっとも敏感な部分に対する外部Ｖdd電源供給にゲ
ートをかけるためだけに使用され、基板バイアスが危険
値に近付いていることが先に述べた方法で検出される
と、外部電源Ｖddを先の回路部分から切り離す様に使用
される。さらに、図３に示す方法の一部を回路のバイア
ス方法の中で使用して、発明の長所をさらに利用するこ
ともできる。この例は、待機駆動回路２４を取り除き、
主駆動回路２２のみで回路部分にバイアスをかけられる
ようにするやり方であり、電力を節約する必要の無い場
合である；さらに別の例としては、ただ単に単一の主駆
動回路２２（可能であれば単一の待機側駆動回路２４と
一緒に）のみを有するものであって、これは回路の残り
部分でただひとつのバイアスレベルのみが必要な場合で
ある。これらの変形例はまた、もちろん、先の発明から
同様の利益を得る。
所は回路の部分の不能化に関して言えば、これが図３に
示すような完全に制御されたバイアス技法を有していな
い回路内部でも実現出来ると言うことである。例えば、
この発明を用いた集積回路は正の電源供給バイアスがＶ
dd電源から回路に対して直接与えられており、これは図
３に示すような基準電圧回路、かけ算器、および駆動回
路技術を使用しないであろう。この様な場合、基板バイ
アス検出回路１から与えられるＶbb喪失条件は、単に回
路のもっとも敏感な部分に対する外部Ｖdd電源供給にゲ
ートをかけるためだけに使用され、基板バイアスが危険
値に近付いていることが先に述べた方法で検出される
と、外部電源Ｖddを先の回路部分から切り離す様に使用
される。さらに、図３に示す方法の一部を回路のバイア
ス方法の中で使用して、発明の長所をさらに利用するこ
ともできる。この例は、待機駆動回路２４を取り除き、
主駆動回路２２のみで回路部分にバイアスをかけられる
ようにするやり方であり、電力を節約する必要の無い場
合である；さらに別の例としては、ただ単に単一の主駆
動回路２２（可能であれば単一の待機側駆動回路２４と
一緒に）のみを有するものであって、これは回路の残り
部分でただひとつのバイアスレベルのみが必要な場合で
ある。これらの変形例はまた、もちろん、先の発明から
同様の利益を得る。
【００４１】発明をその提出された実施例を参考にして
詳細に記述してきたが、この記述はただ例としてのみ示
したものであって、制限を与えるための意図の無いこと
を理解されたい。さらに本発明の実施例の詳細部分に関
しては種々の変更が可能であり、本発明のさらに別の実
施例を作ることも、本技術分野で通常の技量の者であれ
ばこの記述を参考として容易に行えることも理解された
い。この様な変更および別の実施例は、以下に請求され
ている特許の精神並びに真の範囲の中に含まれるものと
考えている。
詳細に記述してきたが、この記述はただ例としてのみ示
したものであって、制限を与えるための意図の無いこと
を理解されたい。さらに本発明の実施例の詳細部分に関
しては種々の変更が可能であり、本発明のさらに別の実
施例を作ることも、本技術分野で通常の技量の者であれ
ばこの記述を参考として容易に行えることも理解された
い。この様な変更および別の実施例は、以下に請求され
ている特許の精神並びに真の範囲の中に含まれるものと
考えている。
【００４２】以上の説明に関して更に以下の項を開示す
る。
る。
【００４３】(1) 集積回路であって：バイアスノード
と基板ノードとを有する機能回路と；電源供給端子から
バイアスノードにバイアスをかけるためのバイアス回路
と；それに前記バイアス回路に接続され、前記基板ノー
ドにおけるバイアスが予め定められた電圧を越えた際
に、これに応じて前記バイアスノードに於てバイアスを
不能化するための、基板バイアス検出回路とで構成され
ていることを特徴とする前記集積回路。
と基板ノードとを有する機能回路と；電源供給端子から
バイアスノードにバイアスをかけるためのバイアス回路
と；それに前記バイアス回路に接続され、前記基板ノー
ドにおけるバイアスが予め定められた電圧を越えた際
に、これに応じて前記バイアスノードに於てバイアスを
不能化するための、基板バイアス検出回路とで構成され
ていることを特徴とする前記集積回路。
【００４４】(2) 第１項に記載の集積回路に於て、さ
らに：前記基板ノードにバイアスするための基板バイア
ス発生回路を有することを特徴とする前記集積回路。
らに：前記基板ノードにバイアスするための基板バイア
ス発生回路を有することを特徴とする前記集積回路。
【００４５】(3) 第２項に記載の集積回路に於て、前
記基板バイアス発生回路が充電ポンプを有することを特
徴とする前記集積回路。
記基板バイアス発生回路が充電ポンプを有することを特
徴とする前記集積回路。
【００４６】(4) 第１項に記載の集積回路に於て、前
記基板バイアス発生回路が分圧器を有することを特徴と
する前記集積回路。
記基板バイアス発生回路が分圧器を有することを特徴と
する前記集積回路。
【００４７】(5) 第４項に記載の集積回路に於て、前
記分圧器が入力電圧を入力するための第一入力と、前記
バイアス検出回路に結合された第二入力と、それに前記
バイアスノードに接続された出力とを有し；前記基板バ
イアス検出回路は、前記分圧器の前記第二入力に対し
て、前記基板ノードのバイアスが前記予め定められた電
圧を越えた際に、第一の論理レベルを出力し；そして、
前記分圧器はその第二入力に前記第一の論理状態を受信
すると、それに応じてコモン電位を出力することを特徴
とする前記集積回路。
記分圧器が入力電圧を入力するための第一入力と、前記
バイアス検出回路に結合された第二入力と、それに前記
バイアスノードに接続された出力とを有し；前記基板バ
イアス検出回路は、前記分圧器の前記第二入力に対し
て、前記基板ノードのバイアスが前記予め定められた電
圧を越えた際に、第一の論理レベルを出力し；そして、
前記分圧器はその第二入力に前記第一の論理状態を受信
すると、それに応じてコモン電位を出力することを特徴
とする前記集積回路。
【００４８】(6) 第１項に記載の集積回路に於て、前
記基板バイアス検出回路が：そのソースが前記基板ノー
ドに接続され、ドレインとゲートが駆動ノードに接続さ
れている第一トランジスタと；前記駆動回路ノードとバ
イアス電位との間に接続された第一負荷と；そのソース
がコモン電位に接続され、ゲートが前記駆動ノードに接
続され、ドレインを有する第二トランジスタと；それに
前記第二トランジスタのドレインと前記バイアス電位と
の間に接続された第二負荷とで構成され；前記第二トラ
ンジスタの前記ドレインが前記バイアス回路に接続され
ていることを特徴とする前記集積回路。
記基板バイアス検出回路が：そのソースが前記基板ノー
ドに接続され、ドレインとゲートが駆動ノードに接続さ
れている第一トランジスタと；前記駆動回路ノードとバ
イアス電位との間に接続された第一負荷と；そのソース
がコモン電位に接続され、ゲートが前記駆動ノードに接
続され、ドレインを有する第二トランジスタと；それに
前記第二トランジスタのドレインと前記バイアス電位と
の間に接続された第二負荷とで構成され；前記第二トラ
ンジスタの前記ドレインが前記バイアス回路に接続され
ていることを特徴とする前記集積回路。
【００４９】(7) 第６項に記載の集積回路に於て、前
記第一および第二トランジスタが異なる閾値電圧を有す
ることを特徴とする前記集積回路。
記第一および第二トランジスタが異なる閾値電圧を有す
ることを特徴とする前記集積回路。
【００５０】(8) 第７項に記載の集積回路に於て、前
記第一トランジスタの閾値が第二トランジスタの閾値電
圧よりも高いことを特徴とする前記集積回路。
記第一トランジスタの閾値が第二トランジスタの閾値電
圧よりも高いことを特徴とする前記集積回路。
【００５１】(9) 第６項に記載の集積回路に於て、前
記第二トランジスタのドレインが前記バイアス回路に反
転器によって接続されていることを特徴とする前記集積
回路。
記第二トランジスタのドレインが前記バイアス回路に反
転器によって接続されていることを特徴とする前記集積
回路。
【００５２】(10) 基板バイアス検出回路に於て：その
ソースが前記基板ノードに接続され、ドレインとゲート
が駆動ノードに接続されている第一トランジスタと；前
記駆動回路ノードとバイアス電位との間に接続された第
一負荷と；そのソースがコモン電位に接続され、ゲート
が前記駆動ノードに接続され、ドレインを有する第二ト
ランジスタと；それに前記第二トランジスタのドレイン
と前記バイアス電位との間に接続された第二負荷とで構
成されることを特徴とする前記基板バイアス検出回路。
ソースが前記基板ノードに接続され、ドレインとゲート
が駆動ノードに接続されている第一トランジスタと；前
記駆動回路ノードとバイアス電位との間に接続された第
一負荷と；そのソースがコモン電位に接続され、ゲート
が前記駆動ノードに接続され、ドレインを有する第二ト
ランジスタと；それに前記第二トランジスタのドレイン
と前記バイアス電位との間に接続された第二負荷とで構
成されることを特徴とする前記基板バイアス検出回路。
【００５３】(11) 第１０項に記載の検出回路に於て、
前記第一および第二トランジスタが異なる閾値電圧を有
することを特徴とする前記検出回路。
前記第一および第二トランジスタが異なる閾値電圧を有
することを特徴とする前記検出回路。
【００５４】(12) 第１１項に記載の検出回路に於て、
前記第一トランジスタの閾値が第二トランジスタの閾値
電圧よりも高いことを特徴とする前記検出回路。
前記第一トランジスタの閾値が第二トランジスタの閾値
電圧よりも高いことを特徴とする前記検出回路。
【００５５】(13) 第１０項に記載の検出回路に於て、
さらに：前記第二トランジスタのドレイン接続された、
バッファ回路を有することを特徴とする前記検出回路。
さらに：前記第二トランジスタのドレイン接続された、
バッファ回路を有することを特徴とする前記検出回路。
【００５６】(14) 第１３項に記載の検出回路に於て、
前記バッファ回路が反転器を有することを特徴とする前
記検出回路。
前記バッファ回路が反転器を有することを特徴とする前
記検出回路。
【００５７】(15) 第１０項に記載の検出回路に於て、
前記第一負荷がトランジスタで構成されていることを特
徴とする前記検出回路。
前記第一負荷がトランジスタで構成されていることを特
徴とする前記検出回路。
【００５８】(16) 第１０項に記載の検出回路に於て、
前記第二負荷がトランジスタで構成されていることを特
徴とする前記検出回路。
前記第二負荷がトランジスタで構成されていることを特
徴とする前記検出回路。
【００５９】(17) 第１０項に記載の検出回路に於て、
前記第一および第二トランジスタが第一導通型であり；
そして前記第一負荷装置が第二導通型トランジスタで構
成され、そのソース・ドレイン路が前記駆動ノードと前
記バイアス電位との間に接続され、前記第一トランジス
タが導通状態となるのに応じて、ソース・ドレイン路が
導通となるようにゲートが電位に結合されていることを
特徴とする前記検出回路。
前記第一および第二トランジスタが第一導通型であり；
そして前記第一負荷装置が第二導通型トランジスタで構
成され、そのソース・ドレイン路が前記駆動ノードと前
記バイアス電位との間に接続され、前記第一トランジス
タが導通状態となるのに応じて、ソース・ドレイン路が
導通となるようにゲートが電位に結合されていることを
特徴とする前記検出回路。
【００６０】(18) 第１０項に記載の検出回路に於て、
前記第一および第二トランジスタが第一導通型であり；
そして前記第二負荷装置が第二導通型トランジスタで構
成され、そのソース・ドレイン路が前記第二トランジス
タの前記ドレインと前記バイアス電位との間に接続さ
れ、そのゲートが前記第二トランジスタのゲートに結合
されていることを特徴とする前記検出回路。
前記第一および第二トランジスタが第一導通型であり；
そして前記第二負荷装置が第二導通型トランジスタで構
成され、そのソース・ドレイン路が前記第二トランジス
タの前記ドレインと前記バイアス電位との間に接続さ
れ、そのゲートが前記第二トランジスタのゲートに結合
されていることを特徴とする前記検出回路。
【００６１】(19) 基板バイアス検出回路であって：そ
のソースが基板電位に接続され、そのゲートおよびドレ
インが互いに接続されている第一ｎチャンネルＭＯＳト
ランジスタと；そのソースがコモン電位に接続され、そ
のゲートが前記第一ｎチャンネルＭＯＳトランジスタの
ドレインに接続されている第二ｎチャンネルＭＯＳトラ
ンジスタと；それぞれバイアス電位と前記第一および第
二ｎチャンネルＭＯＳトランジスタのドレインとに接続
されている第一および第二負荷とで構成されていること
を特徴とする前記基板バイアス検出回路。
のソースが基板電位に接続され、そのゲートおよびドレ
インが互いに接続されている第一ｎチャンネルＭＯＳト
ランジスタと；そのソースがコモン電位に接続され、そ
のゲートが前記第一ｎチャンネルＭＯＳトランジスタの
ドレインに接続されている第二ｎチャンネルＭＯＳトラ
ンジスタと；それぞれバイアス電位と前記第一および第
二ｎチャンネルＭＯＳトランジスタのドレインとに接続
されている第一および第二負荷とで構成されていること
を特徴とする前記基板バイアス検出回路。
【００６２】(20) 第１９項記載の検出回路に於て、前
記第一ｎチャンネルＭＯＳトランジスタの閾値電圧が前
記ｎチャンネルＭＯＳトランジスタの閾値電圧と異なる
ことを特徴とする前記検出回路。
記第一ｎチャンネルＭＯＳトランジスタの閾値電圧が前
記ｎチャンネルＭＯＳトランジスタの閾値電圧と異なる
ことを特徴とする前記検出回路。
【００６３】(21) 第２０項記載の検出回路に於て、前
記第一ｎチャンネルＭＯＳトランジスタの閾値電圧が前
記ｎチャンネルＭＯＳトランジスタの閾値電圧よりも高
いことを特徴とする前記検出回路。
記第一ｎチャンネルＭＯＳトランジスタの閾値電圧が前
記ｎチャンネルＭＯＳトランジスタの閾値電圧よりも高
いことを特徴とする前記検出回路。
【００６４】(22) 基板バイアス検出回路が開示されて
いる。回路は第一および第二トランジスタを有し、第一
トランジスタ２のソースは基板に接続され、第二トラン
ジスタ４のソースはコモン電位（すなわち接地電位）に
接続されている。第一トランジスタ２のゲートおよびド
レインは互いに接続されて、第二トランジスタ４のゲー
トに接続され、負荷装置６、８は第一および第二トラン
ジスタのトケレインと電源供給ノードからのバイアス電
位との間に接続されている。第一および第二トランジス
タの閾値電圧は互いに違っており、この違いに依って、
回路が応答しなければいけないコモン電位に対する基板
電圧が定められる。基板が第二トランジスタ４を導通さ
せるのに十分な電圧に到達すると、第二トランジスタ４
のドレインはコモン電位の方に引かれ、基板バイアスが
失われたことを示す。回路は集積回路の中に組み込まれ
るものとし、その場合基板バイアスが喪失した際に供給
電源電圧をその他の回路から切り離し、この様なその他
の回路内でラッチアップが発生する可能性を排除してい
る。
いる。回路は第一および第二トランジスタを有し、第一
トランジスタ２のソースは基板に接続され、第二トラン
ジスタ４のソースはコモン電位（すなわち接地電位）に
接続されている。第一トランジスタ２のゲートおよびド
レインは互いに接続されて、第二トランジスタ４のゲー
トに接続され、負荷装置６、８は第一および第二トラン
ジスタのトケレインと電源供給ノードからのバイアス電
位との間に接続されている。第一および第二トランジス
タの閾値電圧は互いに違っており、この違いに依って、
回路が応答しなければいけないコモン電位に対する基板
電圧が定められる。基板が第二トランジスタ４を導通さ
せるのに十分な電圧に到達すると、第二トランジスタ４
のドレインはコモン電位の方に引かれ、基板バイアスが
失われたことを示す。回路は集積回路の中に組み込まれ
るものとし、その場合基板バイアスが喪失した際に供給
電源電圧をその他の回路から切り離し、この様なその他
の回路内でラッチアップが発生する可能性を排除してい
る。
【図１】発明の提出された実施例に基づく基板バイアス
検出回路を図式的に示した電気回路図。
検出回路を図式的に示した電気回路図。
【図２】図１に示す回路の遷移特性。
【図３】図１の回路に応答する、集積回路用チップ登載
調節駆動装置をブロック的に示す電気回路図。
調節駆動装置をブロック的に示す電気回路図。
【図４】図２の装置で使用される電圧調整駆動回路の、
図式的に示した電気回路図。
図式的に示した電気回路図。
２，４，３２，４２，４４，４６……ｎチャンネルトラ
ンジスタ ６，８，３０，３８，３９，４８，４９，５０……ｐチ
ャンネルトランジスタ １０，１１，４０……反転器 ３６……不能化回路
ンジスタ ６，８，３０，３８，３９，４８，４９，５０……ｐチ
ャンネルトランジスタ １０，１１，４０……反転器 ３６……不能化回路
【手続補正書】
【提出日】平成４年６月２３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (1)
- 【請求項１】 集積回路であって：バイアスノードと基
板ノードとを有する機能回路と；電源供給端子からバイ
アスノードにバイアスをかけるためのバイアス回路と；
及び前記バイアス回路に接続され、前記基板ノードにお
けるバイアスが予め定められた電圧を越えた際に、これ
に応じて前記バイアスノードに於いてバイアスを不能化
するための、基板バイアス検出回路とで構成されている
ことを特徴とする前記集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47506190A | 1990-02-05 | 1990-02-05 | |
| US475061 | 1990-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169913A true JPH07169913A (ja) | 1995-07-04 |
| JP3258675B2 JP3258675B2 (ja) | 2002-02-18 |
Family
ID=23886095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01444491A Expired - Fee Related JP3258675B2 (ja) | 1990-02-05 | 1991-02-05 | 基板バイアス電圧検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0441201B1 (ja) |
| JP (1) | JP3258675B2 (ja) |
| KR (1) | KR100216435B1 (ja) |
| DE (1) | DE69119439T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154167B1 (ko) * | 1994-09-12 | 1998-10-15 | 김영환 | 백 바이어스 검출회로 |
| JPH09213073A (ja) * | 1996-02-06 | 1997-08-15 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288865A (en) * | 1980-02-06 | 1981-09-08 | Mostek Corporation | Low-power battery backup circuit for semiconductor memory |
| USRE32200E (en) * | 1980-11-03 | 1986-07-08 | Fairchild Semiconductor Corporation | MOS battery backup controller for microcomputer random access memory |
| JPS6238591A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型の半導体メモリ装置 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
-
1991
- 1991-01-25 DE DE69119439T patent/DE69119439T2/de not_active Expired - Fee Related
- 1991-01-25 EP EP91100961A patent/EP0441201B1/en not_active Expired - Lifetime
- 1991-02-05 JP JP01444491A patent/JP3258675B2/ja not_active Expired - Fee Related
- 1991-02-05 KR KR1019910001963A patent/KR100216435B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910015862A (ko) | 1991-09-30 |
| KR100216435B1 (ko) | 1999-08-16 |
| JP3258675B2 (ja) | 2002-02-18 |
| DE69119439T2 (de) | 1996-09-26 |
| EP0441201A3 (en) | 1992-04-15 |
| EP0441201B1 (en) | 1996-05-15 |
| EP0441201A2 (en) | 1991-08-14 |
| DE69119439D1 (de) | 1996-06-20 |
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