JPH07170162A - 可変インピーダンス遅延装置 - Google Patents

可変インピーダンス遅延装置

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JPH07170162A
JPH07170162A JP6179938A JP17993894A JPH07170162A JP H07170162 A JPH07170162 A JP H07170162A JP 6179938 A JP6179938 A JP 6179938A JP 17993894 A JP17993894 A JP 17993894A JP H07170162 A JPH07170162 A JP H07170162A
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transistor
delay
circuit
signal
global
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JP6179938A
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C Mcclure David
シー． マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

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Abstract

(57)【要約】 【目的】 分布された回路ブロックを有する集積回路装
置全体にわたりクリチカル信号の遅延又はパルス幅をグ
ローバルに調節する技術を提供する。 【構成】 本発明によれば、１つ又はそれ以上の遅延信
号の論理状態を適宜の値へ設定することによって、分布
された複数個の回路ブロックを有する集積回路全体にわ
たって複数個の電源遅延要素の抵抗値を変化させて集積
回路全体にわたり所望の遅延時間又はパルス幅の調節を
与えることが可能である。遅延信号を所望の論理状態へ
設定することは、テストパッドを強制的に所定の論理レ
ベルとさせるか、ヒューズを焼切るか、又はテストモー
ドへエンターする等の多様な方法によって達成すること
が可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置に
関するものであって、更に詳細には、集積回路装置にお
いて使用する可変インピーダンス電源遅延装置に関する
ものである。
【０００２】
【従来の技術】例えばメモリ装置等の集積回路装置の設
計、テスト及び製造にわたって、回路性能を決定する必
要が存在している。特に、回路デバッグ、速度最適化、
及び歩留まり最適化を行なう場合に、ある種の装置パラ
メータ及び対応するクリチカル即ち臨界的信号が評価さ
れねばならない。このようなクリチカル信号は、例え
ば、センスアンプタイミング、セットアップ時間及びホ
ールド時間、ライズタイム（上昇時間）及びフォール時
間（下降時間）等がある。クリチカル信号の評価は、し
ばしば、これらのクリチカル信号のタイミングを変化さ
せるためにクリチカル信号に対して遅延を導入させ次い
で回路がどのようにこのような遅延に対して応答するか
を測定することによって実施される。
【０００３】遅延の導入は、しばしば、遅延要素によっ
て制御される。クリチカル信号に対してグローバル遅延
を与えるために集積回路全体にわたって遅延要素を分散
させることがしばしば必要となる。何故ならば、クリチ
カル信号はチップ全体にわたって又は繰り返される回路
ブロック内において分散させることが可能だからであ
る。例えば、センスアンプタイミング遅延は、しばし
ば、各メモリブロック内に見出される。センスアンプタ
イミング遅延が８，１６，３２又はそれ以上の回路ブロ
ックへ導入させることは普通である。
【０００４】クリチカル信号タイミングにおいて遅延を
導入するために当該技術分野において現在幾つかの方法
が使用されている。クリチカル信号の遅延の調節は、実
験的なマスクを使用して達成することが可能であるが、
この方法はコスト高であり且つ時間がかかる。フォーカ
ストイオンビーム（ＦＩＢ）を使用して行なうことが可
能であるが、多数の回路ブロックを調節せねばならない
場合には、この方法は極めて時間がかかり、又エラーを
発生し且つコスト高となる。ＦＩＢは、繰り返し動作の
場合よりも、制限された位置において回路を調節するの
に最も適している。又、ＦＩＢはヒューズを焼切ること
によって調節を行なうことを可能とするものではなく、
従って、生産環境において理想的なものではない。更
に、各遅延回路内にヒューズを配置させることは大きな
レイアウト面積を必要とし、且つチップの中央ブロック
制御区域内におけるレイアウトを厄介なものとさせる。
【０００５】現在までのところ、クリチカルな集積回路
信号に対して遅延を導入する方法は分布された回路ブロ
ックの形態で集積回路全体にわたって遅延要素を配置さ
せることを必要としていた。集積回路全体にわたって遅
延要素を分布させることは、これらの遅延要素に対する
調節が複数個の位置においてなされねばならないことを
意味している。上述した如くこれを行なうために現在使
用されている方法は、時間がかかり、エラーを発生する
蓋然性があり高価であって生産用の装置には不向きなも
のである。
【０００６】
【発明が解決しようとする課題】本発明の目的とすると
ころは、分布された回路ブロックを有する集積回路装置
全体にわたって、クリチカル信号の遅延又はパルス幅を
グローバルに調節することを可能とする技術を提供する
ことである。本発明の別の目的とするところは、レイア
ウトが効率的であるような態様でこのような信号の遅延
を調節する技術を提供することである。本発明の更に別
の目的とするところは、集積回路の通常動作モードにと
って透明であるような態様でこのような信号の遅延を調
節する技術を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、１つ又
はそれ以上の遅延信号の論理状態を適宜の値に設定する
ことによって、分布型回路ブロックを有する集積回路全
体にわたっての複数個の電源遅延要素の抵抗値を修正し
て集積回路全体にわたって所望の遅延時間又はパルス幅
調節を与える。遅延信号を所望の論理状態へ設定するこ
とは、例えばテストパッドを強制的に所定の論理レベル
とさせるか、ヒューズを焼切るか、又はテストモードへ
エンターすること等の多様な態様によって実施すること
が可能である。
【０００８】
【実施例】設計、テスト及び製造の種々の段階において
信号又はパルス幅の評価をすることが可能であるよう
に、クリチカル集積回路信号のタイミングに遅延を導入
するか又はパルス幅を変化させることが可能であること
が必要である。従来、このことは、複数個の分布型回路
ブロック内に遅延要素を配置させることによって行なわ
れていた。然しながら、前述した如くこのようなアプロ
ーチには困難性が存在している。
【０００９】図１を参照すると、従来技術に基づいて集
積回路用のスイッチング要素内に一般的に使用されてい
る第一のタイプのインバータ１０が示されている。イン
バータ１０は、図示した如く、電源ＶCCへ接続されてい
るＰチャンネルトランジスタ１２と、電源ＶSSへ接続さ
れているＮチャンネルトランジスタ１４とを有してい
る。入力信号１６はインバータ１０によって反転され、
出力信号１８を発生する。インバータ１０は、例えばＮ
ＡＮＤゲート又はＮＯＲゲート等の多様なその他の論理
ゲートによって置換することが可能である。
【００１０】本発明によれば、インバータ１０を修正す
ることによって集積回路のスイッチング要素の電源のイ
ンピーダンス、即ち抵抗値を変調させ、その際に導入す
べき遅延の大きさを変調させることを可能としている。
図２を参照すると、図１のインバータ１０がインバータ
回路２０によって置換されており、インバータ回路２０
は、本発明の第一実施例に基づいて、電源ＶCC及びＶSS
のインピーダンスを変化させることを可能としている。
入力信号２２はインバータ回路２０によって反転されて
出力信号２４が発生される。インバータ回路２０の正電
圧部分においては、Ｐチャンネルトランジスタ３０がＰ
チャンネルトランジスタ２６と直列接続しており、トラ
ンジスタ３０のゲートはＶSS電源へ接続しており、トラ
ンジスタ２６及び３０はＶCC電源へ接続している。Ｐチ
ャンネルトランジスタ３２及びＰチャンネルトランジス
タ３４は互いに且つＰチャンネルトランジスタ３０に対
して並列接続している。インバータ回路２０の負電圧部
分においては、Ｎチャンネルトランジスタ３６がＮチャ
ンネルトランジスタ２８と直列接続しており、トランジ
スタ３６のゲートがＶCC電源へ接続しており、トランジ
スタ２８及び３６がＶSS電源へ接続している。Ｎチャン
ネルトランジスタ３８及び４０は互いに且つＮチャンネ
ルトランジスタ３６と並列接続している。トランジスタ
３０及び３６のゲートの各々はＶSS電源及びＶCC電源へ
接続する代わりに入力信号２２へ接続させることが可能
である。
【００１１】インバータ回路２０の正電圧部分におい
て、トランジスタ３２及び３４のゲートは夫々遅延信号
Ｐ１及びＰ２によって駆動され、それは正電圧方向にお
いて集積回路へ導入する遅延の大きさを決定する。トラ
ンジスタ３０，３２，３４の抵抗値は、遅延信号Ｐ１及
びＰ２の値が適宜選択された場合に、トランジスタ２６
と直列した合成抵抗値が該回路内に所望の遅延を発生さ
せるように選択されている。説明の便宜上、トランジス
タ３０の抵抗値がトランジスタ３２の抵抗値よりも大き
く、更にトランジスタ３２の抵抗値はトランジスタ３４
の抵抗値よりも大きいものと仮定する。遅延信号Ｐ１及
びＰ２の両方が論理低状態と等しい場合には、トランジ
スタ２６，３０，３２，３４はターンオンされ、且つト
ランジスタ２６と直列した合成抵抗値は互いに並列した
トランジスタ３０，３２，３４の抵抗値と等しい。Ｐ１
及びＰ２を論理高状態と等しくさせると、インバータ回
路２０に対して許容可能な最大の抵抗値が得られ、トラ
ンジスタ２６の抵抗値はトランジスタ３０の抵抗値と直
列接続される。従って、電源ＶCCのスイッチング回路へ
導入される遅延は対応して大きなものである。
【００１２】遅延信号Ｐ１及びＰ２の値を代えることに
よってインバータ回路２０内により長い遅延を導入する
ことが可能である。遅延信号Ｐ１が論理高状態と等しく
且つ遅延信号Ｐ２が論理低状態と等しい場合には、中間
の抵抗値を有するトランジスタ３２はターンオフされる
が、トランジスタ３０及び３４はいまだにオン状態であ
る。従って、トランジスタ２６と直列な合成抵抗値はト
ランジスタ３４の抵抗値と並列したトランジスタ３０の
抵抗値である。この合成抵抗値は、上述した如くＰ１及
びＰ２の両方が論理低状態にある場合に形成される抵抗
値よりも大きく、従って、より大きな遅延を発生させ
る。従って、遅延信号Ｐ１のみを論理高状態へ設定する
ことによって、遅延信号Ｐ１及びＰ２の両方が論理低状
態にある場合よりもより長い遅延を発生させることが可
能である。遅延信号Ｐ２を論理高状態に設定することに
よって更に別の遅延時間を得ることが可能であり、その
場合にはトランジスタ３４がターンオフされ、且つ遅延
信号Ｐ１を論理低状態へ設定する。トランジスタ２６と
直列した合成抵抗は、トランジスタ３２の抵抗と並列し
たトランジスタ３０の抵抗の値と等しい。
【００１３】上述した如く、正の電圧方向、即ちＶCC方
向において所望の遅延を発生させるために遅延信号Ｐ１
及びＰ２を適宜の論理レベルへ設定することが可能であ
る。遅延信号Ｎ１及びＮ２は同様の機能を有している
が、負の電圧方向、即ちＶSS方向におけるものである。
従って、遅延信号Ｎ１及びＮ２の各々は、負へ向かう電
圧方向において所望の遅延を発生させるために論理高状
態又は論理低状態へ設定させることが可能である。この
場合には、Ｎチャンネルトランジスタ２８と直列した所
望の合成抵抗が得られるようにトランジスタ３６，３
８，４０の抵抗を操作することによって所望の遅延が発
生される。
【００１４】遅延信号Ｐ１，Ｐ２，Ｎ１，Ｎ２の機能に
ついて上述した。本発明によれば、これらの遅延信号
は、集積回路全体にわたっての又は集積回路の複数個の
回路ブロックにわたってのグローバル遅延を得るために
使用することが可能である。換言すると、図２のインバ
ータ回路２０は、単に４つのグローバル遅延信号Ｐ１，
Ｐ２，Ｎ１，Ｎ２を操作することによって、集積回路装
置全体にわたって所望の遅延時間を得ることが可能であ
るように、グローバル遅延信号を共用する集積回路の複
数個の回路ブロックにおいて複製させることが可能であ
る。更に、トランジスタ３２及び３４と並列して更に付
加的なトランジスタを設けることによって更に大きな遅
延時間を得ることが可能である。このことは本発明にと
って特に望ましい特徴であり、何故ならば、チップ全体
にわたって遅延信号を所望の論理状態に設定させるため
に単一のヒューズを焼切るか、単一のテストパッドを強
制的に所定の論理レベルとさせるか、又はテストモード
へエンターすることを可能とするからである。
【００１５】図３を参照すると、従来技術に基づいて集
積回路のスイッチング回路において一般的に使用される
第二のタイプのインバータ回路５０が示されている。入
力信号５２はインバータ回路５０によって反転され、出
力信号５４が発生され、それは３個の直列したＰチャン
ネルトランジスタ５６，５８，６０及び３個の直列した
Ｎチャンネルトランジスタ６２，６４，６６から構成さ
れている。トランジスタ５６，５８，６０はＶCC即ち高
電圧状態へ直列接続されており、且つトランジスタ６
２，６４，６６はＶSS即ち低電圧状態へ直列接続されて
いる。本回路の遅延の大きさはこれらのトランジスタの
抵抗値によって決定される。例えば、正電圧方向即ちＶ
CC方向における遅延を仮定すると、その遅延は直列接続
されているトランジスタ５６，５８，６０の抵抗値によ
って決定される。同様に、負電圧方向即ちＶSS方向にお
ける遅延の場合には、遅延は直列接続されているトラン
ジスタ６２，６４，６６の抵抗値によって決定される。
【００１６】図４は本発明の第二の好適実施例に基づい
て構成されたインバータ回路７０を示しており、インバ
ータ回路７０によって使用される場合に、電源ＶCC及び
ＶSSのインピーダンスを変化させることを可能としてい
る。インバータ回路７０は図３のインバータ回路５０と
機能上類似しているが、付加的な回路が選択可能な遅延
を導入することを可能としている点が異なっている。イ
ンバータ回路７０が入力信号７２を反転させて出力信号
７４を発生する。Ｐチャンネルトランジスタ７６，７
８，８０が互いに直列接続されており且つＶSSへ接続さ
れている。
【００１７】正電圧方向において、遅延信号Ｐ１及びＰ
２へ夫々対応するトランジスタ８８及び９０は、回路７
０へ導入すべき正電圧遅延を選択的に選択することを可
能としている。遅延信号Ｐ１及びＰ２を論理低状態と等
しく設定すると、トランジスタ７６，７８，８０，８
８，９０がターンオンされ、正電圧方向において得るこ
との可能な最小の遅延を発生させる。この最小な遅延が
可能である理由は、Ｐ１を論理低状態へ設定することに
よってトランジスタ７６及び８８の抵抗値が並列接続さ
れて第一並列抵抗要素９６を形成し、Ｐ２を論理低状態
へ設定することによってトランジスタ９０の抵抗値をト
ランジスタ７８の抵抗値及び第一並列抵抗要素の直列接
続と並列接続させて第二並列抵抗要素９７が形成される
からである。従って、正電圧方向において見られる合成
抵抗値は第二並列抵抗要素９７の抵抗値と直列接続され
ているトランジスタ８０の抵抗値と等しい。トランジス
タ８８及び９０の幅対長さ比はトランジスタ７６，７
８，８０の幅対長さ比よりも２倍乃至４倍大きなものと
することが可能であり、従って合成抵抗は、トランジス
タ８８及び９０の抵抗値よりもトランジスタ７６，７
８，８０の抵抗値によって支配される。
【００１８】遅延信号Ｐ１及びＰ２を論理高状態へ設定
することによって、図４の回路７０に対して可能な最も
大きな正電圧遅延を実現することが可能である。遅延信
号Ｐ１及びＰ２の両方が論理高状態と等しい場合には、
トランジスタ８８及び９０がターンオフし、トランジス
タ７６，７８，８０のみがオン状態を維持する。従っ
て、その場合の遅延は、トランジスタ７８の抵抗値とト
ランジスタ８０の抵抗値と直列したトランジスタ７６の
抵抗値によって決定される。図２に示した場合とほぼ同
様に、遅延信号Ｐ１を論理高レベルへ設定し遅延信号Ｐ
２を論理低レベルへ設定するか、又はその逆の状態に設
定することによって中間の遅延時間を導入させることが
可能である。正電圧方向において更に大きな遅延分解能
が所望される場合には、トランジスタ７６，７８，８０
と直列してより多くの直列トランジスタを接続させるこ
とが可能である。
【００１９】遅延信号Ｎ１及びＮ２の論理状態を適宜設
定することによって負電圧方向における遅延を得ること
が可能である。遅延信号Ｎ１及びＮ２の値は、トランジ
スタ８２，８４，８６，９２，９４の抵抗値がどのよう
に遅延時間に影響を与えるかを決定する。遅延信号Ｎ１
及びＮ２を論理高状態へ設定すると、トランジスタ９２
及び９４がターンオンされ、且つ合成抵抗値は比較的小
さくなり、比較的小さな遅延時間を発生される。トラン
ジスタ９２の抵抗値と並列接続されているトランジスタ
８６の抵抗値は、第三並列抵抗要素９８を画定し、且つ
トランジスタ８４と第三並列抵抗要素９８との直列接続
と並列に接続されているトランジスタ９４の抵抗値は第
四並列抵抗要素９９を画定する。この場合には、負電圧
方向における合成抵抗値は、第四並列抵抗要素９９と直
列接続しているトランジスタ８２の抵抗値と等しい。最
も大きな遅延は遅延信号Ｎ１及びＮ２の各々を論理低状
態へ設定することによって得ることが可能であり、その
場合に、合成抵抗値は直列接続されたトランジスタ８
２，８４，８６の抵抗値と等しい。トランジスタ９２及
び９４の幅対長さ比は、トランジスタ８２，８４，８６
の幅対長さ比よりも２倍乃至４倍大きくすることが可能
であり、従って合成抵抗はトランジスタ９２及び９４の
抵抗値ではなくトランジスタ８２，８４，８６の抵抗値
によって支配される。
【００２０】図４に示した遅延信号Ｐ１，Ｐ２，Ｎ１，
Ｎ２の機能について上に説明した。本発明によれば、こ
れらの遅延信号は、集積回路全体にわたって又は集積回
路の複数個の回路ブロックにわたってのグローバル遅延
を得るために使用することが可能である。換言すると、
図４のインバータ回路７０は、単に４つのグローバル遅
延信号Ｐ１，Ｐ２，Ｎ１，Ｎ２を操作することによっ
て、集積回路装置全体にわたって所望の遅延時間を得る
ことが可能であるように、グローバル遅延信号を共用す
る集積回路の複数個の回路ブロックにおいて複製させる
ことが可能である。このことは本発明の極めて望ましい
特徴である。何故ならば、遅延信号を所望の論理状態に
設定させるために、単一のヒューズを焼切るか、単一の
テストパッドを強制的に所定の論理レベルとさせるか、
又はテストモードにエンターさせることを可能とするか
らである。
【００２１】このグローバル遅延時間の導入は、センス
アンプ及びエッジ遷移検知（ＥＴＤ）パルス用の遅延を
制御するために使用することが可能である。完全なる装
置の特性化及び装置最適化を可能とするためにＥＴＤパ
ルス幅を調節することが可能であることがしばしば重要
となる。従来技術に基づくＥＴＤ回路１００を図５に示
してある。ＥＴＤ回路１００は次のように動作する。即
ち、ゲート信号１０３又は１０５が夫々論理高状態に等
しいためにＮチャンネルトランジスタ１０２又は１０４
のいずれか１つが導通状態となると、ノード１１４が論
理低状態（ＶSS）へプルされ、且つインバータ１１０の
出力信号１１２も論理低状態へ移行する。Ｐチャンネル
トランジスタ１０６がターンオンされ、且つインバータ
１０８の入力を与えるノード１１４は対応して論理高状
態へプルされる。ノード１１４が十分に高い論理状態へ
プルアップされると、出力信号１１２は論理高状態へ移
行し且つトランジスタ１０６がターンオフする。
【００２２】本発明はＥＴＤパルス幅を調節するために
使用することが可能である。図６のＥＴＤ回路１２０
は、本発明の第三実施例に基づいて、ＥＴＤパルス幅を
決定するために調節可能な遅延ブロック１３０を使用し
ている。調節可能な遅延ブロック１３０は図２又は図４
のいずれかに示したインバータ回路と類似しているが、
例えばＮＡＮＤ又はＮＯＲ論理機能等のその他の論理機
能を実行する回路によって置換することが可能である。
図２又は図４における如く、調節可能な遅延ブロック１
３０は、図２及び４に示したＰ１及びＰ２等の複数個の
遅延信号を有することが可能であり、それらは正電圧方
向において所望の遅延時間を発生させるために設定する
ことが可能である。
【００２３】複数個のＮチャンネルトランジスタ１２
２，１２４が互いに並列接続されており且つＶSSへ接続
されている。勿論、トランジスタ１２２及び１２４と並
列して付加的にＮチャンネルトランジスタを配置させる
ことが可能である。ゲート信号１２３又は１２５が論理
高状態と等しくなるためにトランジスタ１２２又は１２
４の少なくとも一方が導通状態となると、ノード１３６
は論理低状態（ＶSS）へプルされ、且つインバータ１２
８の出力信号１３４は論理高状態へ移行する。調節可能
な遅延ブロック１３０によって決定される遅延時間の後
に、Ｐチャンネルトランジスタ１２６がターンオンさ
れ、インバータ１２８の入力信号を与えるノード１３６
は論理高状態へプルアップされる。ノード１３６が十分
に高い論理状態へプルアップされると、出力信号１３４
は論理低状態へ移行し、調節可能な遅延ブロック１３０
の出力信号１３１は論理高状態へ移行し、且つトランジ
スタ１２６はターンオフする。
【００２４】次に、図７を参照すると、ＥＴＤ回路１４
０へ遅延を導入するための本発明に基づく第四実施例が
示されている。図７は図６のＥＴＤ回路１２６と類似し
ているが、主要な差異は図７におけるＥＴＤ回路１４０
へ遅延を導入するためにパスゲート１５２及び１５４を
使用している点である。遅延信号１５８はＰチャンネル
トランジスタ１４６のゲートと直列接続されている抵抗
値を決定し、従って導入される遅延を決定する。
【００２５】複数個のＮチャンネルトランジスタ１４
２，１４４等が互いに並列接続されており且つＶSSへ接
続している。勿論、トランジスタ１４２及び１４４と並
列して付加的にＮチャンネルトランジスタを配置させる
ことが可能である。ゲート信号１４３又は１４５が論理
高状態に等しいためにトランジスタ１４２又は１４４の
うちの少なくとも１つが導通状態となると、ノード１６
４は論理低状態（ＶSS）へプルされ、且つインバータ１
５０の出力信号１６２は論理低状態へ移行する。パスゲ
ート１５４の抵抗値と並列したパスゲート１５２の抵抗
値に依存する遅延の後に、遅延信号１５８が論理高状態
と等しい場合には、Ｐチャンネルトランジスタ１４６が
ターンオンする。トランジスタ１４６がターンオンされ
る結果として、インバータ１４８の入力信号を与えるノ
ード１６４が論理高状態へプルアップされる。ノード１
６４が充分に高い論理状態へプルアップされると、トラ
ンジスタ１４６はターンオフする。
【００２６】遅延信号１５８は、パスゲート１５２及び
パスゲート１５４の抵抗値がどのようにＥＴＤ回路１４
０へ導入される遅延に影響を与えるかを決定する。遅延
信号１５８が論理高状態と等しい場合には、パスゲート
１５４がターンオンし、そのことはＰチャンネルトラン
ジスタ１４６のゲートと直列な合成抵抗がパスゲート１
５４の抵抗値と平行なパスゲート１５２の抵抗値と等し
いことを意味している。この抵抗値はパスゲート１５２
及び１５４の両方をオンさせ且つ互いに並列接続させる
ことによって低下されるので、その合成遅延は、パスゲ
ート１５４がオン状態とならなかった場合よりも対応的
により短くなる。従って、遅延信号１５８が論理低状態
と等しい場合には、パスゲート１５４がターンオフさ
れ、従ってＰチャンネルトランジスタ１４６のゲートと
直列な抵抗値はパスゲート１５２の抵抗値と等しい。合
成抵抗は遅延信号１５８が論理低状態と等しい場合に一
層高いので、ＥＴＤ回路４０へ導入される遅延も一層高
い。
【００２７】図６の遅延信号Ｐ１及びＰ２及び図７の遅
延信号１５８の機能について上に説明した。本発明によ
れば、これらの遅延信号は、集積回路全体にわたって又
は集積回路の複数個の回路ブロックにわたって、グロー
バル遅延を得るため又はパルス幅を制御するために使用
することが可能である。換言すると、図６のＥＴＤ回路
１２０又は図７のＥＴＤ回路１４０は、適宜のグローバ
ル遅延信号を単に操作することによって、集積回路装置
全体にわたって所望の遅延時間を得ることが可能である
ように、集積回路の複数個の回路ブロックにおいて複製
させることが可能である。このことは、本発明の極めて
望ましい特徴である。何故ならば、そのことは、遅延信
号を所望の論理状態へ設定させるために、単一のヒュー
ズを焼切るか、単一のテストパッドを強制的に所定の論
理レベルとさせるか、又はテストモードにエンターする
ことを可能とし、且つその遅延信号に接続された全ての
遅延要素が影響を受けるからである。
【００２８】上述した如く、集積回路全体にわたって調
節可能な遅延又はパルス幅をグローバルに導入するため
の本発明の４つの実施例については詳細に説明した。こ
れらの実施例は、遅延信号を適宜の論理レベルへ設定す
るために、単一のヒューズを焼切るか、単一のテストパ
ッドを強制的に所定の状態とさせるか、又はテストモー
ドにエンターすることを可能としている。前述した如
く、ウエハテスト期間中にテストパッドを強制的に所定
のレベルとさせ、且つ装置のテスト期間中にテストモー
ドへエンターすることが重要であるように、装置を生産
するための集積回路へ所望の遅延を導入するためにヒュ
ーズを焼切ることが可能であることが重要である。更
に、本発明は、本発明が使用されている集積回路の通常
の動作に何等影響を与えるものではない。
【００２９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づく集積回路のスイッチング要
素において一般的に使用されている第一のタイプのイン
バータを示した概略図。
【図２】 本発明の第一実施例に基づいて構成されてお
り電源遅延要素のインピーダンスを変更させることを可
能としたインバータ回路を示した概略図。
【図３】 従来技術に基づく集積回路のスイッチング要
素において一般的に使用されている第二のタイプのイン
バータを示した概略図。
【図４】 本発明の第二実施例に基づいて構成されてお
り電源遅延要素のインピーダンスを変更させることを可
能としたインバータ回路を示した概略図。
【図５】 従来技術に基づくＥＴＤ回路を示した概略
図。
【図６】 本発明の第三実施例に基づいて構成されてお
りＥＴＤパルス幅を決定するために調節可能な遅延ブロ
ックを使用したＥＴＤ回路を示した概略図。
【図７】 本発明の第四実施例に基づいて構成されてお
りＥＴＤパルス幅を決定するためにパスゲート回路を使
用したＥＴＤ回路を示した概略図。
【符号の説明】
２０ インバータ回路 ２２ 入力信号 ２４ 出力信号 ２６，３０，３２，３４ Ｐチャンネルトランジスタ ２８，３６，３８，４０ Ｎチャンネルトランジスタ ＶCC 正電源 ＶSS 負電源 Ｐ１，Ｐ２，Ｎ１，Ｎ２ 遅延信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 5/04

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 集積回路へ選択的に遅延を導入する回路
    において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタとを有しており、前記第一
    トランジスタ及び第二トランジスタは直列接続されてお
    り、且つ前記第二トランジスタ及び第三トランジスタは
    並列接続されており、 供給電圧が前記第一トランジスタ及び第二トランジスタ
    と直列接続しており、 前記第三トランジスタのゲートへグローバル遅延信号が
    接続され、その場合に前記グローバル遅延信号が第一論
    理状態に等しい場合には、前記第三トランジスタが導通
    状態となって第一遅延時間を画定し、且つ前記グローバ
    ル遅延信号が第二論理状態と等しい場合には、前記第三
    トランジスタは導通状態とならず第二遅延時間を画定す
    る、 ことを特徴とする回路。
  2. 【請求項２】 請求項１において、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタがＰチャンネ
    ルトランジスタであり、且つ前記供給電圧がＶCCである
    ことを特徴とする回路。
  3. 【請求項３】 請求項１において、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタがＮチャンネ
    ルトランジスタであり、且つ前記供給電圧がＶSSである
    ことを特徴とする回路。
  4. 【請求項４】 請求項１において、前記論理要素が集積
    回路全体にわたり複数個の回路ブロック内に位置してい
    ることを特徴とする回路。
  5. 【請求項５】 集積回路へ選択的に遅延を導入する回路
    において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタと、第四トランジスタとを
    有しており、前記第一トランジスタ及び第二トランジス
    タは直列接続しており、前記第三トランジスタは前記第
    二トランジスタと並列接続しており、前記第四トランジ
    スタは前記第三トランジスタ及び第二トランジスタと並
    列接続しており、 供給電圧が前記第一トランジスタ及び第二トランジスタ
    と直列接続しており、 第一グローバル遅延信号が前記第三トランジスタのゲー
    トへ接続され且つ第二グローバル遅延信号が前記第四ト
    ランジスタのゲートへ接続され、その場合に前記第一グ
    ローバル遅延信号及び第二グローバル遅延信号が第一論
    理状態と等しい場合には、前記第三トランジスタ及び第
    四トランジスタが導通状態となって第一遅延時間を画定
    し、且つ前記第一グローバル遅延信号及び第二グローバ
    ル遅延信号が第二論理状態と等しい場合には、前記第三
    トランジスタ及び第四トランジスタが導通状態とならず
    に第二遅延時間を画定し、且つ前記第一グローバル遅延
    信号が第一論理状態と等しく且つ前記第二グローバル遅
    延信号が第二論理状態と等しい場合には、前記第三トラ
    ンジスタが導通状態となり且つ前記第四トランジスタが
    導通状態とならずに第三遅延時間を画定し、且つ前記第
    一グローバル遅延信号が第二論理状態と等しく且つ前記
    第二グローバル遅延信号が第一論理状態と等しい場合に
    は、前記第三トランジスタが導通状態とはならず且つ前
    記第四トランジスタが導通状態となって第四遅延時間を
    画定する、 ことを特徴とする回路。
  6. 【請求項６】 請求項５において、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタ、第四トラン
    ジスタがＰチャンネルトランジスタであり且つ供給電圧
    がＶCCであることを特徴とする回路。
  7. 【請求項７】 請求項５において、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタ、第四トラン
    ジスタがＮチャンネルトランジスタであり且つ前記供給
    電圧がＶSSであることを特徴とする回路。
  8. 【請求項８】 請求項５において、前記論理要素が集積
    回路全体にわたって複数個の回路ブロック内に位置され
    ていることを特徴とする回路。
  9. 【請求項９】 集積回路へ選択的に遅延を導入する回路
    において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタと、第四トランジスタと、
    第五トランジスタと、第六トランジスタとを有してお
    り、前記第一トランジスタ及び第二トランジスタは直列
    接続しており且つ前記第四トランジスタ及び第五トラン
    ジスタは直列接続しており、前記第二トランジスタ及び
    第三トランジスタは並列接続しており、且つ前記第五ト
    ランジスタ及び第六トランジスタは並列接続しており、 第一電源電圧が前記第一トランジスタ及び第二トランジ
    スタと直列接続しており、 第二電源電圧が前記第四トランジスタ及び第五トランジ
    スタと直列接続しており、 第一グローバル遅延信号が前記第三トランジスタのゲー
    トへ接続され、その場合に前記第一グローバル遅延信号
    が第一論理状態と等しい場合には、前記第三トランジス
    タが導通状態となって前記第一電源電圧の方向において
    第一遅延時間を画定し、且つ前記第一グローバル遅延信
    号が第二論理状態と等しい場合には、前記第三トランジ
    スタが導通状態とならずに前記第一電源電圧の方向にお
    いて第二遅延時間を画定し、 第二グローバル遅延信号が前記第六トランジスタのゲー
    トへ接続され、その場合に前記第二グローバル遅延信号
    が第一論理状態と等しい場合には、前記第六トランジス
    タが導通状態となって前記第二電源電圧の方向において
    第三遅延時間を画定し、且つ前記第二グローバル遅延信
    号が第二論理状態と等しい場合には、前記第六トランジ
    スタが導通状態とはならずに前記第二電源電圧の方向に
    おいて第四遅延時間を画定する、 ことを特徴とする回路。
  10. 【請求項１０】 請求項９において、前記第一トランジ
    スタ、第二トランジスタ、第三トランジスタがＰチャン
    ネルトランジスタであり、前記第一電源電圧がＶCCであ
    り、前記第四トランジスタ、第五トランジスタ、第六ト
    ランジスタがＮチャンネルトランジスタであり且つ前記
    第二電源電圧がＶSSであることを特徴とする回路。
  11. 【請求項１１】 請求項９において、前記第一トランジ
    スタ、第二トランジスタ、第三トランジスタがＮチャン
    ネルトランジスタであり、前記第一電源電圧がＶSSであ
    り、前記第四トランジスタ、第五トランジスタ、第六ト
    ランジスタがＰチャンネルトランジスタであり、且つ前
    記第二電源電圧がＶCCであることを特徴とする回路。
  12. 【請求項１２】 請求項９において、前記論理要素が集
    積回路全体にわたって複数個の回路ブロック内に位置さ
    れていることを特徴とする回路。
  13. 【請求項１３】 集積回路へ選択的に遅延を導入する回
    路において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタと、第四トランジスタと、
    第五トランジスタとを有しており、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタは直列接続し
    ており、前記第三トランジスタは前記第四トランジスタ
    と並列接続されて第一並列抵抗要素を画定しており、前
    記第五トランジスタは前記第一並列抵抗要素及び前記第
    二トランジスタの直列接続と並列接続されて第二並列抵
    抗要素を画定しており、 供給電圧が前記第一トランジスタ、第二トランジスタ、
    第三トランジスタと直列接続しており、 第一グローバル遅延信号が前記第四トランジスタのゲー
    トへ接続され且つ第二グローバル遅延信号が前記第五ト
    ランジスタのゲートへ接続され、その場合に前記第一グ
    ローバル遅延信号及び第二グローバル遅延信号が第一論
    理状態と等しい場合には、前記第四トランジスタ及び第
    五トランジスタが導通状態となって第一遅延時間を画定
    し、且つ前記第一グローバル遅延信号及び第二グローバ
    ル遅延信号が第二論理状態と等しい場合には、前記第四
    トランジスタ及び第五トランジスタが導通状態とはなら
    ずに第二遅延時間を画定し、且つ前記第一グローバル遅
    延信号が第一論理状態と等しく且つ前記第二グローバル
    遅延信号が第二論理状態と等しい場合には、前記第四ト
    ランジスタが導通状態となって第三遅延時間を画定し、
    且つ前記第一グローバル遅延信号が第二論理状態と等し
    く且つ前記第二グローバル遅延信号が第一論理状態と等
    しい場合には、前記第五トランジスタが導通状態となっ
    て第四遅延時間を画定する、 ことを特徴とする回路。
  14. 【請求項１４】 請求項１３において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第四ト
    ランジスタ、第五トランジスタがＰチャンネルトランジ
    スタであり、前記供給電圧がＶCCであることを特徴とす
    る回路。
  15. 【請求項１５】 請求項１３において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第四ト
    ランジスタ、第五トランジスタがＮチャンネルトランジ
    スタであり、前記電源電圧がＶSSであることを特徴とす
    る回路。
  16. 【請求項１６】 請求項１３において、前記論理要素が
    集積回路全体にわたって複数個の回路ブロック内に位置
    されていることを特徴とする回路。
  17. 【請求項１７】 集積回路のエッジ遷移検知（ＥＴＤ）
    回路へ選択的に遅延を導入する遅延回路において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタとを有しており、前記第一
    トランジスタ及び第二トランジスタが直列接続してお
    り、前記第二トランジスタ及び第三トランジスタが並列
    接続しており、 供給電圧が前記第一トランジスタ及び第二トランジスタ
    と直列接続しており、 グローバル遅延信号が前記第三トランジスタのゲートへ
    接続され、その場合に前記グローバル遅延信号が第一論
    理状態と等しい場合には、前記第三トランジスタが導通
    状態となって第一遅延時間を画定し、且つ前記グローバ
    ル遅延信号が第二論理状態と等しい場合には、前記第三
    トランジスタが導通状態とはならずに第二遅延時間を画
    定する、 ことを特徴とする遅延回路。
  18. 【請求項１８】 請求項１７において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタがＰチャ
    ンネルトランジスタであり、前記供給電圧がＶCCである
    ことを特徴とする遅延回路。
  19. 【請求項１９】 請求項１７において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタがＮチャ
    ンネルトランジスタであり、前記供給電圧がＶSSである
    ことを特徴とする遅延回路。
  20. 【請求項２０】 請求項１７において、前記論理要素が
    集積回路全体にわたり複数個の回路ブロック内に位置さ
    れていることを特徴とする遅延回路。
  21. 【請求項２１】 集積回路のエッジ遷移検知（ＥＴＤ）
    回路へ選択的に遅延を導入する遅延回路において、 複数個の論理要素が設けられており、各論理要素は入力
    信号と、出力信号と、第一トランジスタと、第二トラン
    ジスタと、第三トランジスタと、第四トランジスタと、
    第五トランジスタとを有しており、前記第一トランジス
    タ、第二トランジスタ、第三トランジスタが直列接続し
    ており、前記第三トランジスタが前記第四トランジスタ
    と並列接続されて第一並列抵抗要素を画定しており、前
    記第五トランジスタが前記第一並列抵抗要素及び前記第
    二トランジスタの直列接続と並列接続して第二並列抵抗
    要素を画定しており、 供給電圧が前記第一トランジスタ、第二トランジスタ、
    第三トランジスタと直列接続しており、 第一グローバル遅延信号が前記第四トランジスタのゲー
    トへ接続され且つ第二グローバル遅延信号が前記第五ト
    ランジスタのゲートへ接続され、その場合に前記第一グ
    ローバル遅延信号及び第二グローバル遅延信号が第一論
    理状態と等しい場合には、前記第四トランジスタ及び第
    五トランジスタが導通状態となって第一遅延時間を画定
    し、前記第一グローバル遅延信号及び第二グローバル遅
    延信号が第二論理状態に等しい場合には、前記第四トラ
    ンジスタ及び第五トランジスタが導通状態とはならずに
    第二遅延時間を画定し、前記第一グローバル遅延信号が
    第一論理状態と等しく且つ前記第二グローバル遅延信号
    が第二論理状態と等しい場合には、前記第四トランジス
    タが導通状態となって第三遅延時間を画定し、且つ前記
    第一グローバル遅延信号が第二論理状態と等しく且つ前
    記第二グローバル遅延信号が第一論理状態と等しい場合
    には、前記第五トランジスタが導通状態となって第四遅
    延時間を画定する、 ことを特徴とする遅延回路。
  22. 【請求項２２】 請求項２１において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第四ト
    ランジスタ、第五トランジスタがＰチャンネルトランジ
    スタであり、前記供給電圧がＶCCであることを特徴とす
    る遅延回路。
  23. 【請求項２３】 請求項２１において、前記第一トラン
    ジスタ、第二トランジスタ、第三トランジスタ、第四ト
    ランジスタ、第五トランジスタがＮチャンネルトランジ
    スタであり、前記供給電圧がＶSSであることを特徴とす
    る遅延回路。
  24. 【請求項２４】 請求項２１において、前記論理要素が
    集積回路全体にわたって複数個の回路ブロック内に位置
    されていることを特徴とする遅延回路。
  25. 【請求項２５】 集積回路のエッジ遷移検知（ＥＴＤ）
    回路へ選択的に遅延を導入する遅延回路において、 第一抵抗要素が設けられており、 前記第一抵抗要素と並列接続して第二抵抗要素が設けら
    れおり、 グローバル遅延信号が前記第二抵抗要素へ接続され、そ
    の場合に第一論理状態に設定される場合には、それは前
    記第二抵抗要素の抵抗値と並列な前記第一抵抗要素の抵
    抗値に等しい第一遅延時間を導入し、且つ第二論理状態
    に設定されている場合には、それは前記第一抵抗要素の
    抵抗値に等しい第二遅延時間を導入する、 ことを特徴とする遅延回路。
  26. 【請求項２６】 請求項２５において、前記第一抵抗要
    素及び第二抵抗要素がパスゲートであることを特徴とす
    る遅延回路。
  27. 【請求項２７】 請求項２５において、前記第一論理レ
    ベルがＶCCであり、且つ前記第二論理レベルがＶSSであ
    ることを特徴とする遅延回路。
  28. 【請求項２８】 請求項２５において、前記第一論理レ
    ベルがＶSSであり、且つ前記第二論理レベルがＶCCであ
    ることを特徴とする遅延回路。
JP6179938A 1993-07-30 1994-08-01 可変インピーダンス遅延装置 Pending JPH07170162A (ja)

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