JPH07176684A

JPH07176684A - 半導体装置

Info

Publication number: JPH07176684A
Application number: JP5344437A
Authority: JP
Inventors: Yasuhiko Hirashiro; 靖彦平城; Shuji Inoue; 修二井上; Mamoru Onda; 護御田; Toyohiko Kumakura; 豊彦熊倉; Takaharu Yonemoto; 隆治米本
Original assignee: INTERU JAPAN KK; Hitachi Cable Ltd
Current assignee: INTERU JAPAN KK; Hitachi Cable Ltd
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】複数個の半導体チップを搭載してもそれほど
大型化されず、高速伝送が可能でコスト的にも安価な半
導体装置を提供することにある。【構成】スルーホールによって接続される接合パター
ンを、第１および第２の面に有するインターポーザー
と、インターポーザーの接合パターンに接続される入出
力部を有するスティフナーベースとを有するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個の半導体チップ
を立体的に搭載した構造の半導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置として、例えば、基板
上に複数の半導体チップを平面的に配列したものがあ
り、マルチチップパッケージ（ＭＣＰ）、ハイブリッド
ＩＣ、マルチチップモジュール（ＭＣＭ）等がこれに相
当する。この中で、ＭＣＰは基板の周囲に配線構造を設
け、基板の中央に配置された複数の半導体チップを配線
構造の一端に接続し、配線構造の他端を外部回路へ接続
される外部ピンに接続した構成を有し、必要に応じて外
部ピンの反対側に放熱構造を有している。このＭＣＰに
よると、回路デバイスの高密度化およびユニット化が図
れ、これを使用するシステムの組立の容易性および構成
の簡素化に寄与している。

【０００３】

【発明が解決しようとする課題】しかし、複数個の半導
体チップを搭載した従来の半導体装置においては、以下
のような問題がある。

【０００４】（１）パッケージの形状が大きくなる。複
数個の半導体チップを平面的に配置するために、パッケ
ージの占有面積が大きくなり、実装用のプリント基板が
大型化する。

【０００５】（２）配線長が長くなる。複数個の半導体
チップを平面的に配置するために、接続のための配線長
が長くなり、抵抗値が増える。また、インダクタンス、
キャパシタンスも共に増えるために伝送の遅延時間が大
きくなり、高速伝送が困難になる。

【０００６】（３）パッケージの重量が重くなる。パッ
ケージは一般にモールドにより樹脂等で固められるため
に、上記（１）により形状が大きくなると重量も重くな
り、軽量化に限界がある。このようなパッケージを組み
込んだコンピュータ等のシステムの重量も重くなる。

【０００７】（４）放熱性が悪くなる。一般にモールド
により樹脂等で固められたものは熱絶縁され、放熱構造
を設けても十分な放熱性が得られない。従って、本発明
の目的は、複数個の半導体チップを搭載してもそれほど
大型化されず、高速伝送が可能で軽量化および良放熱性
が図れるとともにトータルコスト的にも安価な構造の半
導体装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は複数個の半導体
チップを搭載してもそれほど大型化されず、高速伝送が
可能で軽量化および良放熱性が図れるとともにトータル
コスト的にも安価とするため、スルーホールによって接
続される接合パターンを、第１および第２の面に有する
インターポーザーと、インターポーザーの接合パターン
に接続される入出力部を有するスティフナーベースとを
有する半導体装置を提供する。

【０００９】本発明において、第１の半導体チップと第
２の半導体チップの搭載方法（素子接続方法）は、ワイ
ヤボンディング法あるいはギャングボンディング法（Ｔ
ＡＢテープキャリアを用いた方法）であることができ
る。

【００１０】

【作用】本発明によると、第１および第２の面に接合パ
ターンを有するインターポーザーは実装用プリント基板
の一部をパッケージ内に取り込んでおり、第１および第
２の面に搭載される半導体チップが接合パターンを介し
てスティフナーベースの入出力部と接続され、更に外部
回路と接続されるので実装用のプリント基板がコンパク
トに形成される。

【００１１】〔実施例１〕以下、本発明の実施例につい
て図面を参照しながら詳細に説明する。図１は本発明の
一実施例を示す半導体装置の斜視図であり、放熱キャッ
プ４を有し、底部にバンプ１４が設けられた本体基板部
１（モールド封止されている）を示す。

【００１２】図２はその構造分解図である。図２に示す
ように、本体基板部１はインターポーザー１２とスティ
フナーベース１３より構成される。

【００１３】インターポーザー１２は、１２５μｍ厚さ
のユーピレックス（商標）と称するポリイミド樹脂をベ
ースフィルムとし、その表裏にポリイミド系の接着剤に
よって銅箔を貼り合わせた両面ＣＣＬ（Ｃｏｐｐｅｒ
ＣｌａｄＬａｍｉｎａｔｅｓ）によって回路パターン
が形成されている。

【００１４】インターポーザー１２の表面側には、１２
５μｍ厚さのポリイミドフィルムよりなるベースフィル
ム７にＩ／Ｏチップ５を搭載し、３００ピンの端子を持
つ引き出し端子８を設けたテープキャリアパッケージ
（ＴＣＰ）２が取り付けられ、裏面には、ＴＣＰ２と同
様の構成でＣＰＵチップ６を搭載し、３００ピンの端子
を持つ引き出し端子８Ａを設けたＴＣＰ３が取り付けら
れる。

【００１５】このＴＣＰ２およびＴＣＰ３の表面は、図
示されないポッティングレジンによってコーティングさ
れており、Ｉ／Ｏチップ５およびＣＰＵチップ６はＴＡ
Ｂ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）
方法によって前述した端子８，８Ａが引き出されてい
る。更に、このＩ／Ｏチップ５およびＣＰＵチップ６に
は、放熱性を高めるために放熱キャップ４が取り付けら
れている。

【００１６】放熱キャップ４は、チップの放熱に応じて
形状を設定すれば良く、例えば、放熱性を重視しないキ
ャッシュメモリー等のチップの場合は省略するか、小型
のものを選択することができる。

【００１７】インターポーザー１２は、その中央領域に
所定の間隔で規定配列される複数のスルーホール１１が
前述した回路パターンに応じて設けられている。それぞ
れのスルーホール１１の内径部には後述するランド層１
１Ａが形成されている。

【００１８】スルーホール１１が規定配列された領域の
外端には、４方向全周にわたって等ピッチで配列される
接合パターン１７，１７Ａ（裏側；図示せず）を有す
る。

【００１９】また、インターポーザー１２の外縁部近傍
には、等間隔で配置された所定の数の引き出し用スルー
ホール１１Ｂを有し、接合パターン１７に接続される外
部伝送線路１９をこのスルーホール１１Ｂに結線し、裏
面に引き出している。

【００２０】図３は、本発明の半導体装置の断面図を示
し、Ｉ／Ｏチップ５およびＣＰＵチップ６の引き出し端
子８，８Ａは、接合部１５，１５Ａにおいて接合パター
ン１７，１７Ａに接合されている。

【００２１】接合部１５，１５Ａは、例えば、インター
ポーザー１２の側に錫バンプメッキを形成し、ＴＣＰ
２，３の引き出し端子８，８Ａ側には金メッキを施し、
両者を当接させて加熱処理を行う、いわゆるＡｕ−Ｓｎ
共晶接合法により接合されている。

【００２２】接合パターン１７，１７Ａには、スルーホ
ール１１側に内部伝送線路２０，２０Ａ（裏側）が接続
されており、この内部伝送線路２０，２０ＡによってＩ
／Ｏチップ５およびＣＰＵチップ６の引き出し端子８，
８Ａが結線される。また、接合パターン１７，１７Ａに
は外部伝送線路１９，１９Ａが連続的に設けられてい
る。

【００２３】インターポーザー１２のＣＰＵチップ６側
の外縁には、スルーホール１０，１０Ａを有し、０．８
mm厚さのガラス繊維補強ポリイミド基板（両面銅箔１８
μｍ付）より形成されたスティフナーベース１３が取り
付けられている。

【００２４】Ｉ／Ｏチップ５側の外部伝送線路１９は、
インターポーザー１２の外縁において、スルーホール１
１Ｂを介してスティフナーベース１３側に引き出されて
おり、更に接合部２１を介してスルーホール１０の下端
に設けられる基板実装用のバンプ１４に接続されてい
る。

【００２５】ＣＰＵチップ６の引き出し端子８Ａに接続
された外部伝送線路１９Ａは、同様に接合部２１Ａを介
してスルーホール１０Ａの下端に設けられる基板実装用
のバンプ１４Ａに接続されている。これらバンプ１４，
１４Ａは、プリントサーキットボード（ＰＣＢ）２２の
端子１８に位置するように設けられる。

【００２６】接合部２１，２１Ａは、前述した接合部１
５，１５Ａと同様に、例えば、スティフナーベース１３
側に金メッキを形成しておき、インターポーザー１２の
外部伝送線路１９のパターンには錫メッキバンプを施
し、両者を当接させて加熱処理を行う、いわゆるＡｕ−
Ｓｎ共晶接合法により接合されている。

【００２７】図４は、内部伝送線路２０，２０Ａの引き
回しを示し、図中、Ｉ／Ｏチップ５側の接合パターン１
７を実線で、ＣＰＵチップ６側の接合パターン１７Ａを
点線で示している。接合パターン１７Ａの部分の直上に
も接合パターン１７を有するが、説明上省略してある。
実線はＩ／Ｏチップ５側を、点線はＣＰＵチップ６側を
通っていることを示している。

【００２８】表側のＩ／Ｏチップ５と裏側のＣＰＵチッ
プ６とを結線する必要のある本数は、搭載するＬＳＩチ
ップの組み合わせによって異なるが、全端子数の、例え
ば、３０％とすると、例えば、３００ピンの場合、９０
本が内部伝送線路２０による引き回しとなり、また、残
り７０％の２１０本はＩ／Ｏチップ５の引き出し端子８
から信号が入出力する。

【００２９】インターポーザー１２上で配線が直交する
場合には、スルーホール１１を介して配線を裏面に回
す。スルーホール１１の内径部には銅箔からなるランド
層１１Ａを有し、スルーホール１１の表側に内部伝送線
路２０を接続し、内部伝送線路２０Ａとして裏側に引き
出すことにより短絡が生じないようにする。直交する内
部伝送線路２０，２０Ａが多い場合には、その都度最近
傍のスルーホール１１を用いて短絡を防ぐ。

【００３０】直交する内部伝送線路２０，２０Ａの少な
い組み合わせのＬＳＩチップの配線では、スルーホール
１１を用いる機会は少なくて済むが、直交する内部伝送
線路２０，２０Ａが多いときは多くのスルーホール１１
が必要となる。このような場合には、スルーホール１１
の位置と数とを予め設定してインターポーザー１２に設
けることが好ましい。

【００３１】また、表側と裏側の配線の電気的な干渉に
基づくインダクタンスが出来る限り小さくなるように内
部伝送線路２０，２０Ａの配線経路を設定することが好
ましい。これは、使用するスルーホール１１の数が同一
伝送線路上で多くなるにつれて配線抵抗が増し、伝送遅
延や伝送不良の原因となるからであり、表裏のチップの
取付け方向、およびルートの改善等を行いながら最適な
経路を決定する。

【００３２】スルーホール１１には、それぞれ番地が附
されており、各配線の組合せ毎に何番地のスルーホール
１１を用いたかが別表に登録される。また配線の線長も
同一表（図示せず）に記載されており、その値により全
配線抵抗が最終的に計算される。

【００３３】また内部伝送線路２０，２０Ａの組合せで
インダクタンス干渉が大きくなるような場合には、例え
ば、スルーホール１１の回りにベタ状の導電パターン
（図示せず）を広く設け、それを最近傍のグランド端子
（図示せず）に接続するなどの処置をとる。

【００３４】このような電気的な諸元のデータベース
は、各結線での電気的な判断が即可能なように整理され
る。後でパッケージ完成後に電気的な動作チェックを行
う際の参考データとして活用して、伝送波形、立ち上が
りパルス、遅延時間、および発生ノイズ等の動作測定デ
ータと照合して、更に優れたパッケージの開発に役立て
る。

【００３５】以下、本発明の半導体装置の製造過程を説
明する。まず、ポリイミドフィルムをベースフィルム７
とするＴＡＢテープキャリアを作り、Ｉ／Ｏチップ５と
ＣＰＵチップ６をそれぞれ接続した後にポッティングレ
ジンによってチップ表面をコーティングすることによ
り、ＴＣＰ２および３を作成する。

【００３６】次に、両面に回路パターンと、スルーホー
ル１１、１１Ｂを有するインターポーザー１２を作成す
る。

【００３７】次に、インターポーザー１２のＴＣＰ接続
部とスティフナー接続部にフィルム部の部分錫メッキを
７μｍ厚さ施し、ＴＣＰ側に１μｍ厚さの金メッキを施
して、ＴＣＰ２，３の引き出し端子８とインターポーザ
ー１２の接合パターン１７の位置合わせを行った後、加
熱ツールを当接してＡｕ／Ｓｎの接合を行う。一方のチ
ップの接合が完了した後に他方のチップを同様の方法で
接合する。

【００３８】次に、ガラス繊維補強ポリイミド基板より
スルーホール１０，１０Ａを有するスティフナーベース
１３を作成する。

【００３９】次に、接合部２１，２１Ａに相当するステ
ィフナーベース１３の部分に１．０μｍの金メッキを行
い、インターポーザー１２とスティフナーベース１３と
を位置合わせしてＡｕ−Ｓｎ接合を行う。組立完成後、
エポキシ系の液状レジンを用いてポッティング封止す
る。

【００４０】〔実施例２〕実施例１において、スティフ
ナーベースを接合する前にバンプ１４，１４Ａを形成さ
せた。

【００４１】バンプの形成方法は、バンプ形成領域以外
にメッキレジストをスクリーン印刷法により印刷し、硫
酸銅の高速メッキ法により２００μｍ高さで０．５mm径
のバンプを形成した。バンプの数は全部で４００個であ
る。

【００４２】〔実施例３〕実施例２において、銅バンプ
の代わりに半田ペースト印刷法によりＳｎ６０％−Ｐｂ
の共晶半田バンプを形成した。半田バンプの高さは０．
４mmとした。

【００４３】〔実施例４〕実施例１において、表側のＬ
ＳＩチップをキャッシュメモリー２個とした。この場
合、キャッシュメモリーもＴＣＰ形状とした。

【００４４】〔実施例５〕実施例１において、スルーホ
ール１０，１０Ａにコバールにより別に作成した金メッ
キピンを挿入し、ＰＧＡ型の実装パッケージとした。

【００４５】〔実施例６〕実施例１において、表側のＩ
／Ｏチップと、裏側のＣＰＵチップの両面に対してチッ
プと同一外径で、０．５mm厚さの銅片をエポキシ系の接
着剤により貼付けた。

【００４６】〔実施例７〕図５は、ベースフィルムを介
さずにＩ／Ｏチップ５およびＣＰＵチップ６が両面に搭
載されるインターポーザー１２と、インターポーザー１
２の両面の外縁に設けられるスティフナーベース１３と
を有し、ポッティングレジン２５によってチップコーテ
ィングを施したＦｌｉｐＴＡＢ方式のＴＣＰを備えた
半導体装置３１を示している。

【００４７】図６(A) は、実施例１で作成したフィルム
ラミネートタイプのＴＣＰを有する半導体装置３０であ
り、図６(B) は、実施例７で作成したＦｌｉｐＴＡＢ
方式のＴＣＰを有する半導体装置３１である。半導体装
置３１のサイズは、半導体装置３０が３２mm角となるの
に対し２０mmと小型に形成されている。

【００４８】〔実施例８〕図７は、片面にＩ／Ｏチップ
５が搭載されるチップボード２４Ａと、このチップボー
ド２４Ａを搭載するスペースイングユニット２３を介
し、ＣＰＵチップ６が搭載されるチップボード２４Ｂと
を有する半導体装置３２を示している。

【００４９】この構造によると、Ｉ／Ｏチップ５および
ＣＰＵチップ６をチップボード２４Ａおよびチップボー
ド２４Ｂの片面に搭載するために、インターポーザーの
両面に半導体チップを搭載する実施例１，７と比較して
チップ間の接合が容易であり、また、一方の半導体チッ
プの接合不良により一体化されたパッケージの機能を損
なうという問題が解消できる。

【００５０】〔実施例９〕実施例１において、半導体装
置の構造を実施例８のスペースイングユニット型の形状
にした。チップオンボードには、実施例１のインターポ
ーザー１２と同じ１２５μｍ厚さのポリイミド基板を用
いた。また、チップオンボードとスペースイングユニッ
トの接合は同様にＡｕ−Ｓｎ接合法により行った。

【００５１】〔実施例１０〕図８は、実施例１における
フィルムラミネートタイプのＴＣＰを有する半導体装置
３０を８セット、立体的に積み重ねて高さ１０mmに作成
したモジュール２６を示す。

【００５２】半導体装置１個当たりの全高は、０．４mm
厚さのチップ２個およびインターポーザーの厚さ０．１
５mm ＋空間０．２に設計されており、合計１．１５mm
である。従って、８セット重ねの高さは９．２mmとなっ
た。このモジュール２６の最上部に０．８mmの銅板より
なる台座３３を取り付けた。

【００５３】半導体装置を積み上げてモジュール型にす
ると放熱性が低下する。積層化された半導体装置の最上
部に設けられる台座３３は、モジュールの放熱特性を改
善する放熱フィンの取付台座として使用される。即ち、
この上部にアルミダイキャスト製の放熱フィンを、様々
な形状で要求される放熱特性に応じて取り付ける。

【００５４】〔実施例１１〕図９は、実施例７における
ＦｌｉｐＴＡＢ方式の半導体装置３１を、実施例１０
と同様に８セット積み重ねて作成したモジュール２７を
示す。この形状によるとモジュール２７の外径を２０mm
角と小さくできた。また、放熱用の台座３３は実施例１
０と同様に取り付けた。

【００５５】上述した構成により本発明の半導体装置を
作成した場合のサイズと重量を表１に示す。

【表１】表１に示されるように、本発明の半導体装置は、例え
ば、システムアップ等に数多く必要とされるキャッシュ
メモリー、標準ロジック等をパッケージ内に多数設けて
も外形をコンパクトに形成することができる。

【００５６】このように、半導体装置を立体的に積み重
ねてモジュール化することにより、各インターポーザー
に搭載される半導体チップ間の接続を簡潔な構成とする
ことができ、更に、電源、グランド配線等をすべて共通
配線でまかなうことによって、半導体チップ１個分の引
き出し端子でＰＣＢへ実装することができる。

【００５７】例えば、８個のパッケージを積み重ねてモ
ジュールを構成した場合、モジュール内の結線長はわず
か１０mm〜２０mmとなり、通常のプラスチックパッケー
ジの配線長の約１／１０となる。

【００５８】また、モジュールの内で半導体チップ間の
配線がすべてまかなえるために、配線抵抗が小さくなる
とともにノイズレベルが低減し、高速伝送が可能にな
る。また、プリント基板がコンパクトに形成されること
により軽量化が図られ、コスト的にも安価で作成するこ
とができる。

【００５９】〔実施例１２〕実施例１１のモジュール構
造において、８セット積み重ねた最上段にパッケージの
温度感知センサーチップを組み込んだ。

【００６０】温度感知センサーはシリコンダイオードの
ＰＮ接合素子およびシリコントランジスタのＰＮＰ接合
素子の両方を組み込んだもので、テストの結果、ＰＮ接
合素子は−５０℃〜１００℃の範囲で温度と順方向電圧
が直線関係を示し、また、ＰＮＰ接合素子は−５０℃〜
２５０℃の範囲で直線性を示した。

【００６１】モジュール構造の場合、積み重ねの中間部
におけるチップの放熱性が特に悪くなるためにＳＲＡＭ
等のメモリー素子を搭載したデータバンク的な使い方を
するが、それでも高速でデータのキャッチングおよびフ
ェッチングを行うと温度が上昇し、保護回路が必要とな
る。

【００６２】本実施例によれば、温度感知センサーの組
み込みにより、モジュールの温度が７５℃に達した時点
で電源電圧の低電圧への切替えや一時休止等の指令をシ
ステム的に行うことができる。

【００６３】〔実施例１３〕実施例７のＦｌｉｐＴＡ
Ｂ構造の半導体装置において、半導体素子とインターポ
ーザーの接続にＴＡＢを用いず、ＣＣＢ（Ｃｏｎｔｒｏ
ｌｌｅｄＣｏｌａｐｓｅＢｏｎｄｉｎｇ）法を用い
た。

【００６４】図１０は、ＣＣＢ法によりチップの下面に
半田バンプ３２をめっき法によって形成した半導体装置
の断面構造を示す。半田バンプ３２はインターポーザー
１２のパターンと接続されている。

【００６５】この半導体装置によれば、チップの外周部
分に接続端子が無いために外形をより小さくすることが
できる。また、チップの下面全体を端子面とすることが
できるために、将来の多ピン化に向けてより高機能化で
きる構造であるといえる。

【００６６】半田バンプの組成は６０％Ｐｂ−４０％Ｓ
ｎとした。即ち、リフロー面実装において、ＣＣＢの半
田の過度の溶解を防ぐためである（リフロー面実装半田
の組成は通常６０％Ｐｂ−４０％Ｓｎである）。

【００６７】半田バンプの形成方法としては、チップ下
面にめっきレジストを形成後、半田の部分めっき（電気
めっき）を行い、その後めっきレジストを剥離してリフ
ローさせ球形のボール状とした。一方、インターポーザ
ー側には上記半田バンプに対応する位置にエッチングに
より精度良くパターンを形成し、このパターン上にチッ
プを搭載後、赤外線加熱炉を通して半田パターンの溶融
接合を完了した。

【００６８】

【発明の効果】以上説明した通り、本発明の半導体装置
によると、スルーホールによって接続される接合パター
ンを、第１および第２の面に有するインターポーザー
と、インターポーザーの接合パターンに接続される入出
力部を有するスティフナーベースとを有するようにした
ため、複数個の半導体チップを搭載してもそれほど大型
化されず、高速伝送が可能でコスト的にも安価に作成す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体装置の斜視図で
ある。

【図２】図１に示した半導体装置の分解構造図である。

【図３】図１に示した半導体装置の断面図である。

【図４】インターポーザー１２に搭載される半導体チッ
プの結線を示す説明図である。

【図５】本発明の他の実施例を示す断面図である。

【図６】(A) はフィルムラミネートタイプのＴＣＰを示
す斜視図であり、(B) はＦｌｉｐＴＡＢ方式のＴＣＰ
を示す斜視図である。

【図７】本発明の他の実施例を示す説明図である。

【図８】本発明の半導体装置３０を８セット、立体的に
積み重ねて作成したモジュール２６の斜視図である。

【図９】本発明の半導体装置３１を８セット、立体的に
積み重ねて作成したモジュール２７の斜視図である。

【図１０】本発明の他の実施例を示す断面図である。

【符号の説明】

１本体基板部２ＴＣＰ
（表側）３ＴＣＰ（裏側）４放熱キ
ャップ５Ｉ／Ｏチップ６ＣＰＵ
チップ７ベースフィルム８，８Ａ引
き出し端子１０，１０Ａ，１１，１１Ｂスルーホール１１Ａランド層１２インタ
ーポーザー１３スティフナーベース１４，１４Ａ
バンプ１５，１５Ａ接合部１７，１７Ａ
接合パターン１８端子１９外部伝
送線路２０，２０Ａ内部伝送線路２１，２１Ａ
接合部２２ＰＣＢ２３スペー
スイングユニット２４Ａ，２４Ｂチップオンボード２５ポッテ
ィングレジン２６，２７モジュール３０，３１
半導体装置３２バンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者御田護茨城県日立市助川町３丁目１番１号日立電線株式会社電線工場内 (72)発明者熊倉豊彦茨城県日立市助川町３丁目１番１号日立電線株式会社電線工場内 (72)発明者米本隆治茨城県土浦市木田余町3550番地日立電線株式会社システムマテリアル研究所内

Claims

【特許請求の範囲】

【請求項１】スルーホールによって接続される回路パ
ターンを、第１および第２の面に有するインターポーザ
ーと、前記インターポーザーの前記回路パターンに接続される
入出力部を有するスティフナーベースとを備え、前記インターポーザーの前記第１および第２の面に、第
１および第２の半導体チップを搭載して前記回路パター
ンに接続し、前記スティフナーベースの前記入出力部を
外部回路に接続して構成されることを特徴とする半導体
装置。
【請求項２】前記回路パターンは、前記半導体チップ
の端子に接続される接合パターンと、前記スルーホール
と前記接合パターンを接続する内部伝送パターンと、前
記スティフナーベースの前記入出力部に接続されたスル
ーホールと、前記接合パターンを接続する外部伝送パタ
ーンより構成される請求項第１項記載の半導体装置。
【請求項３】前記半導体チップは、ワイヤボンディン
グあるいはＴＡＢ法によって前記インターポーザーへ搭
載される請求項第１項記載の半導体装置。
【請求項４】前記スティフナーベースの端子の引き出
しがバンプあるいはピンである請求項第１項記載の半導
体装置。
【請求項５】前記インターポーザーと前記スティフナ
ーベースとの接続はＡｕ−Ｓｎ接合法である請求項第１
項記載の半導体装置。
【請求項６】前記スルーホールは、その配列を予め規
定されている請求項第１項記載の半導体装置。
【請求項７】前記インターポーザーは、両面に前記半
導体チップを搭載するか、あるいは別々にボードに取り
付けて、別に設けたインターポーザーにより上下間の前
記半導体チップを連結する構成の請求項第１項記載の半
導体装置。
【請求項８】前記インターポーザーと前記スティフナ
ーベースの組み合わせは、上方向に立体的に積み上げら
れることによりモジュール構造を成す請求項第１項記載
の半導体装置。
【請求項９】前記半導体チップは、液体レジンにより
ポッティング封止されている請求項第１項記載の半導体
装置。
【請求項１０】前記半導体チップは、その裏側に放熱
板、および放熱板取付用の台を有する請求項第１項記載
の半導体装置。
【請求項１１】前記回路パターンを接続するスルーホ
ールは番地を有する請求項第１項記載の半導体装置。