JPH07181921A - 同期タイミング回路 - Google Patents
同期タイミング回路Info
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- JPH07181921A JPH07181921A JP32358193A JP32358193A JPH07181921A JP H07181921 A JPH07181921 A JP H07181921A JP 32358193 A JP32358193 A JP 32358193A JP 32358193 A JP32358193 A JP 32358193A JP H07181921 A JPH07181921 A JP H07181921A
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Abstract
(57)【要約】
【目的】液晶表示装置において、複数の規格の複合映像
信号対応の画面をを画面の中心を揃えて表示する。 【構成】第２の規格対応の複合映像信号の垂直同期信号
Ｖ２に遅延時間ＤＬを与える第１の遅延回路６１と、水
平同期信号Ｈ２に遅延時間ＤＣを与える遅延回路６２と
を備える。
信号対応の画面をを画面の中心を揃えて表示する。 【構成】第２の規格対応の複合映像信号の垂直同期信号
Ｖ２に遅延時間ＤＬを与える第１の遅延回路６１と、水
平同期信号Ｈ２に遅延時間ＤＣを与える遅延回路６２と
を備える。
Description
【０００１】
【産業上の利用分野】本発明は同期タイミング回路に関
し、特に複数の規格の複合映像信号を表示する液晶表示
装置用の同期タイミング回路に関する。
し、特に複数の規格の複合映像信号を表示する液晶表示
装置用の同期タイミング回路に関する。
【０００２】
【従来の技術】液晶等を用いたドットマトリクス型表示
装置は、低電圧駆動性を有し小型平面構造であるため省
スペースおよび低消費電力などの特長を有し、コンピュ
ータなどのディスプレイとしての用途が急速に増大して
いる。
装置は、低電圧駆動性を有し小型平面構造であるため省
スペースおよび低消費電力などの特長を有し、コンピュ
ータなどのディスプレイとしての用途が急速に増大して
いる。
【０００３】この種のドットマトリクス型表示装置は、
水平方向のドット数が表示対象の映像信号の１水平走査
期間の有効クロック数に等しく、垂直方向のドット数が
上記映像信号の１垂直走査期間の有効水平走査線数に等
しい。したがって、水平および垂直同期信号を含む複合
映像信号の有効表示データ部分を表示部全体に漏れなく
表示させるためには、上記水平および垂直同期信号の各
々のパルス幅やこれら同期信号のパルス後縁から上記有
効表示データ期間前縁までのバックポーチ期間を厳密に
規定する必要がある。
水平方向のドット数が表示対象の映像信号の１水平走査
期間の有効クロック数に等しく、垂直方向のドット数が
上記映像信号の１垂直走査期間の有効水平走査線数に等
しい。したがって、水平および垂直同期信号を含む複合
映像信号の有効表示データ部分を表示部全体に漏れなく
表示させるためには、上記水平および垂直同期信号の各
々のパルス幅やこれら同期信号のパルス後縁から上記有
効表示データ期間前縁までのバックポーチ期間を厳密に
規定する必要がある。
【０００４】横６４０ドット、縦４８０ドットの画素か
ら成るパーソナルコンピュータのディスプレイ用の複合
映像信号の規格の第１の例（以下第１の規格）を垂直走
査および水平走査の各々のタイムチャートで示す図４，
図５を参照すると、垂直同期信号Ｖの１走査期間すなわ
ち１垂直走査期間（以下１Ｖ）ＬＮ１は水平同期信号Ｈ
の５２５走査期間すなわち１水平走査期間を１Ｈとする
と５２５Ｈから成り、この１Ｖ中の上記有効表示データ
期間ＬＤ１は４８０Ｈに相当する。また、垂直同期信号
Ｖのパルス幅ＶＳ１は２Ｈに、垂直同期信号Ｖの後縁か
らデータ信号Ｄの有効表示データ期間ＬＤ１の前縁まで
の垂直バックポーチ期間ＶＢ１は３２Ｈにそれぞれ相当
する。
ら成るパーソナルコンピュータのディスプレイ用の複合
映像信号の規格の第１の例（以下第１の規格）を垂直走
査および水平走査の各々のタイムチャートで示す図４，
図５を参照すると、垂直同期信号Ｖの１走査期間すなわ
ち１垂直走査期間（以下１Ｖ）ＬＮ１は水平同期信号Ｈ
の５２５走査期間すなわち１水平走査期間を１Ｈとする
と５２５Ｈから成り、この１Ｖ中の上記有効表示データ
期間ＬＤ１は４８０Ｈに相当する。また、垂直同期信号
Ｖのパルス幅ＶＳ１は２Ｈに、垂直同期信号Ｖの後縁か
らデータ信号Ｄの有効表示データ期間ＬＤ１の前縁まで
の垂直バックポーチ期間ＶＢ１は３２Ｈにそれぞれ相当
する。
【０００５】図５をさらに参照すると、１水平走査期間
（１Ｈ）ＣＬ１はクロック信号ＣＰの８００周期分すな
わち８００クロックに、１Ｈ中の有効データ期間ＣＤ１
は６４０クロックに、水平同期信号Ｈのパルス幅ＨＳ１
は９６クロックに、および水平同期信号Ｈの後縁からデ
ータ信号Ｄの有効データ期間ＣＤ１の前縁までの水平バ
ックポーチ期間ＨＢ１は４８クロックにそれぞれ相当す
る。
（１Ｈ）ＣＬ１はクロック信号ＣＰの８００周期分すな
わち８００クロックに、１Ｈ中の有効データ期間ＣＤ１
は６４０クロックに、水平同期信号Ｈのパルス幅ＨＳ１
は９６クロックに、および水平同期信号Ｈの後縁からデ
ータ信号Ｄの有効データ期間ＣＤ１の前縁までの水平バ
ックポーチ期間ＨＢ１は４８クロックにそれぞれ相当す
る。
【０００６】上述した第１の規格の複合映像信号を表示
できる液晶表示装置の一例をブロックで示す図６を参照
すると、この液晶表示装置は、横方向ドット数Ｍ１が６
４０，縦方向ドット数Ｎ１が４８０すなわち４８０行６
８０列のマトリクス状に配列された画素群の各々を構成
する薄膜トランジスタと液晶とから成る液晶パネル５
と、水平および垂直同期信号Ｈ，Ｖとクロック信号ＣＰ
とデータ信号Ｄとの供給を受け垂直スタート信号ＳＶと
垂直クロック信号ＣＶと水平スタート信号ＳＨと水平ク
ロック信号ＣＨとラッチパルスＬＰとをそれぞれ生成・
供給する同期タイミング回路１と、画素行対応のシフト
レジスタを有し垂直スタート信号ＳＶと垂直クロック信
号ＣＶとの供給を受け液晶パネル５の垂直方向の走査を
行う垂直ドライバ回路３と、それぞれ画素列対応のシフ
トレジスタを有し水平スタート信号ＳＨと水平クロック
信号ＣＨとラッチパルスＬＰとの供給を受け液晶パネル
５の水平方向の走査を行う上下の水平ドライバ回路３，
４とを備える。
できる液晶表示装置の一例をブロックで示す図６を参照
すると、この液晶表示装置は、横方向ドット数Ｍ１が６
４０，縦方向ドット数Ｎ１が４８０すなわち４８０行６
８０列のマトリクス状に配列された画素群の各々を構成
する薄膜トランジスタと液晶とから成る液晶パネル５
と、水平および垂直同期信号Ｈ，Ｖとクロック信号ＣＰ
とデータ信号Ｄとの供給を受け垂直スタート信号ＳＶと
垂直クロック信号ＣＶと水平スタート信号ＳＨと水平ク
ロック信号ＣＨとラッチパルスＬＰとをそれぞれ生成・
供給する同期タイミング回路１と、画素行対応のシフト
レジスタを有し垂直スタート信号ＳＶと垂直クロック信
号ＣＶとの供給を受け液晶パネル５の垂直方向の走査を
行う垂直ドライバ回路３と、それぞれ画素列対応のシフ
トレジスタを有し水平スタート信号ＳＨと水平クロック
信号ＣＨとラッチパルスＬＰとの供給を受け液晶パネル
５の水平方向の走査を行う上下の水平ドライバ回路３，
４とを備える。
【０００７】動作について説明すると、同期タイミング
回路１は、それぞれ図４，図５に示したタイミングを有
する水平および垂直同期信号Ｈ，Ｖとクロック信号ＣＰ
とデータ信号Ｄとの供給を受け、垂直ドライバ回路２に
垂直スタート信号ＳＶと垂直クロック信号ＣＶとを、水
平ドライバ回路３，４の各々に水平スタート信号ＳＨと
水平クロック信号ＣＨとラッチパルスＬＰとをそれぞれ
生成・供給する。垂直ドライバ回路２は、垂直スタート
信号ＳＶと垂直クロック信号ＣＶとの供給に応答して内
部のシフトレジスタが動作し、４８０行の画素行を順次
走査する。これら垂直スタート信号ＳＶと垂直クロック
信号ＣＶのタイミングは、垂直同期信号Ｖのパルス幅Ｓ
Ｖ１とバックポーチ期間ＶＢ１と水平同期信号Ｈおよび
データ信号Ｄの有効表示データ期間ＬＤ１との時間関係
にそれぞれ対応し、液晶パネル５において画像が上下方
向にずれることなく一致するように表示されるように決
定される。
回路１は、それぞれ図４，図５に示したタイミングを有
する水平および垂直同期信号Ｈ，Ｖとクロック信号ＣＰ
とデータ信号Ｄとの供給を受け、垂直ドライバ回路２に
垂直スタート信号ＳＶと垂直クロック信号ＣＶとを、水
平ドライバ回路３，４の各々に水平スタート信号ＳＨと
水平クロック信号ＣＨとラッチパルスＬＰとをそれぞれ
生成・供給する。垂直ドライバ回路２は、垂直スタート
信号ＳＶと垂直クロック信号ＣＶとの供給に応答して内
部のシフトレジスタが動作し、４８０行の画素行を順次
走査する。これら垂直スタート信号ＳＶと垂直クロック
信号ＣＶのタイミングは、垂直同期信号Ｖのパルス幅Ｓ
Ｖ１とバックポーチ期間ＶＢ１と水平同期信号Ｈおよび
データ信号Ｄの有効表示データ期間ＬＤ１との時間関係
にそれぞれ対応し、液晶パネル５において画像が上下方
向にずれることなく一致するように表示されるように決
定される。
【０００８】一方、水平ドライバ回路３，４の各々は、
水平スタート信号ＳＨと水平クロック信号ＣＨとラッチ
パルスＬＰとの供給に応答して内部のシフトレジスタが
動作し、垂直ドライバ回路２の順次走査に対応して１Ｈ
対応の６４０列の画素列を順次走査する。これら水平ス
タート信号ＳＨと水平クロック信号ＣＨとラッチパルス
ＬＰのタイミングは、水平同期信号Ｈのパルス幅ＳＨ１
とバックポーチ期間ＨＢ１とクロック信号ＣＰおよびデ
ータ信号Ｄの有効表示データ期間ＣＤ１との時間関係に
それぞれ対応し、液晶パネル５において画像が左右方向
にずれることなく一致するように表示されるように決定
される。
水平スタート信号ＳＨと水平クロック信号ＣＨとラッチ
パルスＬＰとの供給に応答して内部のシフトレジスタが
動作し、垂直ドライバ回路２の順次走査に対応して１Ｈ
対応の６４０列の画素列を順次走査する。これら水平ス
タート信号ＳＨと水平クロック信号ＣＨとラッチパルス
ＬＰのタイミングは、水平同期信号Ｈのパルス幅ＳＨ１
とバックポーチ期間ＨＢ１とクロック信号ＣＰおよびデ
ータ信号Ｄの有効表示データ期間ＣＤ１との時間関係に
それぞれ対応し、液晶パネル５において画像が左右方向
にずれることなく一致するように表示されるように決定
される。
【０００９】次に、パーソナルコンピュータのディスプ
レイ用の第２の規格の例として、横６４０ドット、縦４
００ドットの画素から成る複合映像信号の規格があり、
この第２の規格は、１垂直走査期間（１Ｖ）ＬＮ２は４
４０Ｈから成り、この１Ｖ中の上記有効表示データ期間
ＬＤ２は４００Ｈに相当する。また、垂直同期信号Ｖの
パルス幅ＶＳ２は８Ｈに、バックポーチ期間ＶＢ２は２
６Ｈにそれぞれ相当する。また、１水平走査期間（１
Ｈ）ＣＬ２は８４８クロックに、１Ｈ中の有効データ期
間ＣＤ２は６４０クロックに、水平同期信号Ｈのパルス
幅ＨＳ２は６４クロックに、およびバックポーチ期間Ｈ
Ｂ２は８０クロックにそれぞれ相当する。
レイ用の第２の規格の例として、横６４０ドット、縦４
００ドットの画素から成る複合映像信号の規格があり、
この第２の規格は、１垂直走査期間（１Ｖ）ＬＮ２は４
４０Ｈから成り、この１Ｖ中の上記有効表示データ期間
ＬＤ２は４００Ｈに相当する。また、垂直同期信号Ｖの
パルス幅ＶＳ２は８Ｈに、バックポーチ期間ＶＢ２は２
６Ｈにそれぞれ相当する。また、１水平走査期間（１
Ｈ）ＣＬ２は８４８クロックに、１Ｈ中の有効データ期
間ＣＤ２は６４０クロックに、水平同期信号Ｈのパルス
幅ＨＳ２は６４クロックに、およびバックポーチ期間Ｈ
Ｂ２は８０クロックにそれぞれ相当する。
【００１０】この第２の規格の複合映像信号をそのま
ま、第１の規格対応の液晶表示装置で表示すると、表示
画面全体がが液晶パネル表示面の上方に偏るとともに、
垂直ブランキング期間後の次の垂直走査対応の画面の上
側の部分が下方に表示されてしまい、極めて見苦しい。
ま、第１の規格対応の液晶表示装置で表示すると、表示
画面全体がが液晶パネル表示面の上方に偏るとともに、
垂直ブランキング期間後の次の垂直走査対応の画面の上
側の部分が下方に表示されてしまい、極めて見苦しい。
【００１１】また、第３の規格の例として、横７２０ド
ット、縦４８０ドットの画素から成る複合映像信号の規
格があり、この第３の規格の水平走査関連については、
１水平走査期間（１Ｈ）ＣＬ３は９００クロックに、１
Ｈ中の有効データ期間ＣＤ３は７２０クロックに、水平
同期信号Ｈのパルス幅ＨＳ３は２０クロックに、および
バックポーチ期間ＨＢ３は３０クロックにそれぞれ相当
する。
ット、縦４８０ドットの画素から成る複合映像信号の規
格があり、この第３の規格の水平走査関連については、
１水平走査期間（１Ｈ）ＣＬ３は９００クロックに、１
Ｈ中の有効データ期間ＣＤ３は７２０クロックに、水平
同期信号Ｈのパルス幅ＨＳ３は２０クロックに、および
バックポーチ期間ＨＢ３は３０クロックにそれぞれ相当
する。
【００１２】第１または第２の規格の複合映像信号をそ
のまま、この第３の規格対応の液晶表示装置で表示する
と、表示画面全体がが液晶パネル表示面の左方に偏って
表示されてしまう。
のまま、この第３の規格対応の液晶表示装置で表示する
と、表示画面全体がが液晶パネル表示面の左方に偏って
表示されてしまう。
【００１３】上述した第１および第２あるいは第３の規
格の複合映像信号を同一の液晶パネルに中心を合せて表
示するためには、垂直画素数が少ない方である第２の規
格の複合映像信号の場合に、垂直走査期間開始時刻すな
わち垂直同期信号のタイミングを遅らせ、同時に表示デ
ータの第１および第２の規格間の水平および垂直有効期
間の差異と水平および垂直バックポーチ期間の差異とを
調整する必要がある。このため、これら第１および第２
の規格の複合映像信号の表示可能な従来の液晶表示装置
は、上記垂直同期信号のタイミングの遅延機能および上
記水平と垂直バックポーチ期間の差異および上記有効表
示期間の差異の調整機能を有し、正しいタイミングで上
記表示データを有効化するイネーブル回路を有する同期
タイミング回路を備えている。
格の複合映像信号を同一の液晶パネルに中心を合せて表
示するためには、垂直画素数が少ない方である第２の規
格の複合映像信号の場合に、垂直走査期間開始時刻すな
わち垂直同期信号のタイミングを遅らせ、同時に表示デ
ータの第１および第２の規格間の水平および垂直有効期
間の差異と水平および垂直バックポーチ期間の差異とを
調整する必要がある。このため、これら第１および第２
の規格の複合映像信号の表示可能な従来の液晶表示装置
は、上記垂直同期信号のタイミングの遅延機能および上
記水平と垂直バックポーチ期間の差異および上記有効表
示期間の差異の調整機能を有し、正しいタイミングで上
記表示データを有効化するイネーブル回路を有する同期
タイミング回路を備えている。
【００１４】このイネーブル回路を有する従来の同期タ
イミング回路をブロックで示す図７を参照すると、この
従来の同期タイミング回路１００は、図６の同期タイミ
ング回路１にデータイネーブル信号ＥＤを発生するイネ
ーブル回路１０を備えたものである。
イミング回路をブロックで示す図７を参照すると、この
従来の同期タイミング回路１００は、図６の同期タイミ
ング回路１にデータイネーブル信号ＥＤを発生するイネ
ーブル回路１０を備えたものである。
【００１５】イネーブル回路１０は、垂直同期信号Ｖを
水平同期信号Ｈに同期して遅延し遅延垂直同期信号ＶＤ
を出力する垂直遅延回路１１と、クロックＣＰと水平同
期信号Ｈとの供給を受け水平バックポーチ期間ＨＢを調
整するバックポーチ補正回路１２１と水平有効データ期
間ＣＤを設定する水平データ設定回路１２２とを含み水
平データイネーブル信号ＥＨを生成する水平イネーブル
回路１２と、水平同期信号Ｈと垂直同期信号Ｖとの供給
を受け垂直バックポーチ期間ＶＢを調整するバックポー
チ補正回路１３１と垂直有効データ期間ＬＤを設定する
垂直データ設定回路１３２とを含み垂直データイネーブ
ル信号ＥＶを生成する垂直イネーブル回路１３と、水平
および垂直イネーブル信号ＥＡ，ＥＶの論理積であるデ
ータイネーブル信号ＥＤを生成するＡＮＤ回路１４と、
データイネーブル信号ＥＤまたはモード選択信号Ｍの供
給に応答してデータＤを有効表示データＤＥとして出力
するイネーブルゲート回路１５とを備える。
水平同期信号Ｈに同期して遅延し遅延垂直同期信号ＶＤ
を出力する垂直遅延回路１１と、クロックＣＰと水平同
期信号Ｈとの供給を受け水平バックポーチ期間ＨＢを調
整するバックポーチ補正回路１２１と水平有効データ期
間ＣＤを設定する水平データ設定回路１２２とを含み水
平データイネーブル信号ＥＨを生成する水平イネーブル
回路１２と、水平同期信号Ｈと垂直同期信号Ｖとの供給
を受け垂直バックポーチ期間ＶＢを調整するバックポー
チ補正回路１３１と垂直有効データ期間ＬＤを設定する
垂直データ設定回路１３２とを含み垂直データイネーブ
ル信号ＥＶを生成する垂直イネーブル回路１３と、水平
および垂直イネーブル信号ＥＡ，ＥＶの論理積であるデ
ータイネーブル信号ＥＤを生成するＡＮＤ回路１４と、
データイネーブル信号ＥＤまたはモード選択信号Ｍの供
給に応答してデータＤを有効表示データＤＥとして出力
するイネーブルゲート回路１５とを備える。
【００１６】次に、動作タイムチャートである図８を併
せて参照して、従来の同期タイミング回路の動作につい
て説明すると、まず、第１の規格の複合映像信号を表示
する場合には、モード選択信号Ｍをハイレベルとするこ
とによりイネーブルゲート回路１５が常時オン状態とな
り、上述した図６の同期タイミング回路１と同様の動作
を行う。
せて参照して、従来の同期タイミング回路の動作につい
て説明すると、まず、第１の規格の複合映像信号を表示
する場合には、モード選択信号Ｍをハイレベルとするこ
とによりイネーブルゲート回路１５が常時オン状態とな
り、上述した図６の同期タイミング回路１と同様の動作
を行う。
【００１７】次に、第２の規格の複合映像信号を表示す
る場合には、モード選択信号Ｍをロウレベルとすること
により、イネーブルゲート回路１５はデータイネーブル
信号ＥＤのハイレベル期間のみデータＤを有効表示デー
タＤＥとして出力する。
る場合には、モード選択信号Ｍをロウレベルとすること
により、イネーブルゲート回路１５はデータイネーブル
信号ＥＤのハイレベル期間のみデータＤを有効表示デー
タＤＥとして出力する。
【００１８】まず、垂直遅延回路１１は、水平同期信号
Ｈをクロックとして動作する縦続接続された周知のバイ
ナリカウンタとＤフリップフロップとモノステブルマル
チバイブレータとを用いて構成され、垂直同期信号Ｖの
供給に応答して所定の時間、すなわち、（ＬＤ１−ＬＤ
２）／２＝４０Ｈ分この垂直同期信号Ｖを遅延して遅延
同期信号ＶＤを生成する。バックポーチ補正回路１３１
は、ＶＢ１−ＶＢ２＝６Ｈ分補正し、垂直データイネー
ブル信号ＥＶの開始時刻ＴＶ２を設定する。垂直データ
設定回路１３２は、開始時刻ＴＶ２から始まるＬＤ２＝
４００Ｈ分の幅の垂直データイネーブル信号ＥＶを発生
する。次に、バックポーチ補正回路１２１は、ＨＢ１−
ＨＢ２＝１６クロック分補正し、水平データイネーブル
信号ＥＨの開始時刻ＴＨ２を設定する。水平データ設定
回路１２２は、開始時刻ＴＨ２から始まるＣＤ２＝６４
０クロック分の幅の水平データイネーブル信号ＥＨを発
生する。ＡＮＤ回路１４はこれら垂直および水平データ
イネーブル信号ＥＶ，ＥＨの論理積演算を行いデータイ
ネーブル信号ＥＤを生成する。
Ｈをクロックとして動作する縦続接続された周知のバイ
ナリカウンタとＤフリップフロップとモノステブルマル
チバイブレータとを用いて構成され、垂直同期信号Ｖの
供給に応答して所定の時間、すなわち、（ＬＤ１−ＬＤ
２）／２＝４０Ｈ分この垂直同期信号Ｖを遅延して遅延
同期信号ＶＤを生成する。バックポーチ補正回路１３１
は、ＶＢ１−ＶＢ２＝６Ｈ分補正し、垂直データイネー
ブル信号ＥＶの開始時刻ＴＶ２を設定する。垂直データ
設定回路１３２は、開始時刻ＴＶ２から始まるＬＤ２＝
４００Ｈ分の幅の垂直データイネーブル信号ＥＶを発生
する。次に、バックポーチ補正回路１２１は、ＨＢ１−
ＨＢ２＝１６クロック分補正し、水平データイネーブル
信号ＥＨの開始時刻ＴＨ２を設定する。水平データ設定
回路１２２は、開始時刻ＴＨ２から始まるＣＤ２＝６４
０クロック分の幅の水平データイネーブル信号ＥＨを発
生する。ＡＮＤ回路１４はこれら垂直および水平データ
イネーブル信号ＥＶ，ＥＨの論理積演算を行いデータイ
ネーブル信号ＥＤを生成する。
【００１９】ここで、第１および第２の規格の垂直同期
信号Ｖの立下りから開始時刻ＴＶまではいずれも３４Ｈ
分であり、また、水平同期信号Ｈの立下りから開始時刻
ＴＨまではいずれも１４４クロック分であるので、これ
ら第１および第２の規格の複合映像信号は液晶パネルの
中心に合わせて表示することができる。
信号Ｖの立下りから開始時刻ＴＶまではいずれも３４Ｈ
分であり、また、水平同期信号Ｈの立下りから開始時刻
ＴＨまではいずれも１４４クロック分であるので、これ
ら第１および第２の規格の複合映像信号は液晶パネルの
中心に合わせて表示することができる。
【００２０】
【発明が解決しようとする課題】上述した従来の同期タ
イミング回路は、複数の規格の複合映像信号に対応して
液晶パネルの中心に合わせて表示するため、垂直および
水平同期信号のタイミングを調整してデータの有効表示
期間を制御するデータイネーブル信号を生成し、このデ
ータイネーブル信号により入力表示データを所要の表示
期間のみ通過させて有効表示データを生成するデータイ
ネーブル回路を必要とし、回路規模が大きくなるという
欠点があった。
イミング回路は、複数の規格の複合映像信号に対応して
液晶パネルの中心に合わせて表示するため、垂直および
水平同期信号のタイミングを調整してデータの有効表示
期間を制御するデータイネーブル信号を生成し、このデ
ータイネーブル信号により入力表示データを所要の表示
期間のみ通過させて有効表示データを生成するデータイ
ネーブル回路を必要とし、回路規模が大きくなるという
欠点があった。
【００２１】
【課題を解決するための手段】本発明の同期タイミング
回路は、予め定めた第１の行数と第１の列数とから成る
マトリクス状に表示セルを配列した液晶表示パネルが、
前記第１の列数と同数の表示対応の走査ラインである有
効走査ラインおよびおよび前記第１の列数と同数の１前
記走査ライン当りの表示対応の画素である有効表示画素
から成る第１の複合映像信号対応の第１の画像と、少な
くとも行数と列数とのいずれか一方が前記第１の行数の
有効走査ライン少ない第２の行数の有効走査ラインおよ
びまたは第１の列数より少ない第２の列数の有効表示画
素から成る第２の複合映像信号対応の第２の画像とをそ
れぞれ表示する液晶表示パネル駆動装置の同期タイミン
グ回路において、前記第１の複合映像信号の第１の垂直
同期信号のタイミングを基準として前記第２の複合映像
信号の第２の垂直同期信号に予め定めた第１の遅延時間
を与え第２の遅延垂直同期信号を生成する第１の遅延手
段と、前記第１の複合映像信号の第１の水平同期信号の
タイミングを基準として前記第２の複合映像信号の第２
の水平同期信号に予め定めた第２の遅延時間を与え第２
の遅延水平同期信号を生成する第２の遅延手段と、前記
第１の垂直同期信号と前記第２の遅延垂直同期信号との
いずれか一方を出力するよう切替る第１のスイッチ手段
と、前記第１の水平同期信号と前記第２の遅延水平同期
信号とのいずれか一方を出力するよう切替る第２のスイ
ッチ手段とを備えて構成されている。
回路は、予め定めた第１の行数と第１の列数とから成る
マトリクス状に表示セルを配列した液晶表示パネルが、
前記第１の列数と同数の表示対応の走査ラインである有
効走査ラインおよびおよび前記第１の列数と同数の１前
記走査ライン当りの表示対応の画素である有効表示画素
から成る第１の複合映像信号対応の第１の画像と、少な
くとも行数と列数とのいずれか一方が前記第１の行数の
有効走査ライン少ない第２の行数の有効走査ラインおよ
びまたは第１の列数より少ない第２の列数の有効表示画
素から成る第２の複合映像信号対応の第２の画像とをそ
れぞれ表示する液晶表示パネル駆動装置の同期タイミン
グ回路において、前記第１の複合映像信号の第１の垂直
同期信号のタイミングを基準として前記第２の複合映像
信号の第２の垂直同期信号に予め定めた第１の遅延時間
を与え第２の遅延垂直同期信号を生成する第１の遅延手
段と、前記第１の複合映像信号の第１の水平同期信号の
タイミングを基準として前記第２の複合映像信号の第２
の水平同期信号に予め定めた第２の遅延時間を与え第２
の遅延水平同期信号を生成する第２の遅延手段と、前記
第１の垂直同期信号と前記第２の遅延垂直同期信号との
いずれか一方を出力するよう切替る第１のスイッチ手段
と、前記第１の水平同期信号と前記第２の遅延水平同期
信号とのいずれか一方を出力するよう切替る第２のスイ
ッチ手段とを備えて構成されている。
【００２２】
【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例の同期タイミング
回路１Ａは、図６の同期タイミング回路１の諸構成要素
に加えて、垂直同期信号Ｖ２を所定時間遅延させ遅延し
た垂直同期信号Ｖ２Ｄを生成する遅延回路６１と、水平
同期信号Ｈ２を所定時間遅延させ遅延した水平同期信号
Ｈ２Ｄを生成する遅延回路６２と、モード選択信号Ｍに
より垂直同期信号Ｖ１とＶ２Ｄとのいずれか一方を選択
して出力するスイッチ回路６３と、モード選択信号Ｍに
より水平同期信号Ｈ１とＨ２Ｄとのいずれか一方を選択
して出力するスイッチ回路６４とを備える。
を参照すると、この図に示す本実施例の同期タイミング
回路１Ａは、図６の同期タイミング回路１の諸構成要素
に加えて、垂直同期信号Ｖ２を所定時間遅延させ遅延し
た垂直同期信号Ｖ２Ｄを生成する遅延回路６１と、水平
同期信号Ｈ２を所定時間遅延させ遅延した水平同期信号
Ｈ２Ｄを生成する遅延回路６２と、モード選択信号Ｍに
より垂直同期信号Ｖ１とＶ２Ｄとのいずれか一方を選択
して出力するスイッチ回路６３と、モード選択信号Ｍに
より水平同期信号Ｈ１とＨ２Ｄとのいずれか一方を選択
して出力するスイッチ回路６４とを備える。
【００２３】遅延回路６１の構成を示す図２を参照する
と、この遅延回路６１は、水平同期信号Ｈをクロックと
して計数する９ビットのカウンタ回路６１１と、垂直同
期信号Ｖ１を反転させるインバータ６１２と、インバー
タ６１２の出力をラッチするＤ型のフリップフロップ６
１３と、カウンタ回路６１１の出力によりトリガされ所
定幅の垂直同期信号Ｖ２Ｄを出力する単安定型のマルチ
バイブレータ６１４とを備える。
と、この遅延回路６１は、水平同期信号Ｈをクロックと
して計数する９ビットのカウンタ回路６１１と、垂直同
期信号Ｖ１を反転させるインバータ６１２と、インバー
タ６１２の出力をラッチするＤ型のフリップフロップ６
１３と、カウンタ回路６１１の出力によりトリガされ所
定幅の垂直同期信号Ｖ２Ｄを出力する単安定型のマルチ
バイブレータ６１４とを備える。
【００２４】遅延回路６２は、水平同期信号Ｈの代りに
クロック信号ＣＰが、垂直同期信号Ｖの代りに水平同期
信号Ｈがそれぞれ供給されるほかは遅延回路６１と同様
な構成であるので説明を省略する。
クロック信号ＣＰが、垂直同期信号Ｖの代りに水平同期
信号Ｈがそれぞれ供給されるほかは遅延回路６１と同様
な構成であるので説明を省略する。
【００２５】説明の便宜上、本実施例の同期タイミング
回路を備える液晶表示装置は、上述した第１および第２
の規格の複合映像信号の表示可能なものとする。
回路を備える液晶表示装置は、上述した第１および第２
の規格の複合映像信号の表示可能なものとする。
【００２６】次に、図１，図２および垂直走査のタイム
チャートを示す図３を参照して本実施例の動作について
説明すると、まず、第１の規格の複合映像信号を表示す
る場合には、モード選択信号Ｍをハイレベルとすること
によりスイッチ回路６３，６４がそれぞれ第１の規格の
垂直同期信号Ｖ１，水平同期信号Ｈ１を選択し直接出力
して、上述した図６の同期タイミング回路１と同様の動
作を行う。
チャートを示す図３を参照して本実施例の動作について
説明すると、まず、第１の規格の複合映像信号を表示す
る場合には、モード選択信号Ｍをハイレベルとすること
によりスイッチ回路６３，６４がそれぞれ第１の規格の
垂直同期信号Ｖ１，水平同期信号Ｈ１を選択し直接出力
して、上述した図６の同期タイミング回路１と同様の動
作を行う。
【００２７】次に、第２の規格の複合映像信号を表示す
る場合には、モード選択信号Ｍをロウレベルとすること
により、スイッチ回路６３，６４がそれぞれ遅延した第
２の規格対応の垂直同期信号Ｖ２Ｄ，水平同期信号Ｈ２
Ｄを選択して第２の規格対応の表示動作を行う。
る場合には、モード選択信号Ｍをロウレベルとすること
により、スイッチ回路６３，６４がそれぞれ遅延した第
２の規格対応の垂直同期信号Ｖ２Ｄ，水平同期信号Ｈ２
Ｄを選択して第２の規格対応の表示動作を行う。
【００２８】第１の規格対応の液晶表示装置に入力する
第２の規格の垂直および水平同期信号Ｖ２，Ｈ２をそれ
ぞれ所定時間遅延してこの第２の規格の複合映像信号を
液晶表示パネルに中心を揃えて表示するための垂直およ
び水平同期信号Ｖ２Ｄ，Ｈ２Ｄを生成するときの所要の
遅延時間ＤＬ，ＤＣは、それぞれ（１）式および（２）
式で示される。
第２の規格の垂直および水平同期信号Ｖ２，Ｈ２をそれ
ぞれ所定時間遅延してこの第２の規格の複合映像信号を
液晶表示パネルに中心を揃えて表示するための垂直およ
び水平同期信号Ｖ２Ｄ，Ｈ２Ｄを生成するときの所要の
遅延時間ＤＬ，ＤＣは、それぞれ（１）式および（２）
式で示される。
【００２９】 ＤＬ＝ＬＮ２−（ＬＤ１−ＬＤ２）／２−｛（ＶＳ１＋ＶＢ１） −（ＶＳ２＋ＶＢ２）｝…………………………………………………………（１） ＤＣ＝ＣＬ２−（ＣＤ１−ＣＤ２）／２−｛（ＨＳ１＋ＨＢ１） −（ＨＳ２＋ＨＢ２）｝…………………………………………………………（２） 従来の技術で説明した第１および第２の規格対応のこれ
らパラメータの数値を代入すると、垂直および水平同期
信号Ｖ２，Ｈ２に対する遅延時間ＤＬ，ＤＣはそれぞれ
は４００Ｈ，０クロックとなる。したがって、水平同期
信号Ｈ２は遅延することなくそのままＨ２Ｄとして用い
る。
らパラメータの数値を代入すると、垂直および水平同期
信号Ｖ２，Ｈ２に対する遅延時間ＤＬ，ＤＣはそれぞれ
は４００Ｈ，０クロックとなる。したがって、水平同期
信号Ｈ２は遅延することなくそのままＨ２Ｄとして用い
る。
【００３０】遅延回路６１の動作について説明すると、
まず、インバータ６１２は供給を受けた垂直同期信号Ｖ
を反転し、フリップフロップ６１３の入力ＣＬに供給す
る。フリップフロップ６１３はＣＬＫに供給された信号
の立上りでＤに供給された信号レベル１をラッチしＱか
ら出力する。ＲＳＴは信号レベル１の供給に応答して出
力Ｑをレベル０にリセットする。フリップフロップ６１
３はＱの出力をカウンタ回路６１１の入力Ｅに供給す
る。カウンタ回路６１１は端子Ｅへのレベル１の供給に
応答し入力ＣＬＫに供給される水平同期信号Ｈの立上り
の計数動作を行い、所定計数値すなわち本実施例では４
００に達するとＱからレベル１を出力する。リセット端
子ＲＳＴへのレベル１の供給に応答してこのカウンタ回
路６１１がリセットし、出力Ｑもレベル０となる。カウ
ンタ回路６１１の出力Ｑのレベル１の供給に応答してマ
ルチバイブレータ６１４が動作し、コンデンサＣ６１，
抵抗Ｒ６１から決る時定数対応のパルス幅の遅延垂直同
期信号ＶＤを端子Ｑから出力する。同時に、この出力Ｑ
のレベル１の供給に応答してカウンタ回路６１１自身と
フリップフロップ６１３がリセットされる。
まず、インバータ６１２は供給を受けた垂直同期信号Ｖ
を反転し、フリップフロップ６１３の入力ＣＬに供給す
る。フリップフロップ６１３はＣＬＫに供給された信号
の立上りでＤに供給された信号レベル１をラッチしＱか
ら出力する。ＲＳＴは信号レベル１の供給に応答して出
力Ｑをレベル０にリセットする。フリップフロップ６１
３はＱの出力をカウンタ回路６１１の入力Ｅに供給す
る。カウンタ回路６１１は端子Ｅへのレベル１の供給に
応答し入力ＣＬＫに供給される水平同期信号Ｈの立上り
の計数動作を行い、所定計数値すなわち本実施例では４
００に達するとＱからレベル１を出力する。リセット端
子ＲＳＴへのレベル１の供給に応答してこのカウンタ回
路６１１がリセットし、出力Ｑもレベル０となる。カウ
ンタ回路６１１の出力Ｑのレベル１の供給に応答してマ
ルチバイブレータ６１４が動作し、コンデンサＣ６１，
抵抗Ｒ６１から決る時定数対応のパルス幅の遅延垂直同
期信号ＶＤを端子Ｑから出力する。同時に、この出力Ｑ
のレベル１の供給に応答してカウンタ回路６１１自身と
フリップフロップ６１３がリセットされる。
【００３１】図３を参照すると、本実施例の同期タイミ
ング回路を備えた液晶表示装置は、遅延垂直同期信号Ｖ
Ｄ２の立下り時刻から垂直同期信号パルス幅ＶＳ２とバ
ックポーチ期間ＶＢ２との合計時間すなわち３４Ｈ経過
後から表示が開始される。したがって、図３のデータ信
号Ｄの前の４０Ｈ分のブランキング期間Ｂ１、４００Ｈ
分の有効データ表示期間ＤＤ、および後の４０Ｈ分のブ
ランキング期間Ｂ２が表示対象期間となるが、ブランキ
ング期間Ｂ１，Ｂ２対応のデータ信号はレベル０であ
り、黒表示となるので、結局、有効データ表示期間ＤＤ
対応のデータのみが表示パネル中央に表示される。
ング回路を備えた液晶表示装置は、遅延垂直同期信号Ｖ
Ｄ２の立下り時刻から垂直同期信号パルス幅ＶＳ２とバ
ックポーチ期間ＶＢ２との合計時間すなわち３４Ｈ経過
後から表示が開始される。したがって、図３のデータ信
号Ｄの前の４０Ｈ分のブランキング期間Ｂ１、４００Ｈ
分の有効データ表示期間ＤＤ、および後の４０Ｈ分のブ
ランキング期間Ｂ２が表示対象期間となるが、ブランキ
ング期間Ｂ１，Ｂ２対応のデータ信号はレベル０であ
り、黒表示となるので、結局、有効データ表示期間ＤＤ
対応のデータのみが表示パネル中央に表示される。
【００３２】また、第３の規格対応の液晶表示装置に第
１の複合映像信号を表示する場合の水平同期信号Ｈ１に
対する所要の遅延時間ＤＣ１は７５４クロックとなる。
遅延回路６２がこの遅延時間ＤＣ１を生成することと、
表示方向の調整が左右方向となるほかは、第１の規格対
応の表示装置にて第２の規格の複合信号を表示する場合
と同様であるので、説明を省略する。
１の複合映像信号を表示する場合の水平同期信号Ｈ１に
対する所要の遅延時間ＤＣ１は７５４クロックとなる。
遅延回路６２がこの遅延時間ＤＣ１を生成することと、
表示方向の調整が左右方向となるほかは、第１の規格対
応の表示装置にて第２の規格の複合信号を表示する場合
と同様であるので、説明を省略する。
【００３３】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限られることがなく種々の変形が可
能である。例えば、遅延回路としてカウンタの代りにシ
フトレジスタやＲＡＭを用いることも、本発明の趣旨を
逸脱しない限り適用できることは勿論である。
明は上述の実施例に限られることがなく種々の変形が可
能である。例えば、遅延回路としてカウンタの代りにシ
フトレジスタやＲＡＭを用いることも、本発明の趣旨を
逸脱しない限り適用できることは勿論である。
【００３４】
【発明の効果】以上説明したように、本発明の同期タイ
ミング回路は、第２の複合映像信号の第２の垂直同期信
号に予め定めた第１の遅延時間を与える第１の遅延手段
と、第２の水平同期信号に予め定めた第２の遅延時間を
与える第２の遅延手段とを備えるので、比較的小規模の
回路により複数の規格の複合映像信号を１つの液晶表示
パネルに中心を揃えて表示できるという効果がある。
ミング回路は、第２の複合映像信号の第２の垂直同期信
号に予め定めた第１の遅延時間を与える第１の遅延手段
と、第２の水平同期信号に予め定めた第２の遅延時間を
与える第２の遅延手段とを備えるので、比較的小規模の
回路により複数の規格の複合映像信号を１つの液晶表示
パネルに中心を揃えて表示できるという効果がある。
【図１】本発明の同期タイミング回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例の遅延回路の構成の一例を示すブロッ
ク図である。
ク図である。
【図３】本実施例の同期タイミング回路における動作の
一例を示すフローチャートである。
一例を示すフローチャートである。
【図４】複合映像信号の垂直走査のタイムチャートであ
る。
る。
【図５】複合映像信号の水平走査のタイムチャートであ
る。
る。
【図６】一般的な液晶表示装置の一例を示すブロック図
である。
である。
【図７】従来の同期タイミング回路の一例を示すブロッ
ク図である。
ク図である。
【図８】従来の同期タイミング回路の動作タイムチャー
トである。
トである。
１，１Ａ，１００ 同期タイミング回路 ２ 垂直ドライバ回路 ３，４ 水平ドライバ回路 ５ 液晶パネル １０ イネーブル回路 １１ 垂直遅延回路 １２ 水平イネーブル回路 １３ 垂直イネーブル回路 １４ ＡＮＤ回路 １５ イネーブルゲート回路 ６１，６２ 遅延回路 ６３，６４ スイッチ回路 １２１，１３１ バックポーチ補正回路 １２２ 水平データ設定回路 １３３ 垂直データ設定回路 ６１１ カウンタ ６１２ インバータ ６１３ フリップフロップ ６１４ マルチバイブレータ
Claims (3)
- 【請求項１】 予め定めた第１の行数と第１の列数とか
ら成るマトリクス状に表示セルを配列した液晶表示パネ
ルが、前記第１の列数と同数の表示対応の走査ラインで
ある有効走査ラインおよびおよび前記第１の列数と同数
の１前記走査ライン当りの表示対応の画素である有効表
示画素から成る第１の複合映像信号対応の第１の画像
と、少なくとも行数と列数とのいずれか一方が前記第１
の行数の有効走査ライン少ない第２の行数の有効走査ラ
インおよびまたは第１の列数より少ない第２の列数の有
効表示画素から成る第２の複合映像信号対応の第２の画
像とをそれぞれ表示する液晶表示パネル駆動装置の同期
タイミング回路において、 前記第１の複合映像信号の第１の垂直同期信号のタイミ
ングを基準として前記第２の複合映像信号の第２の垂直
同期信号に予め定めた第１の遅延時間を与え第２の遅延
垂直同期信号を生成する第１の遅延手段と、 前記第１の複合映像信号の第１の水平同期信号のタイミ
ングを基準として前記第２の複合映像信号の第２の水平
同期信号に予め定めた第２の遅延時間を与え第２の遅延
水平同期信号を生成する第２の遅延手段と、 前記第１の垂直同期信号と前記第２の遅延垂直同期信号
とのいずれか一方を出力するよう切替る第１のスイッチ
手段と、 前記第１の水平同期信号と前記第２の遅延水平同期信号
とのいずれか一方を出力するよう切替る第２のスイッチ
手段とを備えることを特徴とする同期タイミング回路。 - 【請求項２】 前記第１の複合映像信号の１垂直走査期
間内の水平走査線数で表した有効期間，垂直同期信号パ
ルス幅，および垂直バックポーチ期間をそれぞれＬＤ
１，ＶＳ１，およびＶＢ１とし、前記第１の複合映像信
号の１水平走査期間内の画素クロック数で表した有効期
間，水平同期信号パルス幅，および水平バックポーチ期
間をそれぞれＣＤ１，ＨＳ１，およびＨＢ１とし、前記
第２の複合映像信号の１垂直走査期間内の水平走査線数
で表した１垂直走査期間，有効期間，垂直同期信号パル
ス幅，および垂直バックポーチ期間をそれぞれＬＮ２，
ＬＤ２，ＶＳ２，およびＶＢ２とし、前記第２の複合映
像信号の１水平走査期間内の画素クロック数で表した１
水平走査期間，有効期間，水平同期信号パルス幅，およ
び水平バックポーチ期間をそれぞれＣＬ２，ＣＤ２，Ｈ
Ｓ２，およびＨＢ２とするとき、前記第１および第２の
遅延時間ＤＬおよびＤＣがそれぞれ（１）および（２）
式の値を有することを特徴とする請求項１記載の同期タ
イミング回路。 ＤＬ＝ＬＮ２−（ＬＤ１−ＬＤ２）／２−｛（ＶＳ１＋ＶＢ１） −（ＶＳ２＋ＶＢ２）｝…………………………………………………………（１） ＤＣ＝ＣＬ２−（ＣＤ１−ＣＤ２）／２−｛（ＨＳ１＋ＨＢ１） −（ＨＳ２＋ＨＢ２）｝…………………………………………………………（２） - 【請求項３】 前記第１の遅延手段が前記第２の垂直信
号の前縁から前記第２の水平同期信号をクロックとして
計数する第１のカウンタ回路と、前記第１のカウンタ回
路の出力によりトリガされ所定幅の前記第２の遅延垂直
同期信号を出力する第１の単安定マルチバイブレータと
を備え、前記第２の遅延手段が前記第２の水平信号の前
縁から画素クロック信号をクロックとして計数する第２
のカウンタ回路と、前記第２のカウンタ回路の出力によ
りトリガされ所定幅の前記第２の遅延水平同期信号を出
力する第２の単安定マルチバイブレータとを備えること
を特徴とする請求項１記載の同期タイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32358193A JP2699846B2 (ja) | 1993-12-22 | 1993-12-22 | 同期タイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32358193A JP2699846B2 (ja) | 1993-12-22 | 1993-12-22 | 同期タイミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07181921A true JPH07181921A (ja) | 1995-07-21 |
| JP2699846B2 JP2699846B2 (ja) | 1998-01-19 |
Family
ID=18156310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32358193A Expired - Fee Related JP2699846B2 (ja) | 1993-12-22 | 1993-12-22 | 同期タイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699846B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444796B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치용 해상도 모드신호 발생회로 |
| KR100446389B1 (ko) * | 1997-12-20 | 2004-12-08 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의모드자동검출회로 |
| US8643781B1 (en) * | 2009-12-31 | 2014-02-04 | Marvell Israel (M.I.S.L) Ltd. | Display interface methods and systems |
| KR20190087875A (ko) * | 2018-01-17 | 2019-07-25 | 엘지전자 주식회사 | 영상 표시 장치, 및 그것의 신호 처리 방법 |
-
1993
- 1993-12-22 JP JP32358193A patent/JP2699846B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444796B1 (ko) * | 1997-09-09 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치용 해상도 모드신호 발생회로 |
| KR100446389B1 (ko) * | 1997-12-20 | 2004-12-08 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의모드자동검출회로 |
| US8643781B1 (en) * | 2009-12-31 | 2014-02-04 | Marvell Israel (M.I.S.L) Ltd. | Display interface methods and systems |
| US8854542B1 (en) | 2009-12-31 | 2014-10-07 | Marvell Israel (M.I.S.L) Ltd. | Display interface methods and systems |
| KR20190087875A (ko) * | 2018-01-17 | 2019-07-25 | 엘지전자 주식회사 | 영상 표시 장치, 및 그것의 신호 처리 방법 |
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| Publication number | Publication date |
|---|---|
| JP2699846B2 (ja) | 1998-01-19 |
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