JPH07181974A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 １つの波形メモリに対して、複数の音源を備
えた場合であっても、各チャンネルにおいて忠実な楽音
を発音できる楽音発生装置を提供する。 【構成】 マスター側の音源８ａ、スレーブ側の音源８
ｂの各々は、アドレス発生部１８において、読み出す波
形データの２点分のアドレスデータを生成し、１つの波
形メモリ６へ供給する。波形メモリ６からは、上記音源
８ａ，８ｂの各々に対して２点分の波形データが読み出
され、外付け回路７ａ，７ｂへ供給される。外付け回路
７ａ，７ｂでは、過去の波形データに基づいて、各音源
に対する２点分のデータに、２点分の波形データが補填
され、各４点分の波形データが上記音源８ａ，８ｂへ供
給される。各音源８ａ，８ｂは、外付け回路７から供給
される４点分の波形データに基づいて４点補間を行なう
ことにより波形データを生成し、該波形データにエンベ
ロープを付与し、サウンドシステム１０によって楽音と
して発音する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、１つの波形メモリか
ら読み出した波形データを複数の音源により発音する楽
音発生装置に関する。

【０００２】

【従来の技術】従来より、楽音発生装置には、波形メモ
リに波形データを記憶しておき、発音指示があると、上
記波形データを所定の間隔で読み出し、該読み出した波
形データに従って音源により楽音波形を形成し、楽音と
して発音するものが知られている。この楽音発生装置に
おいて、上記波形データを波形メモリから所定の間隔で
読み出すということは、上記第１のサンプリング周波数
で標本化され、波形メモリに記憶された波形データを、
第２のサンプリング周波数に相当する速さで読み出すこ
とである。したがって、上記波形データから第２のサン
プリング周波数で標本化されるべき離散信号を順次推定
し、所望する波形データを得る必要がある。上記離散信
号の推定は、上記波形メモリから連続する複数の波形デ
ータを読み出し、これら波形データを補間することによ
り求められる。

【０００３】

【発明が解決しようとする課題】ところで、上述した従
来の楽音発生装置において、１つの波形メモリを１つの
音源で用いる場合には、時分割の各１チャンネルにつ
き、４タイムスロットで４回のアドレッシングを行って
４点分の波形データを読み出し、これら４点分の波形デ
ータに対して補間（４点補間）を行えばよい。

【０００４】しかしながら、多チャンネル発音を行なう
ために、１つの波形メモリを２つの音源で共有するよう
にした場合には、半分の２タイムスロット内に、１つの
波形メモリから各音源に対する波形データを読み出す必
要がある。この場合、時分割処理により波形データを読
み出したとしても、各音源には２点分の波形データしか
読み出せない。したがって、各音源では、２点補間しか
できなくなり、忠実な再生ができなくなるという問題が
生じた。

【０００５】この発明は上述した事情に鑑みてなされた
もので、音源を増設しても、各チャンネルにおいて忠実
な楽音を発音できる楽音発生装置を提供することを目的
としている。

【０００６】

【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、波形データを記憶
する波形メモリと、複数時分割チャンネル動作で前記波
形メモリから波形データを順次読み出すためのアドレス
を発生するアドレス発生手段と、前記時分割チャンネル
の動作の所定のタイミングで読み出された前記波形デー
タに基づいて複数時分割チャンネル分の楽音を生成する
楽音生成手段とを備える楽音発生装置において、前記楽
音発生装置の構成に追加可能であって、前記波形メモリ
と前記楽音生成手段との間に挿入可能で、前記波形メモ
リから読み出された波形データを入力し、所定の追加処
理を施した後、前記楽音生成手段に処理済みの楽音デー
タを供給する追加処理手段と、前記追加処理手段の追加
時、前記追加処理手段にて生じる波形データの遅延時間
分、前記アドレス発生手段のアドレスの出力タイミング
を早める先出し制御手段とを具備することを特徴とす
る。

【０００７】また、請求項２記載の発明では、波形デー
タを記憶する波形メモリと、複数時分割チャンネル毎に
アドレスを生成し、該アドレスによって前記波形メモリ
から読み出された、各時分割チャンネル毎にｎ個の波形
データに基づいて複数時分割チャンネル分の楽音を生成
する第１の楽音生成手段とを備える楽音発生装置におい
て、前記楽音発生装置の構成に追加可能であって、前記
第１の楽音生成手段とともに、前記波形メモリを共用す
る第２の楽音生成手段と、前記第２の楽音生成手段が追
加される際には各時分割チャンネルにて読み出す必要の
ある波形データの数を前記ｎ個より少ないｍ個に変更す
る読み出し数変更手段とを具備することを特徴とする。

【０００８】また、請求項３記載の発明では、波形デー
タを記憶する波形メモリと、複数時分割チャンネル毎に
アドレスを生成し、該アドレスによって前記波形メモリ
から読み出された、各時分割チャンネル毎にｎ個の波形
データに基づいて複数時分割チャンネル分の楽音を生成
する第１の楽音生成手段とを備える楽音発生装置におい
て、前記楽音発生装置の構成に追加可能であって、前記
第１の楽音生成手段とともに、前記波形メモリを共用す
る第２の楽音生成手段と、前記第２の楽音生成手段を追
加する際に追加され、波形データを一時記憶するバッフ
ァであって、前記ｎ個の波形データのうち、前記波形メ
モリを前記第２の楽音生成手段と時分割共用することに
よって読み出せなくなった数の波形データを供給するバ
ッファとを具備することを特徴とする。

【０００９】また、請求項４記載の発明では、波形圧縮
された圧縮波形データを記憶する波形メモリと、複数時
分割チャンネル動作で前記波形メモリから圧縮波形デー
タを順次読み出すためのアドレスを発生するアドレス発
生手段と、過去に伸張された複数の再生波形データを記
憶する記憶手段と、前記記憶手段に記憶された再生波形
データを用いて、時分割チャンネル毎に読み出された圧
縮波形データを伸張する伸張手段と、前記伸張手段によ
って伸張された伸張波形データと前記記憶手段に記憶さ
れた過去の伸張波形データとに基づいて補間を行い、複
数時分割チャンネル分の楽音を生成する楽音生成手段と
を具備することを特徴とする。

【００１０】

【作用】請求項１記載の発明によれば、波形メモリと楽
音生成手段との間に、波形メモリから読み出された波形
データを入力し、所定の追加処理を施した後、楽音生成
手段に処理済みの楽音データを供給する追加処理手段を
追加挿入すると、先出し制御手段が、追加処理手段にて
生じる波形データの遅延時間分、アドレス発生手段のア
ドレスの出力タイミングを早める。

【００１１】また、請求項２記載の発明によれば、波形
メモリを共用する第２の楽音生成手段が追加されると、
読み出し数変更手段によって、各時分割チャンネルにて
読み出す必要のある波形データの数をｎ個より少ないｍ
個に変更する。

【００１２】また、請求項３記載の発明によれば、第１
の楽音生成手段とともに、波形メモリを共用する第２の
楽音生成手段を追加する際、第２の楽音生成手段ととも
に追加されるバッファに波形データを一時記憶すること
によって、ｎ個の波形データのうち、波形メモリを第２
の楽音生成手段と時分割共用することによって読み出せ
なくなった数の波形データを供給する。

【００１３】また、請求項４記載の発明によれば、波形
圧縮された圧縮波形データを記憶する波形メモリと、ア
ドレス発生手段によって発生したアドレスに応じて、複
数時分割チャンネル動作で波形メモリから圧縮波形デー
タを順次読み出す。読み出された圧縮波形データは、伸
張手段によって、記憶手段に記憶された再生波形データ
を用いて、伸張される。そして、楽音生成手段によっ
て、伸張された伸張波形データと記憶手段に記憶された
過去の伸張波形データとに基づいて補間が行われ、複数
時分割チャンネル分の楽音が生成される。

【００１４】

【実施例】次に図面を参照してこの発明の実施例につい
て説明する。 （１）全体構成 図１はこの発明の一実施例の構成を示すブロック図であ
る。図において、１は鍵盤であり、白鍵および黒鍵から
なり、各鍵の押離鍵を検出し、その状態を制御部３へ供
給する。また、２は音色スイッチであり、楽音発生装置
の操作パネル上へ設けられ、発音すべき楽音の音色が設
定され、該設定された音色の情報は上記制御部３へ供給
される。制御部３は、所定のプログラムにより楽音発生
装置の各部を制御するものであって、例えば、マイクロ
コンピュータ等により構成される。

【００１５】次に、外付け指示部４は、後述する外付け
回路７が装着されると、外付け指示信号ＯＰを音源に出
力する。上記外付け指示信号ＯＰは、外付け回路７が装
着されていないときのみ「０」となり、外付け回路７が
装着されているときには、「１」、「２」もしくは
「３」の値をとる。「１」のときには外付け回路にて１
チャンネル分の遅延が生じ、「２」のときには２チャン
ネル分の遅延が生じ、さらに、「３」のときには３チャ
ンネル分の遅延が生じることを示している。すなわち、
外付け指示部４の出力する外付け指示信号ＯＰは、アド
レス発生部１８が波形メモリにアドレスを出力してか
ら、そのアドレスに応じた波形データが外付け回路を通
って補間部１９に入力するまでの外付け回路７における
時間遅れに対応して設定される。

【００１６】次に、２チップ指示部５は、音源８が２チ
ップ装着されたときに「１」となるチップ信号Ｃ２と、
マスターとなる音源（以下の説明では８ａとする）に
「１」、スレーブとなる音源（以下の説明では８ｂとす
る）に「０」となるマスター信号ＭＣを音源８ａ，８ｂ
および外付け回路７に出力する。

【００１７】波形メモリ６には、圧縮された波形デー
タ、および圧縮されていない波形データ（以下、非圧縮
データという）が格納されている。なお、波形データの
格納の方式については後述する。上記波形メモリ６は、
音源８から供給されるアドレスデータに従って、所定の
波形データを外付け回路７へ出力する。なお、外付け回
路７が装着されていない場合には、直接、音源８の補間
部１９へ出力する。外付け回路７は、波形メモリ６と音
源８との間に、着脱可能に設けられる回路であり、チッ
プ信号Ｃ２、マスター信号ＭＣに応じて、波形データを
選択した後、該波形データを音源８から供給されるイン
クリメント信号ＩＮＣに応じて復調した後、音源８へ所
定のタイミングで供給する。なお、ここでいう「着脱可
能」の意味は、外付け回路７が波形メモリ６と補間部１
９との間に挿入された構成と、挿入されない構成との両
方が同一の音源で選択可能であるということである。

【００１８】次に、音源８は、時分割３２チャンネル動
作により、共通の回路で３２個の独立した楽音を順次生
成する音源であり、上記アドレスデータを生成するとと
もに、上記波形メモリ６から供給される波形データに対
して、補間、エンベロープ付与、アナログ変換等を施し
た後、サウンドシステム１０へ供給する。サウンドシス
テム１０は音源８から供給される楽音信号をスピーカ等
によって楽音として発音する。

【００１９】（２）音源の構成 次に、上述した音源８の詳細な構成について同図１を参
照して説明する。音源８は、インターフェース１１、時
分割制御されるレジスタ群１２、アドレス発生部１８、
補間部１９、エンベロープ発生部２０、エンベロープ乗
算部２１（以上、音源構成要素１１〜１２は複数チャン
ネル時分割動作を行ない、時分割で複数の独立した楽音
を生成する。）、チャンネル累算部２２、およびデジタ
ル−アナログ・コンバータ（以下、ＤＡＣと呼ぶ）２３
から構成されている。インターフェース１１は、制御部
３から供給される各種データを受け、所定の制御信号と
して、時分割制御されるレジスタ群１２の各々に供給す
る。ＤＡＣにおけるデジタルアナログ変換のサンプリン
グ周波数は５０ＫＨｚであり、３２の時分割チャンネル
はそれを３２分割した３２×５０Ｋ＝１．６ＭＨｚで動
作している。

【００２０】上記レジスタ群１２としては、それぞれ、
各時分割チャンネル毎に、独立に押鍵を検出した際にノ
ートオン信号ＮＯＮを生成し、各部へ供給するノートオ
ン生成部１３、２点補間もしくは４点補間のいずれかを
指示する補間制御信号Ｐ２、読み出す波形が圧縮波形で
あるか、非圧縮波形であるかを指示する圧縮信号ＣＯＭ
Ｐを出力する復調制御部１４と、波形データ読み出しの
ためのアドレス制御信号ＡＤＤＣを出力するアドレス制
御部１５と、上記波形データの先頭アドレスを指示する
先頭アドレス制御信号ＴＡＤＤＣを出力する先頭アドレ
ス制御部１６と、波形データに所定のエンベロープを付
与するためのエンベロープ制御信号ＥＶ１を生成するエ
ンベロープ発生制御部１７とがある。

【００２１】上記復調制御部１４は、上述した外付け指
示信号ＯＰの指示する遅延分早いタイミングで、上記圧
縮信号ＣＯＭＰを外付け回路７およびアドレス発生部１
８へ供給し、補間制御信号Ｐ２をアドレス発生部１８
へ、また、補間制御信号Ｐ２を標準のタイミングで補間
部１９へ供給する。圧縮信号ＣＯＭＰは、例えば、圧縮
波形データを読み出す場合には「１」となり、非圧縮デ
ータを読み出す場合には「０」となる。また、補間制御
信号Ｐ２は、２点補間の場合に「１」となり、４点補間
の場合に「０」となる。ここで、圧縮信号ＣＯＭＰおよ
び補間制御信号Ｐ２は共に各時分割チャンネル毎に独立
に制御部３により設定されたデータである。

【００２２】次に、アドレス発生部１８は、アドレス制
御信号ＡＤＤＣおよび先頭アドレス制御信号ＴＡＤＤ
Ｃ、外付け指示信号ＯＰ、チップ信号Ｃ２、マスター信
号ＭＣに応じて、アドレスデータＡＤＤを生成し、該ア
ドレスデータＡＤＤを外付け指示信号ＯＰの指示する遅
延分早いタイミングで波形メモリ６へ供給するととも
に、インクリメント信号ＩＮＣ、信号ＯＤＤを外付け回
路７へ供給し、さらに、アドレス小数部を標準のタイミ
ングで補間部１９へ供給する。

【００２３】補間部１９は、補間制御信号Ｐ２、外付け
指示信号ＯＰ、チップ信号Ｃ２、マスター信号ＭＣに応
じて、波形メモリ６からの波形データをアドレス小数部
により補間し、所定の読み出しサイクルに応じた波形デ
ータとし、これをエンベロープ発生乗算部２１へ出力す
る。また、エンベロープ発生部２０は、エンベロープ制
御信号ＥＶ１に応じて、３２チャンネル分のエンベロー
プ信号ＥＶ２を生成し、該エンバロープ信号ＥＶ２を上
記エンベロープ乗算部２１へ出力する。

【００２４】エンベロープ乗算部２１は、時分割で順次
入力する３２チャンネル分の波形データに、対応するエ
ンベロープ信号を付与した後、これを順次チャンネル累
算部２２へ出力する。チェンネル累算部２２は順次供給
される３２チャンネル分の波形データを累算（ミキシン
グ）して、サンプリング周波数５０ＫＨｚの１波の波形
データとしてＤＡＣ２３へ出力する。ＤＡＣ２３は、上
記波形データをアナログ信号の楽音信号に変換した後、
前述したサウンドシステム１０へ出力するようになって
いる。

【００２５】（３）音源と外付け回路との構成例 ここで、上述した外付け回路７、音源８および波形メモ
リ６の配設関係と、外付け指示信号ＯＰ、チップ信号Ｃ
２、マスター信号ＭＣとの関係について図２を参照して
説明する。図２（ａ）は、１つの波形メモリ６に１つの
音源８を用いた場合の構成を示すブロック図であり、従
来と同様の構成となっている。各発音チャンネル毎に４
スロット使用できるので、４点補間で、３２チャンネル
の発音が可能である。この場合、本実施例では、外付け
指示信号ＯＰは「０」、チップ信号Ｃ２は「０」、マス
ター信号ＭＣは「１」となる。次に、図２（ｂ）では、
１つの波形メモリ６を２つの音源８ａ，８ｂが共有する
構成となっている。２つの音源で波形メモリのアクセス
時間を分け合い、各チャンネル当り２スロットしか使用
できないので、２点補間になってしまうが、６４チャン
ネルの発音が可能である。この場合、マスターとなる音
源８ａにおける外付け指示信号ＯＰは「０」、チップ信
号Ｃ２は「１」、マスター信号ＭＣは「１」となり、ス
レーブとなる音源８ｂにおける外付け指示信号ＯＰは
「０」、チップ信号Ｃ２は「１」、マスター信号ＭＣは
「０」となる。

【００２６】次に、図２（ｃ）では、１つの波形メモリ
６に対して１つの音源８が対応しており、かつ、外付け
回路７が介挿された構成となっている。この場合、４点
補間で、３２チャンネルの発音が可能であるとともに、
圧縮波形および非圧縮波形の再生が可能である。この場
合、外付け指示信号ＯＰは「１」、チップ信号Ｃ２は
「０」、そして、マスター信号ＭＣは「１」となる。た
だし、圧縮波形については、再生ピッチが元のピッチの
４倍以上に制限される。そして、最後に、図２（ｄ）で
は、１つの波形メモリ６を２つの音源８ａ，８ｂで共有
するとともに、各音源との間に外付け回路７ａ，７ｂが
介挿された構成となっている。この場合、読み出しは、
各チャンネル当り２スロットであるが、４点補間が可能
で、６４チャンネルの発音になる。ただし、圧縮波形、
非圧縮波形とも、４点補間が可能なのは、再生ピッチが
元のピッチの２倍までであり、それ以上の再生ピッチに
ついては、信号Ｐ２により２点補間を行なうように制御
する。また、この時も、圧縮波形の再生ピッチの上限
は、元ピッチの４倍である。マスターとなる音源８ａに
おける外付け指示信号ＯＰは「２」、チップ信号Ｃ２は
「１」、マスター信号ＭＣは「１」となり、スレーブと
なる音源８ｂにおける外付け指示信号ＯＰは「２」、チ
ップ信号Ｃ２は「１」、そして、マスター信号ＭＣは
「０」となる。

【００２７】（４）アドレス発生部の構成 次に、前述したアドレス発生部１８の構成について図３
を参照して説明する。図３は本実施例におけるアドレス
発生部１８の一構成を示すブロック図である。図におい
て、３０は、Ｆナンバ発生器であり、各時分割チャンネ
ルのピッチデータに従って、発音すべき楽音のピッチに
応じたＦナンバを順次発生し、該Ｆナンバの整数部を全
加算器３１および半加算器３３へ供給し、同Ｆナンバの
小数部を全加算器３２へ供給する。全加算器３１および
全加算器３２は、後述するアドレスＲＡＭ３８から順次
供給される各時分割チャンネルのアドレスデータ（整数
部、小数部）に上記Ｆナンバ（整数部、小数部）を加算
することにより、アドレスデータをピッチに応じたステ
ップで更新する。

【００２８】また、全加算器３２のキャリー（桁上げ）
は全加算器３１へ供給されるとともに、上記半加算器３
３へ供給されるようになっている。これら全加算器３
１，３２によって更新されたアドレスデータ（整数部、
小数部）は、アドレス制御部３４へ供給される。アドレ
ス制御部３４は、図１に示すアドレス制御レジスタ１５
から供給されるアドレス制御データに従って、アタック
波形１回読み後ループ波形繰返し読みや、複数ループ波
形順次繰返し読み等の波形読み出し順序の制御を行なう
とともに、Ｆナンバに基づくアドレスデータをアドレス
ＲＡＭ３８のデータ入力端へ供給する。

【００２９】一方、チャンネルカウンタ３５は、時分割
チャンネルをカウントし、該カウント値を全加算器３７
の一方の入力端へ供給する。また、オフセット発生器３
６は、「０」、「１」、「２」、「３」、「４」のいず
れの値をとるオフセット値を発生し、上記全加算器３７
の他方の入力端へ供給する。全加算器３７は、上記カウ
ント値とオフセット値を加算し、これをアドレスとして
アドレスＲＡＭ３８へ供給する。

【００３０】アドレスＲＡＭ３８には、上記アドレスが
供給されるタイミングに応じて、各時分割４チャンネル
を４つに分けたスロット単位の時分割で、データ入力端
ＤＩへ供給されるアドレスデータが上記アドレスに書き
込まれるとともに、上記アドレスに格納されているアド
レスデータが読み出されてデータ出力端ＤＯから出力さ
れる。該アドレスデータ（整数部、小数部）は、アドレ
ス更新のためのスロットでは、ラッチ回路３９を介して
前述した全加算器３１，３２へ供給されるとともに、そ
のアドレス整数部はラッチ回路４５を介して加算器４７
の一方の入力端へ供給され、そのアドレス小数部は、波
形読み出しアドレス供給のための読み出しスロットで、
ラッチ回路４６を介して図１に示す補間部１９へ供給さ
れる。

【００３１】ここで、本実施例のアドレス発生における
時分割処理について図４を参照して説明する。図４はア
ドレス発生のタミングを説明するためのタイムチャート
である。上述したように、本実施例では、各チャンネル
を４つのタイムスロットに分割して処理を行なうように
なっており、上記チャンネルカウンタ３５のカウント値
と上記オフセット発生器３６のオフセット値とによっ
て、どのチャンネルにおける処理を行なっているかを指
定するようになっている。

【００３２】図４において、最上部の帯が時間軸上のチ
ャンネルを示しており、符号ｉがチャンネル番号とな
る。図では、ｉチャンネルを現在のチャンネルとして、
それより過去のチャンネルを負の添え字で示し、先のチ
ャンネルを正の添え字で示している。各チャンネルは、
次段に示すように、４つのタイムスロットＴ１〜Ｔ４に
分割されており、タイムスロットＴ１〜Ｔ４の各々にお
いて、アドレスＲＡＭ３８に対するアドレスデータの読
み出し、書き込みが行なわれる。

【００３３】まず、第１のタイムスロットＴ１では、チ
ャンネルカウンタ３５のカウント値とオフセット値との
加算値、すなわち全加算器３７の出力値を読み出しアド
レスとして、アドレスＲＡＭ３８からアドレス整数部お
よび小数部が読み出され、ラッチ回路３９にラッチされ
る。このタイムスロットＴ１におけるオフセット値は、
本実施例では、常時、「＋４」であり、４チャンネル分
先のチャンネルにおけるアドレス整数部が読み込まれる
ことを意味している。言換えると、ｉチャンネルのアド
レス整数部は過去の（ｉ−４）チャンネルの処理におい
て読み出される。

【００３４】次に、第２のタイムスロットＴ２では、チ
ャンネルカウンタ３５のカウント値とオフセット値との
加算値を読み出しアドレスとして、アドレスＲＡＭ３８
からアドレス整数部が読み出され、ラッチ回路４５にラ
ッチされる。このタイムスロットＴ２におけるオフセッ
ト値は、外付け回路７の有無に応じて異なる値をとり、
外付け回路７が装着されていない場合には「０」とな
り、外付け回路７が装着されている場合には、外付け回
路７の処理速度に応じて、「＋１」、「＋２」、または
「＋３」のいずれかの値をとる。なお、本実施例では、
前述したように、外付け指示信号ＯＰによって外付け回
路７の有無を区別しており、上記オフセット値は、外付
け指示信号ＯＰが「０」の場合に「０」となり、外付け
指示信号ＯＰが「２」の場合に「＋２」となるようにし
ており、「＋１」および「＋３」の値を用いる外付け回
路７の例は開示しないが、内部処理に応じて「＋１」や
「＋３」およびその他の信号ＯＰの値が必要となる外付
け回路７も容易に考えられる。

【００３５】次に、第３のタイムスロットＴ３では、チ
ャンネルカウンタ３５のカウント値とオフセット値との
加算値を読み出しアドレスとして、アドレスＲＡＭ３８
からアドレス小数部を読み出して、ラッチ回路４６にラ
ッチする。このタイムスロットＴ３におけるオフセット
値は、本実施例では、常時「０」であり、現時点のチャ
ンネルにおけるアドレス小数部を出力することを意味し
ている。また、第４のタイムスロットＴ４では、チャン
ネルカウンタ３５のカウント値とオフセット値との加算
値を書込みアドレスとして、全加算器３１，３２および
アドレス制御部３４により更新されたアドレスデータが
書込まれる。このタイムスロットＴ４におけるオフセッ
ト値は、第１のタイムスロットと同様に常時「＋４」で
あり、常に４チャンネル分先のチャンネルにおけるアド
レスデータを読み出し、更新されたアドレスデータが新
データとして書き込まれる。

【００３６】したがって、外付け回路７が装着されてい
ない場合には、例えば、ｉチャンネルに注目すると、該
チャンネルのアドレスデータは、４チャンネル分過去の
（ｉ−４）チャンネルのタイムスロットＴ１において読
み出され、更新されたアドレスデータがＴ４において書
込まれる。そのアドレス整数部は、ｉチャンネルの第２
のタイムスロットＴ２で順次出力され、そのアドレス小
数部はｉチャンネルの第３のタイムスロットＴ３から順
次出力される。これに対して、外付け回路７が装着さ
れ、信号ＯＰに「２」が設定されている場合には、ｉチ
ャンネルのアドレスデータは、４チャンネル分過去の
（ｉ−４）チャンネルにおいて更新され、そのアドレス
整数部は２チャンネル過去の（ｉ−２）チャンネルの第
２のタイムスロットＴ２から順次出力され、そのアドレ
ス小数部はｉチャンネルの第３のタイムスロットＴ３か
ら順次出力される。このように、外付け回路７が装着さ
れ、信号ＯＰに「２」が設定されている場合には、２チ
ャンネル分前の（ｉ−２）チャンネルにおいて、アドレ
ス整数部が出力されることになる。

【００３７】次に、図３に説明を戻すと、半加算器３３
は、Ｆナンバ発生器３０が出力するＦナンバの整数部
と、更新されるアドレスデータの小数部のキャリー（桁
上げ）とを加算し、最大値を「４」とするアドレス進み
量ΔＩを算出し、遅延回路４０へ供給する。遅延回路４
０には、外付け指示信号ＯＰが供給されており、該外付
け指示信号ＯＰに応じて遅延時間を調整し、適切なタイ
ミングで上記アドレス進み量ΔＩを後段のインクリメン
ト信号発生部４１と戻り量発生部４２とへ供給する。該
遅延回路４０は、外付け回路７の有無に応じて、アドレ
スＲＡＭ３８からアドレスデータの整数部が出力され、
ラッチ回路４５にラッチされるタイミングと、上記アド
レス補正値の出力タイミングとを一致させるためのもの
である。

【００３８】上記インクリメト信号発生器４１は、アド
レス進み量ΔＩに応じて、４ビットのシリアルデータか
らなるインクリメト信号ＩＮＣ1，ＩＮＣ2，ＩＮＣ3，
ＩＮＣ4を発生し、これを外付け回路７に設けられた復
調回路６４へ供給する。このインクリメント信号ＩＮＣ
1，ＩＮＣ2，ＩＮＣ3，ＩＮＣ4は、再生すべき圧縮波形
データの数に一致したパルス信号であり、上記復調回路
は該インクリメント信号ＩＮＣｉ（ｉ＝１，２，３，
４）のパルスに従って、復調動作を行なうようになって
いる。

【００３９】例えば、アドレス進み量ΔＩが「０」の場
合にはインクリメント信号ＩＮＣ1〜ＩＮＣ4の全てが
「０」となり、ΔＩが「１」の場合にはインクメント信
号ＩＮＣ1のみが「１」で、インクリメント信号ＩＮＣ2
〜ＩＮＣ4は「０」となる。また、アドレス進み量ΔＩ
が「２」の場合にはインクリメント信号ＩＮＣ1および
ＩＮＣ2が「１」で、他のインクリメント信号ＩＮＣ3,
ＩＮＣ4は「０」となる。さらに、アドレス進み量ΔＩ
が「３」の場合にはインクリメント信号ＩＮＣ1〜ＩＮ
Ｃ3が「１」となり、インクリメント信号ＩＮＣ4は
「０」となり、ΔＩが「４」の場合にはインクリメント
信号ＩＮＣ1〜ＩＮＣ4の全てが「１」となる。

【００４０】圧縮波形を再生する際のアドレス進み量△
ＩおよびＩＮＣ信号について説明したが、続いて、非圧
縮波形再生の場合について説明する。この場合、波形が
圧縮されていないので外付け回路７の機能のうち、圧縮
波形のデコード機能は必要がなく、補間のための過去サ
ンプルを供給する機能のみ使用される。この機能が利用
されるのは、２音源構成（チップ信号Ｃ２が「１」）、
かつ、外付け回路７付き（信号ＯＰが「０」でない）、
かつ、４点補間（信号Ｐ２が「０」）が選択されている
時分割チャンネルの場合であるが、その時は、上述した
圧縮波形を再生する場合と同じ具合でアドレス進み量△
ＩおよびＩＮＣ信号が発生する。

【００４１】その他の場合についてであるが、一番わか
りやすいのは外付け回路７なし（信号ＯＰが「０」）の
場合であり、この時にはアドレス進み量△ＩおよびＩＮ
Ｃ信号は使用されないのでどのようになっていてもよ
い。一方、外付け回路７付き（信号ＯＰが「０」でな
い）で、残る１音源構成（チップ信号Ｃ２が「０」）、
または、４点補間（信号Ｐ２が「０」）が選択されてい
る時分割チャンネルの場合であるが、この時は、外付け
回路７が装着されているものの、その回路の機能は必要
としないので、波形メモリから読みだされた波形が所定
の時間遅れのみを伴って外付け回路７からそのまま出力
されるように制御すればよい。即ち、ＩＮＣ信号につい
ては、アドレス進み量△Ｉの値にかかわらず、そのアク
セス期間（１音源構成の時、全４スロット。２音源構成
の時、信号ＭＣに応じた前半または後半の２スロッ
ト。）において無条件にパルスを発生させ、そのスロッ
トで読まれた波形を外付け回路７に取り込ませる。

【００４２】また、戻り量発生部４２は、上記アドレス
進み量ΔＩに「−１」を乗算した後、「１」を加算し
て、この結果をセレクタ４３へ供給する。したがって、
戻り量発生部４２からは「１」、「０」、「−１」、
「−２」、「−３」のいずれかの値が戻り量として出力
される。上記セレクタ４３には、上記戻り量発生部４２
の出力以外に「−３」、「−２」なる一定値が供給され
ており、セレクタ４３は、２点補間信号Ｐ２およびチッ
プ信号Ｃ２に応じて、上記戻り量発生部４２から供給さ
れる値か、または「−２」、あるいは「−３」のいずれ
かを選択的にビット拡大部４４へ供給する。

【００４３】３つの入力のうち、戻り量発生部の発生す
る戻り量は、外付け回路７の機能を使用する場合に選択
される。即ち、外付け回路７付き（信号ＯＰが「０」で
ない）で、圧縮波形を再生中の発音チャンネル（信号Ｃ
ＯＭＰが「１」）の場合、もしくは２音源構成（チップ
信号Ｃ２が「１」）、かつ、外付け回路７付き（信号Ｏ
Ｐが「０」でない）、かつ、４点補間（信号Ｐ２が
「０」）が選択されている時分割チャンネルの場合であ
る。アドレス進み量△Ｉは、ラッチ回路４５にラッチさ
れた各時分割チャンネルのアドレス整数部が（４チャン
ネル時間前の）対応するアドレス更新演算でいくつ進ん
だかを示しており、一方、戻り量は、ラッチ回路４５に
ラッチされた該アドレス整数部を、その時進んだ中の１
つめのアドレスに戻すための引き算値として、戻り量
｛（−１）＊△Ｉ＋１｝を発生している。

【００４４】一方、残りの「−２」および「−３」の一
定値の入力は、外付け回路７の機能を使用しない場合
（つまり、上記使用する場合以外の場合）に選択され
る。さらに、この２つの値のうち、「−２」が選ばれる
のはその時分割チャンネルにて２点補間を行っている場
合（信号Ｐ２が「１」）であり、「−３」が選択される
のは４点補間を行っている場合（Ｐ２が「０」）であ
る。この「−２」と「−３」の値は、それぞれ、２点補
間および４点補間による補間サンプルのラッチ回路４５
にラッチされたアドレス整数部に対する相対位置を、外
付け回路７を使用する場合の４点補間による補間サンプ
ルの場合と同じにするための値である。

【００４５】先に、１６ビットの非圧縮波形データおよ
び１６ビットの波形を８ビットに圧縮した圧縮波形デー
タを記憶する波形メモリ６の記憶フォーマットについて
説明しておく。波形メモリ６の出力データ幅は１６ビッ
トであり、非圧縮波形データは１アドレス１サンプルで
順次記憶されている。一方、圧縮波形データの記憶形式
は図６のようになっており、順次連続する８ビットの圧
縮波形サンプルのうち、偶数番目の８ビットサンプルと
それに続く奇数番目の８ビットサンプルが、それぞれ１
６ビットデータの下位８ビットおよび上位８ビットとし
て結合され、得られた１６ビットデータが波形メモリ６
の各アドレスに順次記憶されている。１６ビットから８
ビットへの圧縮には、２次のＬＰＣ方式もしくはＤＰＣ
Ｍ方式が使われており、順次供給される圧縮波形デコー
ドのためには、過去の圧縮波形サンプルのデコードされ
た再生サンプルが必要である。つまり、圧縮波形のデコ
ード再生においてはサンプルを飛び越すことは許されな
いわけであり、本実施例では１音源構成の場合１時分割
チャンネルごとに最大４つの圧縮波形サンプルまで、２
音源構成では最大３サンプルまで、しかデコードできな
いので、圧縮波形を再生する時分割チャンネルについて
は上述したＦナンバの値は、それぞれ、場合毎に「４」
以下、および「３」以下に制限される。なお、アドレス
ＲＡＭ３８中のアドレスのうち、圧縮波形を読みだして
いる時分割チャンネルのアドレスの値は波形メモリの各
アドレスではなく、読出す圧縮波形の各サンプルの番号
（図６における円で囲んだ数字、０、１、２、・・・
・）を示しており、従って、波形メモリの読み出しアド
レスは、ＲＡＭ３８中のアドレスが「２」進む毎に
「１」進む。その詳細は、シフトダウン部４８とともに
後で説明する。

【００４６】図３に示すラッチ回路４５から出力される
アドレス整数部は、読出す波形データの最終アドレスを
指示するようになっている（ただし、２点補間について
だけは、補間の位相をあわせる関係で例外的にそうなっ
ていない）。すなわち、ある時分割チャンネルのアドレ
スがラッチ回路４５にラッチされて、波形メモリ６の読
み出しが行われた後では、該ラッチされたアドレス以前
に記憶されているサンプルは既に最低１回読みだされ再
生されている。上述したように、圧縮波形をデコードす
るためには過去にデコードされたサンプルが必要なわけ
であるが、この場合、アドレスＲＡＭ３８中の各時分割
チャンネルのアドレスは、その対応する読み出しデコー
ドが行われた後の時点において、既にデコード再生し終
わっているサンプルの最終アドレスを示しているので、
その次のアドレス更新時の同発音チャンネルの処理で
は、更新前のアドレスの１つ後のアドレスの圧縮波形サ
ンプルから更新後のアドレスの圧縮波形サンプルまでを
１つずつ順次読みだしてデコードすればよい。半加算器
３３の出力するアドレス進み量△Ｉは、このアドレス更
新において同発音チャンネルのアドレスの整数部がいく
つ進んだかを示しており、その更新後の読み出しにおい
てデコードすべき圧縮波形のサンプル数に対応してい
る。アドレス進み量△Ｉに応じて、ＩＮＣ発生器４１は
デコードするサンプル数（非圧縮波形については更新す
るサンプル数）のパルスをインクリメント信号として発
生し、一方、戻り量発生部４２は、ラッチ回路４５にラ
ッチされた該更新後のアドレスの整数部を、加算器４７
にて上述した更新前のアドレスの１つ後のアドレスに戻
すための、戻り量を発生している。なお、圧縮波形にお
ける補間は、ラッチ回路４５にラッチされたアドレスか
ら前方向に４つ分の連続する４サンプルについて行わ
れ、補間サンプルの位置はその２つめと３つめのサンプ
ルの間である。

【００４７】次に、非圧縮波形で４点補間する場合にセ
レクタ４３の選択する「−３」の値について説明する。
この場合、加算器４７の出力するアドレスを該４サンプ
ルの最初のサンプルのアドレスとして、後述する補助カ
ウンタ４９および加算器５０の働きにより、４点補間に
必要な連続する４サンプルを１時分割チャンネルの４ス
ロットで順次読出す。ラッチ回路４５にラッチされたア
ドレス整数部と補間サンプル位置の関係を、圧縮波形に
おける４点補間と同じにするためには、ラッチ回路４５
の該アドレス整数部を該４サンプルの４番目のサンプル
のアドレスになるようにすればよい。後述する補間カウ
ンタ４９の発生する値が「０」、「１」、「２」、
「３」であるので、加算器４７における加算値を「−
３」とすれば、加算器５０における補間カウンタの出力
値と総合して、「−３」、「−２」、「−１」、「０」
となり、それが実現する。

【００４８】一方、非圧縮波形２点補間の時分割チャン
ネルでは、セレクタ４３にて「−２」が選択される。こ
の場合、補間のためには連続する２サンプルが必要で、
波形メモリ６から順次読みだされた連続する２サンプル
の間で直線補間が行われる。この時の２サンプルとして
は、４点補間の場合の連続する４サンプルのうちの真中
の２つを使用したほうがよい。なぜならば、４点補間の
場合に補間されるサンプルの位置は該真中の２サンプル
の間であり、その４点補間で得られる補間サンプルに対
して２点補間の際の補間サンプルの位相をあわせるた
め、２点補間を該真中の２サンプルで行うようにする。
２点補間の場合、補間カウンタ４９は「０」、「１」を
発生するので、セレクタ４３で「−２」を選択すると、
その２つの加算値を総合すると「−２」、「−１」とな
り、それが実現する。位相をあわせる理由は、波形を４
点補間にするか２点補間にするかでサンプルの位置が変
わるため、例えば２波形を混合する場合等に、波形の補
間方法を切り換えたことで音色が大きく変化してしまう
のを防ぐためである。

【００４９】ビット数拡大部４４は、セレクタ４３の出
力する各種データ（４ビット程度）のビット数を加算器
４７における演算ビット数（１６〜２０ビット程度）ま
で符号拡張する回路である。

【００５０】このように、加算器４７において補正され
たアドレス整数部の最下位ビット（１ビット）は信号Ｏ
ＤＤとして外付け回路７へ供給され、そのビットも含む
全ビットがシフトダウン部４８へ供給される。上記信号
ＯＤＤは、１６ビット長の波形メモリ６から８ビットの
圧縮波形データを取り出す際、下位８ビットから取り出
すか、上位８ビットから取り出すかを指示する信号であ
る。シフトダウン部４８は、圧縮信号ＣＯＭＰが「１」
の場合に、アドレスデータを１ビットシフトダウンして
加算器５０へ供給する。

【００５１】圧縮波形が読みだされる時分割チャンネル
では、加算回路４７の出力するアドレス整数部がシフト
ダウン部４８において１ビットシフトダウンされる。該
シフトダウンにより、ラッチ回路４５や加算器４７にお
けるアドレスが「２」進む毎に「１」進むアドレスが生
成されシフトダウン部４８から出力される。すなわち、
圧縮波形の各サンプル番号を示すアドレスは、シフトダ
ウン部４８において、波形メモリ６を読み出すためのア
ドレスに変換されるわけである。

【００５２】また、補間カウンタ４９は、４点分の波形
データ（補間データ）を順次読み出すため、もしくは２
つの音源に対して各々２点分の波形データを順次読み出
すために、アドレスを進めるためのカウンタであり、音
源が１チップのとき、「０」、「１」、「２」、「３」
なる値を１チャンネルの４スロット内において順次、加
算器５０へ供給し、音源が２チップのとき、「０」、
「１」、「０」、「１」なる値を同４スロット内におい
て順次、加算器５０へ供給する。

【００５３】上記加算器５０は、上記アドレスデータに
スタートアドレスを加算するとともに、上記補間カウン
タ４９から各時分割チャンネルの４つのスロットのタイ
ミングで供給される「０」、「１」、「２」、「３」
（もしくは「０」、「１」、「０」、「１」）なる値を
加算し、４点分のアドレスデータを順次作成してゲート
回路５１へ供給する。ゲート回路５１は、上記４点分の
アドレスデータの出力タイミングを制御するもので、音
源が１チップの場合には常時、開状態となり、音源が２
チップの場合には、マスタ側の音源に対してはアドレス
データの前半の２タイムスロットだけが開状態となり、
スレーブ側の音源に対してはアドレスデータの後半の２
タイムスロットだけが開状態となる。したがって、波形
メモリ６のアクセス時間、すなわち各４チャンネル毎の
全４スロットのうち、前半の２スロットをマスター側
が、後半の２スロットをスレーブ側の音源が使用する。
このようにして得られたアドレスデータは波形メモリ６
へ供給される。波形メモリ６からは、上記アドレスデー
タに応じて波形データが読み出され、外付け回路７へ供
給される。

【００５４】（５）外付け回路の構成 次に、外付け回路７について図５を参照して説明する。
図５は外付け回路７の構成を示すブロック図である。図
において、遅延回路５５は、波形メモリ６から読み出さ
れた波形データ（１６ビット）を１タイムスロット分遅
延し、遅延回路５６へ供給するとともに、セレクタ５７
の一方の入力端へ供給する。遅延回路５６は、上記遅延
回路５５が出力する波形データ（４点分）を２タイムス
ロット分遅延し、上記セレクタ５７の他方の入力端へ順
次供給する。

【００５５】セレクタ５７は、通常、遅延回路５６の出
力、すなわち２タイムスロット分（遅延回路５５の遅延
を合せて３タイムスロット分）遅延した波形データ（４
点分）を後段へ順次出力し、２チップの音源を用いる場
合には、スレーーブ側の外付け回路７にて、遅延回路５
５の出力、すなわち１タイムスロット分遅延した波形デ
ータ（４点分）を後段へ順次出力する。これは、２チッ
プの音源を用いる場合には、マスター側の外付け回路は
４点分の波形データのうち、前半の２点（Ｉ，）ＩＩを
用い、スレーブ側の外付け回路は４点分の波形データの
うち、前半の２点が供給されるタイミングに対して、２
タイムスロット分遅れて供給される後半の２点（ＩＩ
Ｉ，ＩＶ）を用いるためである。そこで、セレクタ５７
は、４タイムスロットのうち、前半の２タイムスロット
を用いるマスター側では、遅延回路５６によって遅延さ
れた波形データを出力し、後半の２タイムスロットを用
いるスレーブ側では遅延回路５５の出力する波形データ
を出力するようになっている。

【００５６】次に、セレクタ５８は、セレクタ５７から
直接供給される波形データの上位８ビット、または下位
８ビットのいずれか、もしくは遅延回路５９，６０，６
１によって１タイムスロット分遅延された波形データの
上位８ビットまたは下位８ビットを、最終的な波形デー
タの下位８ビットとして選択的に出力するようになって
いる。

【００５７】ここで、セレクタ５８の出力選択について
図７を参照して説明する。図７は１６ビット長の波形メ
モリ６から各時分割チャンネルにおいて８ビットの圧縮
波形データを読み出す際の動作を説明するための図であ
る。図７（ａ）に示すように、１６ビット長の波形メモ
リ６には、前述したように、各アドレスの下位８ビッ
ト、上位８ビット毎に、８ビットに圧縮された圧縮波形
データが順次格納されている。波形メモリ６は、供給さ
れるアドレスに従って、１６ビット長の波形データ（２
つの圧縮波形データを含む）を順次出力する。したがっ
て、この波形メモリ６から、図７（ｂ）に示すような８
ビットの圧縮波形データを順番に取り出すためには、上
記１６ビット長の波形データを所定のタイミングで振分
ける必要がある。すなわち、図５に示すセレクタ５８に
は、同一タイミングで第１および第２の圧縮波形データ
（１６ビット）が供給されるので、信号ＯＤＤが「０」
のとき、すなわちデコードすべき最初の圧縮サンプルが
最初の読み出しデータの下位８ビットに入っている場合
は、当該時分割チャンネルの第１スロットで第１の圧縮
波形データを出力するには入力端Ａに直接供給される下
位８ビットのデータを出力すればよい。

【００５８】次に、第２スロットで第２の圧縮波形デー
タを出力するには、１タイムスロット分遅延された同一
の読み出しデータの上位８ビットのデータを出力すれば
よい。したがって、入力端Ｄに供給される、遅延回路５
９が出力する１タイムスロット分遅延された上位８ビッ
トのデータを出力すればよい。次に、第３の圧縮波形デ
ータは、波形メモリから２番目に読み出された読み出し
データの下位８ビットに入っているので、該データを出
力するには、第３スロットで１タイムスロット分遅延さ
れた下位８ビットのデータ、すなわち遅延回路６０から
入力端Ｃに供給される下位８ビットのデータを出力すれ
ばよい。さらに、第４の圧縮波形データを出力するに
は、第４スロットで２タイムスロット分遅延された上位
８ビットのデータ、すなわち遅延回路６１から入力端Ｅ
に供給される上位８ビットのデータを出力すればよい。

【００５９】これに対して、信号ＯＤＤが「１」のと
き、すなわちデコードすべき最初の圧縮サンプルが最初
の読み出しデータの上位８ビットに入っている場合に
は、セレクタ５８は、図７（ｃ）の右側に示すように、
各時分割チャンネルの第１〜第４のスロットにおいて、
入力端Ｂ，Ａ，Ｄ，Ｃの順で順次出力すればよい。ま
た、圧縮されていない波形データを読み出す場合には、
ゲート回路６２を開状態として、セレクタ５７から出力
される上位８ビットのデータを後段へ出力するととも
に、セレクタ５８によって入力端Ａに供給される下位８
ビットのデータを後段へ出力すればよい。この選択によ
り、セレクタ５７の出力で上位８ビット、下位８ビット
に分離されたデータがノンリニア拡張部６３の直前で再
び１６ビットに合成される。セレクタ５８から出力され
た圧縮波形データもしくは非圧縮波形データは、ノンリ
ニア拡張部６３へ供給される。なお、該波形データは、
圧縮波形データの場合には、セレクタが出力する８ビッ
トデータであり、非圧縮波形データの場合には、当然、
ゲート回路６２を介して供給される上位８ビットを加え
た１６ビットデータとなる。

【００６０】次に、ノンリニア拡張部６３は、圧縮信号
ＣＯＭＰが「１」、すなわち圧縮波形サンプルが供給さ
れた場合には、上記８ビットの圧縮波形データをログ
（対数値）からリニア（直線値）へ伸張するとともに、
符号を拡張して１６ビット長の波形データに変換した
後、復調回路６４へ供給する。つまり、前述した２次の
ＬＰＣまたはＤＰＣＭによる圧縮に加えて、その２次の
ＬＰＣまたはＤＰＣＭで生成された残差波形がさらにリ
ニア→対数変換されて、波形メモリ６に記憶する８ビッ
トの圧縮波形になっているわけである。一方、圧縮信号
ＣＯＭＰが「０」の場合には、供給される１６ビットの
非圧縮波形データをそのまま復調回路６４へ供給する。

【００６１】復調回路６４の内部では、供給される圧縮
波形データと、前回復調した波形データとに基づいて、
波形データを復調するようになっている。特に、２次の
ＬＰＣによる圧縮波形データの場合には、差分データ
（圧縮データ）が入力されると、１サンプリング周期
（＝３２チャンネル分の時間）分遅延された復調波形デ
ータと、２サンプリング周期分遅延された復調波形デー
タとに係数Ａ0，Ａ1を乗算した後、該乗算結果を上記差
分データに加算することによって、波形データを復調す
るようになっている。

【００６２】（６）復調回路の構成 ここで、上記復調回路６４について図８を参照して説明
する。図８は復調回路の一構成例を示すブロック図であ
る。図において、バッファＲＡＭ７０には、所定のタイ
ミングで、入力端ＤＩに供給される、復調された各チャ
ンネルの４点分の波形データが格納されるとともに、格
納された４点分の波形データが順次読み出されて、図示
するラッチ回路７１，７２，７３，７４へ供給される。
ラッチ回路７１には１サンプリング周期前の波形データ
が供給され、順次、ラッチ回路７２には２サンプリング
周期前の波形データ、ラッチ回路７３には３サンプリン
グ周期前の波形データ、そして、ラッチ回路７４には、
最も古い４サンプリング周期前の波形データが供給され
る。つまり、各チャンネル毎の過去に復調された４点分
の波形データがラッチ７１〜７４に順次ラッチされる。
ラッチ回路７１〜７４は、各々、供給される波形データ
を一旦保持し、セレクタ７５〜７８の第１の入力端へ供
給する。

【００６３】また、上記バッファＲＡＭ７０の読み出し
アドレス、および書き込みアドレスは、チャンネルカウ
ンタ８０、遅延回路８１、およびセレクタ８２により生
成される。チャンネルカウンタ８０は、所定のタイミン
グで「１」、「２」、…なるチャンネルを指示するカウ
ント値を生成し、セレクタ８２の一方の入力端と遅延回
路８１とへ供給する。遅延回路８１は、上記カウント値
を８スロット分（＝２チャンネル分）遅延して、セレク
タ８２の他方の入力端へ供給する。また、セレクタ８２
は、チャンネルカウンタ８０から直接供給されるカウン
ト値を、読み出しアドレスとしてバッファＲＡＭ７０へ
供給する一方、遅延回路８１から供給される８スロット
分遅延されたカウント値を書き込みアドレスとしてバッ
ファＲＡＭ７０へ供給する。

【００６４】セレクタ７５〜７８は、遅延回路８３，８
４，８５，８６を介して縦続接続されており、前述した
インクリメント信号ＩＮＣの第１〜第３スロットのパル
スに応じて、３つの入力端に供給されるデータのいずれ
かを選択的に後段の遅延回路へ出力するようになってい
る。また、セレクタ７５，７６の出力は、各々、遅延回
路８３，８４とともに乗算器８７，８８にも供給されて
いる。乗算器８７，８８には、各々、ＬＰＣ復調係数Ａ
₀，Ａ₁が供給されており、上記セレクタ７５，７６の出
力にこれらＬＰＣ復調係数Ａ₀，Ａ₁を乗算して、加算器
８９へ供給する。加算器８９は、乗算器８７，８８の出
力データを加算して、予測データとしてゲート回路９０
へ供給する。ゲート回路９０は、圧縮信号ＣＯＭＰが
「１」のときにのみ開状態となり、加算器８９の出力を
加算器９１の一方の入力端へ供給する。該加算器９１の
他方の入力端には、前述したノンリニア拡張部６３から
出力される波形データが供給されており、加算器９１
は、元となる波形データと予測データとを加算し、遅延
回路９２へ供給する。遅延回路９２は、上記加算された
波形データを１タイムスロット分遅延させた後、上述し
たセレクタ７５の第２の入力端へ供給する。

【００６５】また、上記遅延回路８３〜７６の出力は、
各々、次段のセレクタの第２の入力端および前段のセレ
クタの第３の入力端へ供給されるとともに、図面の上段
に示す前段のセレクタの第３の入力端、および次段のセ
レクタの第２の入力端へ供給されるようになっている。
図面上段に示されるセレクタ９３，９４，９５，９６
は、上述した下段のセレクタ７５〜７８と同様に、遅延
回路９７，９８，９９，１００を介して縦続接続されて
おり、前述したインクリメント信号ＩＮＣの第４スロッ
トのパルスに応じて、およびその後の順次送り動作で３
つの入力端に供給されるデータのいずれかを選択的に後
段の遅延回路へ出力するようになっている。遅延回路９
７〜１００の出力は、各々、次段のセレクタの第１の入
力端へ供給されるようになっている。また、最終段の遅
延回路１００の出力は、バッファＲＡＭ７０へ前述した
タイミングで書き込まれるとともに、図１に示す補間部
１９へ出力される。

【００６６】（７）補間部の構成 次に、前述した補間部１９の構成について図９を参照し
て説明する。図９は本実施例における補間部１９の一構
成を示すブロック図である。図において、アドレス発生
部１８から出力されるアドレス小数部は、減算器１０２
の一方の入力端、ビット反転器１０４、およびセレクタ
１０５の第３の入力端へ供給されている。補間カウンタ
１０１は、本実施例では、「１」，「２」，「３」，
「４」なる循環数列を生成し、これを所定のタイミング
で減算器１０２の他方の入力端へ供給する。上記「１」
〜「４」の数値は、４点分の波形データの各々に対応し
て出力されるようになっている。減算器１０２は、上記
「１」〜「４」の各値からアドレス小数部を減算し、こ
れを係数メモリ１０３へ供給する。係数メモリ１０３に
は、図１０（ａ）に示す補間係数が記憶されており、減
算器１０２から供給される値に応じた補間係数をセレク
タ１０５の第１の入力端へ供給する。

【００６７】また、ビット反転器１０４は、上記アドレ
ス小数部をビット単位で反転し、これをセレクタ１０５
の第２の入力端へ供給する。セレクタ１０５は、２点補
間信号Ｐ２およびマスター信号ＭＣの値に応じて、第１
〜第３の入力端のいずれかに供給されたデータを乗算器
１０７の一方の入力端へ供給する。４点補間の場合に
は、２点補間信号Ｐ２が「０」となり、この場合、セレ
クタ１０５は、係数メモリ１０３から供給される補間係
数を出力する。

【００６８】また、２つの音源構成で、各音源にて２点
補間する場合には、２点補間する時分割チャンネル内に
おいて、２点補間信号Ｐ２は常時「１」となり、マスタ
ー信号ＭＣが「１」の場合は前半の２スロット分の波形
データの入力タイミングを用い、「０」の場合は後半の
２スロット分の波形データの入力タイミングを用いる。
この場合、セレクタ１０５は、前半および後半、各々の
２点分の波形データに同期して、順次、ビット反転器１
０４から供給されるビット反転されたアドレス小数部、
直接供給されるアドレス小数部を乗算器１０７へ出力す
る。この操作により、図１０（ｂ）に示す２点補間時の
係数が乗算器１０７に供給される。

【００６９】遅延回路１０６は、各タイムスロット毎に
供給される波形データを順次遅延し、上記乗算器１０７
へ出力する。乗算器１０７は、各波形データに、対応す
るデータ（係数、反転されたアドレス小数部、もしくは
アドレス小数部）を乗算し、補間累算器１０８へ供給す
る。補間累算器１０８は波形データを累算した後、各時
分割チャンネル毎に、得られた補間サンプルを１つ、図
１に示すエンベロープ乗算部２１へ出力するようになっ
ている。

【００７０】（８）動作の説明 次に、上述した本実施例の楽音発生装置の動作について
図１１および図１２を参照して説明する。演奏者が音色
スイッチ２によって音色を設定し、鍵盤により演奏を行
なうと、演奏に応じたキーコード、タッチ等の演奏情報
が制御部３に供給される。そして、制御部３によって、
インターフェース１１を介して、各種情報がレジスタ群
１２へ供給される。レジスタ群１２の各々は、音源の
数、外付け回路の有無に応じて、前述した各種信号を各
部へ供給する。なお、音色設定や、鍵盤の操作による演
奏については各ケースにおける共通の操作として以下で
はその説明を省略する。また、以下では、図２（ａ）〜
（ｄ）に示す構成を、各々、ケースＡ，Ｂ，Ｃ，Ｄとし
て説明する。

【００７１】（８−１）ケースＡ まず、図２（ａ）に示すように、外付け回路７を装着せ
ず、かつ、１つの音源８で発音する場合について説明す
る。この場合には、外付け指示信号ＯＰ＝０、チップ信
号Ｃ２＝０、およびマスター信号ＭＣ＝１となり、楽音
の発音は、４点補間で、３２チャンネル分の発音が行な
われる。また、この場合には、圧縮波形は用いられな
い。

【００７２】アドレス発生部１８では、オフセット発生
部３６に供給される外付け指示信号ＯＰが「０」となる
ため、タイムスロットＴ１〜Ｔ４において出力されるオ
フセット値は、順次、「＋４」、「０」、「０」、「＋
４」となる。したがって、アドレスＲＡＭ３８において
は、タイムスロットＴ１において、４チャンネル分先の
チャンネルのアドレスデータがアドレスＲＡＭ３８から
読み出され、出力端ＤＯからラッチ回路３９へ出力され
ラッチされる（図４の「外付け回路が装着されていない
場合」を参照）。

【００７３】次に、タイムスロットＴ２，Ｔ３において
は、オフセット値が「０」であるため、自身のチャンネ
ルのアドレスデータがアドレスＲＡＭ３８から読み出さ
れて、アドレス整数部がラッチ回路４５にラッチされ、
アドレス小数部がラッチ回路４６にラッチされる。この
タイムスロットＴ２，Ｔ３の間に、タイムスロットＴ１
においてラッチ回路３９にラッチされた、４チャンネル
分先のアドレスデータは、そのアドレス整数部が全加算
器３１へ供給され、アドレス小数部が全加算器３２へ供
給される。そして、Ｆナンバ発生部３０からピッチデー
タに従って読み出されたＦナンバと加算されて更新さ
れ、アドレス制御部３４へ供給される。アドレス制御部
３４では、更新されたアドレスデータ（整数部、小数
部）に対し、アドレス制御データに従って、ループ読み
の処理等の所定の処理が行なわれた後、アドレスＲＡＭ
３８の入力端ＤＩへ供給される。

【００７４】そして、タイムスロットＴ４において、ア
ドレス制御部３４から供給された、更新されたアドレス
データがアドレスＲＡＭ３８の４チャンネル分先のチャ
ンネルに相当するアドレスに格納される。すなわち、こ
の場合には、各チャンネルのアドレスデータの更新は、
４チャンネル分未来のチャンネル処理におけるタイムス
ロットＴ１，Ｔ４で行なわれ、各チャンネルのアドレス
データは該当チャンネル処理におけるタイムスロットＴ
２，Ｔ３で出力される。アドレスデータの整数部はラッ
チ回路４５を経て加算器４７へ供給される。

【００７５】一方、この場合、チップ信号Ｃ２および２
点補間信号Ｐ２は共に「０」であるため、セレクタ４３
からは「−３」が出力され、ビット拡大部４４において
ビットが伸張された後、加算器４７へ供給される。アド
レス整数部には、上記加算器４７においてアドレス補正
値が加算される。補正されたアドレス整数部は、シフト
ダウン部４８に供給される。非圧縮波形データを読み出
す場合であり、圧縮信号ＣＯＭＰは「０」となるので、
シフトダウン部４８にてシフトダウンされずに、そのま
ま加算器５０へ供給される。

【００７６】加算器５０で、シフトダウン部４８から出
力されたアドレス整数部に、スタートアドレスと補間カ
ウンタ４９からの補間カウント値とが加算された後、ゲ
ート回路５１へ供給される。この場合、４点補間である
ため、補間カウンタ４９からは、１時分割チャンネルの
各タイムスロット毎に、「０」、「１」、「２」、
「３」となるカウント値が順次出力される。そして、ス
タートアドレス＋アドレス整数部＋補間カウント値なる
４点分のアドレスデータはゲート回路５１を介して波形
メモリ６へ供給される。前述した通り、読み出される波
形データのアドレスは、各時分割チャンネルのスタート
アドレスとラッチ回路４５にラッチされたアドレスの和
に、セレクタ４３と補間カウンタ４９から供給される総
合値「−３」、「−２」、「−１」、「０」を加算した
アドレスである。

【００７７】波形メモリ６からは上記アドレスデータに
従って波形データ（４点分）が読み出され、音源８の補
間部１９へ供給される。補間部１９では、この場合、４
点補間であるので、係数メモリ１０３から出力される係
数（４点分）がセレクタ１０５から順次出力され、乗算
器１０７へ供給される。また、補間部１９の遅延回路１
０６には、上述した波形メモリ６から読み出された４点
分の波形データが順次供給される。したがって、各時分
割チャンネルの４つのスロットで読み出された波形デー
タは、乗算器１０７において、上記対応する係数が乗算
された後、補間累算器１０８で累算され、各時分割チャ
ンネルの補間された波形データとして図１に示すエンベ
ロープ乗算部２１へ供給される。このタイミングは、図
１２の「４点補間時」に示されている。

【００７８】一方、エンベロープ発生部２０では、エン
ベロープ制御レジスタ１７から供給されるエンベロープ
制御信号に応じて、３２チャンネル分のエンベロープが
順次生成され、該エンバロープは上記エンベロープ発生
乗算部２１へ供給される。そして、エンベロープ乗算部
２１において、各時分割チャンネル毎に上記補間された
波形データに、上記エンベロープが付与され、チャンネ
ル累算部２２において、３２チャンネル分の波形データ
がミキシングされて、１サンプリング周期毎のミキシン
グ波形データとなり、ＤＡＣ２３によりアナログ信号に
変換された後、サウンドシステム１０において楽音とし
て発音される。なお、上述したケースＡの構成では、発
音される楽音のピッチに制限はない。

【００７９】（８−２）ケースＢ 次に、図２（ｂ）に示すように、外付け回路７を装着せ
ず、かつ、２つの音源８ａ，８ｂで発音する場合につい
て説明する。この場合には、マスター側の音源８ａに対
しては、外付け指示信号ＯＰ＝０、チップ信号Ｃ２＝
１、およびマスター信号ＭＣ＝１となる一方、スレーブ
側の音源８ｂに対しては、外付け指示信号ＯＰ＝０、チ
ップ信号Ｃ２＝１、およびマスター信号ＭＣ＝０とな
る。この場合は、２点補間（全時分割チャンネルの信号
Ｐ２が全て「１」）で、６４チャンネル分の発音が行な
われる。この場合も、ケースＡと同様に圧縮波形データ
は用いられない（信号ＣＯＭＰは全て「０」）。また、
各音源８ａ，８ｂにおけるアドレス発生部１８における
ラッチ回路４５までの動作は、前述した場合と同一であ
るので説明を省略する。

【００８０】先に説明したように、２点補間の時分割チ
ャンネル（Ｐ２が「１」）については、セレクタ４３で
必ず「−２」が選択される。また、圧縮波形は用いられ
ないので、シフトダウン部４８は、入力するアドレスを
そのまま出力する。結局、シフトダウン部４８の出力す
るアドレスは、ラッチ回路４５にラッチされたアドレス
にセレクタ４３の出力する「−２」を加算した値にな
る。ケースＢのこれ以降の説明において、２音源構成の
各音源の構成要件は、添字ａ，ｂによって区別すること
とする。

【００８１】まず、マスター側の音源８ａでは、アドレ
ス発生部１８ａの加算器５０ａにおいて、アドレス整数
部にスタートアドレスと補間カウンタからの補間カウン
ト値とが加算され、ゲート回路５１ａへ供給される。こ
の場合、２点補間であるため、補間カウンタ４９ａから
は、「０」、「１」、「０」、「１」となるカウント値
が出力される。また、音源が２つあるため（信号Ｃ２が
「１」）、マスター側のゲート回路５１ａは前半の２点
分の期間のみ開状態となり、タイムスロットＴ１，Ｔ２
の２点分のアドレスデータが波形メモリ６へ供給され
る。一方、スレーブ側の音源８ｂにおいては、ゲート回
路５１ｂが後半の２点分の期間のみ開状態となるため、
タイムスロットＴ３，Ｔ４の２点分のアドレスデータが
波形メモリ６へ供給される。

【００８２】つまり、ゲート回路５１ａおよび５１ｂに
入力するアドレスとしては、加算器４７の加算値「−
２」も含めて、ラッチ回路４５にラッチしたアドレスに
対し「−２」、「−１」、「−２」、「−１」した値
が、Ｔ１〜Ｔ４のタイムスロットにて供給されている。
マスター側のゲート回路５１ａではこのうちの前半の２
スロット分を出力し、スレーブ側のゲート回路５１ｂで
は後半の２スロット分を出力する訳であるが、マスター
側もスレーブ側もそれぞれに許された波形メモリの２ス
ロット分のアクセス時間において、ラッチ回路４５にラ
ッチしたアドレスに対し「−２」、「−１」した２つの
アドレスを出力している。

【００８３】波形メモリ６からはマスター側の出力した
前２つと、スレーブ側の出力した後２つの４スロット分
のアドレスデータに従って、４点分の波形データが読み
出され、マスター側の音源８ａの補間部１９ａへ供給さ
れるとともに、スレーブ側の音源８ｂの補間部１９ｂへ
供給される。この場合、マスター側の補間部１９ａで
は、マスター信号ＭＣが「１」であるため、タイムスロ
ットＴ１においては、セレクタ１０５からビット反転器
１０４が出力するビット反転されたアドレス小数部が出
力され、また、第２のタイムスロットＴ２においては、
直接供給されるアドレス小数部が出力される。この操作
により、マスター側の音源８ａに対する２点補間の係数
が供給され、残りのＴ３とＴ４のタイムスロットでは、
セレクタ１０５はいずれの入力も選択しない（すなわ
ち、「０」を出力する）。

【００８４】同様に、スレーブ側の補間部１９ｂでは、
マスター信号ＭＣが「０」であるため、前半のＴ１とＴ
２のタイムスロットでは「０」を出力し、さらにタイム
スロットＴ３においては、ビット反転器１０４から供給
されるビット反転されたアドレス小数部が出力され、ま
た、次のタイムスロットＴ４においては、直接供給され
るアドレス小数部が出力される。この操作により、１チ
ャンネルの４スロットのうちの後半２スロットにおいて
スレーブ側の音源８ｂに対する２点補間の係数が供給さ
れる。

【００８５】一方、マスター側の補間部１９ａの遅延回
路１０６ａには、上述した波形メモリ６から読み出され
た４点分の波形データが順次供給される。そのうちの前
半の２スロットで供給される２点分の波形データに対
し、乗算器１０７ａにおいて、上記対応する補間係数が
乗算された後、補間累算器１０８ａによって累算され、
補間された波形データとして図１に示すエンベロープ乗
算部２１ａへ供給される。同様に、スレーブ側では、波
形メモリ６から読み出された波形データのうち、後半の
２スロットに読み出された２点分の波形データに対し
て、乗算器１０７ｂにおいて、上記対応する補間係数が
乗算された後、補間累算器１０８ｂによって累算され、
補間された波形データとして、音源８ｂのエンベロープ
乗算部２１ｂへ供給される。

【００８６】また、各音源８ａ，８ｂでは、エンベロー
プ発生部２０ａ，２０ｂにおいて、エンベロープ制御レ
ジスタ１７ａ，１７ｂから供給されるエンベロープ制御
信号に応じて、各３２チャンネル分のエンベロープ（合
計６４チャンネル）が順次生成され、該エンバロープは
上記エンベロープ発生乗算部２１ａ，２１ｂへ供給され
る。そして、エンベロープ乗算部２１ａ，２１ｂにおい
て、各時分割チャンネルの上記補間された波形データ
に、上記エンベロープが付与され、チャンネル累算部２
２ａ，２２ｂにおいて、３２チャンネル分の波形データ
がミキシングされて、ＤＡＣ２３ａ，２３ｂによりアナ
ログ信号に変換された後、サウンドシステム１０ａ，１
０ｂにおいて楽音として発音される。なお、上述したケ
ースＢの構成では、発音される楽音のピッチに制限はな
い。

【００８７】（８−３）ケースＣ 次に、図２（ｃ）に示すように、１つの音源８に対し
て、外付け回路７を１つ装着した場合について説明す
る。この場合には、外付け指示信号ＯＰ＝１、チップ信
号Ｃ２＝０、およびマスター信号ＭＣ＝１となり、４点
補間で、３２チャンネル分の発音が行なわれる。なお、
この場合には外付け回路７が装着されているので、各時
分割チャンネルで非圧縮波形データもしくは圧縮波形デ
ータの双方に対して楽音の発音が可能である。

【００８８】まず、アドレス発生部１８では、オフセッ
ト発生部３６に供給される外付け指示信号ＯＰが「２」
となるため、タイムスロットＴ１〜Ｔ４において出力さ
れるオフセット値は、順次、「＋４」、「＋２」、
「０」、「＋４」となる。したがって、アドレスＲＡＭ
３８においては、第１のタイムスロットＴ１において、
４チャンネル分先のチャンネルのアドレスデータがアド
レスＲＡＭ３８から読み出され、出力端ＤＯからラッチ
回路３９にラッチされる。

【００８９】次に、次の第２のタイムスロットＴ２にお
いては、オフセット値が「２」であるため、２チャンネ
ル分先のアドレス整数部がアドレスＲＡＭ３８から読み
出され、ラッチ回路４５にラッチされる。そして、第３
のタイムスロットＴ３においては、オフセット値が
「０」であるため、自身のチャンネルのアドレス小数部
がアドレスＲＡＭ３８から読み出されて、ラッチ回路４
６にラッチされる。このタイムスロットＴ２，Ｔ３の間
に、タイムスロットＴ１においてラッチ回路３９にラッ
チされた、４チャンネル分先のアドレスデータのアドレ
ス整数部が全加算器３１へ供給され、アドレス小数部が
全加算器３２へ供給される。そして、Ｆナンバ発生部３
０からピッチデータに従って読み出されたＦナンバと加
算されて、更新されたアドレスデータ（整数部、小数
部）は、アドレス制御部３４にて、制御データに応じた
制御を施された後に、アドレスＲＡＭ３８の入力端ＤＩ
へ供給される。

【００９０】そして、第４のタイムスロットＴ４におい
て、上記更新されたアドレスデータがアドレスＲＡＭ３
８の４チャンネル分先のチャンネルに相当するアドレス
に格納される。すなわち、この場合には、各チャンネル
のアドレスデータの更新は、４チャンネル分未来のチャ
ンネル処理におけるタイムスロットＴ１，Ｔ４で行なわ
れ、各チャンネルのアドレス整数部は、２チャンネル分
未来のチャンネル処理におけるタイムスロットＴ２で出
力されるとともに、アドレス小数部は該当チャンネルの
第３のタイムスロットＴ３で出力される。

【００９１】この場合、セレクタ４３から供給されるア
ドレス補正値は、各時分割チャンネルで読出す波形が圧
縮波形であるかどうか（信号ＣＯＭＰが「１」かどう
か）で変わってくる。圧縮波形の場合、セレクタ４３
は、必ず、戻り量発生部４２の出力する戻り量を選択す
る。一方、非圧縮波形では、２点補間も選択できるた
め、セレクタ４３において「−２」が選択される可能性
もあるが、通常は、補間の精度の良い４点補間を使うの
で、セレクタ４３では、一定値「−３」を選択出力す
る。

【００９２】ビット拡大部４４においてビットが伸張さ
れた後、加算器４７へ供給される。アドレス整数部に
は、上記加算器４７において上記アドレス補正値が加算
される。補正されたアドレス整数部は、シフトダウン部
４８に供給されるとともに、その最下位ビットは信号Ｏ
ＤＤとして、補間部１９へ供給される。上記アドレス整
数部は、圧縮波形データを読み出す場合には、圧縮信号
ＣＯＭＰが「１」となるので、１ビット分、シフトダウ
ンされた後、加算器５０へ供給される。

【００９３】上記２チャンネル前のアドレス整数部は、
加算器５０によって、スタートアドレスと補間カウンタ
からの補間カウント値とが加算され、ゲート回路５１へ
供給される。この場合、音源は１チップであるため、補
間カウンタ４９からは、各時分割チャンネルの４つのタ
イムスロットＴ１〜Ｔ４にわたり、順次「０」、
「１」、「２」、「３」となるカウント値が出力され
る。また、ゲート回路５１は全タイムスロットにわたっ
て開状態となり、スタートアドレス＋アドレス整数部＋
補間カウント値なる４点分のアドレスデータはゲート回
路５１を介して波形メモリ６へ供給される。

【００９４】前述したように、セレクタ４３から供給さ
れるアドレス補正値が、各時分割チャンネルで読出す波
形の圧縮状態に応じて異なっているので、ここで出力さ
れる４点分のアドレスデータも、それに応じて異なった
データが出力されている。まず、圧縮波形を再生中の時
分割チャンネルで出力される４点分のアドレスである
が、先に説明したとおり、このアドレスは、既にデコー
ドされた複数のサンプルのうちの最終サンプルの次の圧
縮サンプル、すなわち次にデコードすべきサンプルを含
むアドレスを先頭とする連続４アドレスになっている。
つまり、各時分割チャンネルの最初のスロットで読まれ
た１データの中に、該次にデコードすべきサンプルが含
まれており、さらに残り３スロットにわたり、それに引
き続く３アドレス分のデータが読みだされる。一方、非
圧縮波形を再生する時分割チャンネルの場合であるが、
この時出力される４アドレスは、そのまま、４点補間の
ための４サンプルのアドレスになっている。既に説明し
たように、この４アドレスは、ラッチ回路４５にラッチ
されたアドレスを最後の４点目のアドレスとする連続４
アドレスになっている。

【００９５】波形メモリ６からは上記アドレスデータに
従って波形データ（４点分）が読み出され、外付け回路
７へ供給される。外付け回路７においては、信号Ｃ２が
「０」であるので、遅延回路５６の出力、すなわち２タ
イムスロット分遅延した波形データ（４点分）がセレク
タ５７から出力される（図１１の「復調回路入力」を参
照）。次に、圧縮波形を再生中の時分割チャンネルにお
けるセレクタ５８の動作を説明する。セレクタ５８から
は、信号ＯＤＤが「０」のときには、該時分割チャンネ
ルの４タイムスロットで、順次、入力端Ａ，Ｄ，Ｃ，Ｅ
の順で波形データが出力される。この結果、図７（ａ）
に示すように、順次、第１の波形データ（Ｉ）、第２の
波形データ（ＩＩ）、次に、第３の波形データ（ＩＩ
Ｉ）、そして、第４の波形データ（ＩＶ）が出力され
る。これに対して、信号ＯＤＤが「１」のときには、セ
レクタからは、同４タイムスロットで、入力端Ｂ，Ａ，
Ｄ，Ｃの順で波形データが出力される。セレクタ５８か
ら出力された波形データ（各８ビット）は、順次、ノン
リニア拡張部６３へ供給され、１６ビットデータに変換
された後、図８に示す復調回路６４へ供給される。

【００９６】一方、セレクタ５７から非圧縮波形が出力
される時分割チャンネルにおいては、セレクタ５８が入
力端Ａを選択出力すると共に、ゲート６２が開かれ、セ
レクタ５７の出力する下位８ビットと、ゲート６２の出
力する上位８ビットが合成され、セレクタ５７の出力し
た１６ビットのデータがそのままノンリニア拡張部６３
に供給される。ノンリニア拡張部６３は、この１６ビッ
トの非圧縮波形に対しては、何も処理も施せずそのまま
復調回路６４に出力する。

【００９７】２次ＬＰＣの圧縮波形を再生する時分割チ
ャンネルにおける復調回路６４の動作を説明する。復調
回路６４では、１つ過去のチャンネルの再生処理におい
て、バッファＲＡＭ７０から既に再生済の波形データの
うちの最後の４点分が読み出されて、新しい順に、順次
ラッチ７１，７２，７３，７４に保持されている。そし
て、セレクタ７５〜７８における現チャンネルの第１の
タイムスロットにおいて、下段のセレクタ７５〜７８が
第１の入力端（上段の入力端）、すなわち上記ラッチ７
１〜７４によって保持された波形データを順次後段の遅
延回路８３〜８６へ出力する（図１１の「セレクタａ」
の「上」を参照）。各セレクタ７５〜７８から出力され
たデータは、遅延回路８３〜８６によって１タイムスロ
ット分遅延された後、再び、前段のセレクタの第３の入
力端へ供給される。特に、セレクタ７５，７６の出力
は、乗算器８７，８８において、係数Ａ0，Ａ1が乗算さ
れた後、加算器８９で加算され、ゲート９０（圧縮波形
の場合、オープン）、加算器９１を介して、遅延回路９
２により遅延された後、セレクタ７５の第２の入力端へ
供給される。

【００９８】前述したように、セレクタ７５で選択出力
されているデータは、１つ前に復調再生された波形デー
タであり、セレクタ７６の出力データは２つ前に復調さ
れた波形データであるので、それらに係数Ａ０、Ａ１を
乗じて、加算器９１で入力してくる圧縮波形データに加
算することにより、２次のＬＰＣ圧縮されたデータが復
調され、加算器９１から復調された波形データが順次出
力される。なお、入力する波形がＤＰＣＭ圧縮の圧縮波
形の場合は、その時分割チャンネルの該係数Ａ０、Ａ１
として、それぞれ、「１」、「０」の値を供給してやれ
ばよい。

【００９９】そして、次のタイムスロットにおいて、各
セレクタ７５〜７８は、アドレス発生部１８から供給さ
れるインクリメント信号ＩＮＣ1の状態に応じて、第２
もしくは第３の入力端に供給されるデータを後段の回路
へ出力する（図１１の「セレクタａのｘ１」を参照）。
インクリメント信号ＩＮＣ1が「１」のときには、第２
の入力端に供給されるデータが選択的に後段の回路へ出
力され、インクリメント信号ＩＮＣ1が「０」のときに
は、第３の入力端に供給されるデータが選択的に後段の
回路へ出力される。すなわち、インクリメント信号ＩＮ
Ｃが「１」のときには、データを更新する必要がある場
合であり、各セレクタの前段のディレイから供給された
データを後段のディレイに出力することになる。一方、
インクリメント信号ＩＮＣ1が「０」のときには、デー
タを更新する必要がない場合であり、セレクタの後段の
ディレイから出力されたデータを再びそのディレイに戻
し、前のタイムスロットにおいて各ディレイの出力して
いたデータを再び出力することになる。以下、インクリ
メント信号ＩＮＣ1からインクリメント信号ＩＮＣ3ま
で、各インクリメント信号の状態に応じて上記処理が行
なわれる（図１１の「セレクタａ」および「インクリメ
ント信号ＩＮＣ」を参照）。

【０１００】すなわち、復調回路６４の加算器９１に対
し、ノンリニア拡張部からは４サンプル分の８ビット圧
縮波形データが順次供給され、一方、音源８のＩＮＣ発
生部４１からはデコードすべき圧縮波形データの数のパ
ルスがＩＮＣ信号として供給されているので、該信号Ｉ
ＮＣ１〜ＩＮＣ３の中の「１」の信号数だけ順送りが行
われ、加算器９１から出力される復調サンプルがディレ
イ９２を通過した後にディレイ群８３〜８６に順次取り
込まれる。なお、下段のセレクタ７５〜７８における当
該時分割チャンネルの処理は、この信号ＩＮＣ３のタイ
ムスロットで終了し、次のタイムスロットからは次の時
分割チャンネル処理に移行する。一方、上段のセレクタ
９３〜９６においては、当該時分割チャンネルの処理
を、次の信号ＩＮＣ４のタイムスロットから連続４タイ
ムスロット分の期間行う。

【０１０１】そして、インクリメント信号ＩＮＣ4が供
給されると、上段のセレクタ９３〜９６は、該インクリ
メント信号ＩＮＣ4に応じて、当該タイムスロットにお
いて第２もしくは第３の入力端へ下段の遅延回路８３〜
８６から供給されたデータを選択的に後段の遅延回路９
７〜１００へ出力する（図１１の「セレクタｂ」および
「インクリメント信号ＩＮＣ」を参照）。すなわち、イ
ンクリメント信号ＩＮＣ4が「１」のときには、データ
を更新する場合であって、第２の入力端へ供給されるデ
ータ、すなわち下段のディレイ９２、８３、８４、８５
の出力する波形データがそれぞれ選択的に後段の遅延回
路９７〜１００へ出力される。一方、インクリメント信
号ＩＮＣ4が「０」ときには、データを更新する必要が
ない場合であり、第３の入力端へ供給されるデータ、す
なわち下段のディレイ８３〜８６の出力する波形データ
がそれぞれ選択的に後段の遅延回路９７〜１００へ出力
される。

【０１０２】信号ＩＮＣ４のタイムスロットでディレイ
９７〜１００に取り込まれる４サンプル分の波形データ
のうち、４スロットのＩＮＣ信号のうちの「１」であっ
たスロット数と同じ数のサンプルが、今回の時分割チャ
ンネルの処理で新たに復調されたデータであり、残りは
それ以前の同時分割チャンネルの処理で既に復調されて
いたデータである。この、４サンプル分の再生波形デー
タが、続く連続４スロットの期間にわたって、復調回路
６４から出力されると同時に、当該チャンネルの過去に
再生された４サンプル分のデータとして波形サンプルバ
ッファＲＡＭ７０の当該チャンネルに対応した位置に順
次書き込まれる。

【０１０３】したがって、信号ＩＮＣ4の次のタイムス
ロット以降、上段のセレクタ９３〜９６は常時第１の入
力端（上段の入力端）へ供給されるデータを選択し、後
段の遅延回路９７〜１００へ順次出力する（図１１の
「セレクタｂ」を参照）。すなわち、セレクタ９３は
「０」を出力し、セレクタ９４〜９６は、前段の遅延回
路からのデータを後段の遅延回路へ出力する。したがっ
て、最終段の遅延回路１００からは、順次、復調された
４点分の波形データが古い順に出力され、バッファＲＡ
Ｍ７０へ順次書き込まれるとともに、復調回路６４の出
力波形データとして出力される（図１１の「バッファＲ
ＡＭ」を参照）。

【０１０４】次に、非圧縮波形を再生する時分割チャン
ネルにおける復調部６４の動作について説明する。４点
補間を行うということであったので、当該時分割チャン
ネルにおいて、復調部６４には、ノンリニア拡張部よ
り、補間に必要な４点分のＨ圧縮波形データが順次供給
される。この場合、１音源構成（信号Ｃ２が「０」）
で、当該チャンネルについて４点補間（信号Ｐ２が
「０」）かつ非圧縮波形（信号ＣＯＭＰが「０」）であ
るので、ＩＮＣ信号発生部は全４パルスを発生する。復
調回路６４の動作は、前述した圧縮波形のチャンネルの
場合と同様であるが、この場合、信号ＣＯＭＰが「０」
であるのでゲート９０は閉じた状態となり、加算器９１
からはその片方の入力に順次供給される４点分の非圧縮
データがそのまま出力される。加算器９１を通過した非
圧縮波形データは、まず、先の３点分が全て「１」であ
る信号ＩＮＣ１〜３に応じてディレイ８３〜８５に順送
りで取り込まれ、続く「１」の値の信号ＩＮＣ４によっ
て、最後に入力される４点目の波形データと共に上段デ
ィレイ９７〜１００に取り込まれる。取り込まれた４点
分の非圧縮波形データは、圧縮波形データの場合と同じ
４スロット分のタイミングで、順次ディレイ１００から
出力され、バッファＲＡＭ７０に書き込まれると同時
に、復調回路６４の出力波形データとして出力される。

【０１０５】上記復調回路６４によって復調された４点
分の波形データは、図１に示す音源８の補間部１９へ供
給される。この場合、４点補間であるので２点補間信号
Ｐ２が「０」となっている。したがって、補間部１９の
セレクタ１０５は、第１の入力端（上段の入力端）に供
給される係数メモリ１０３からの補間係数を出力する
（図１２の「４点補間時（Ｐ２＝０）」を参照）。そし
て、各波形データは、乗算器１０７において、上記対応
する補間係数が乗算された後、補間累算器１０８で累算
され、各時分割チャンネルの補間された波形データとし
て図１に示すエンベロープ乗算部２１へ供給される。

【０１０６】一方、エンベロープ発生部２０では、エン
ベロープ制御レジスタ１７から供給されるエンベロープ
制御信号に応じて、３２チャンネル分のエンベロープが
順次生成され、該エンバロープは上記エンベロープ発生
乗算部２１へ供給される。そして、エンベロープ乗算部
２１において、各時分割チャンネル毎に、上記補間され
た波形データに、上記エンベロープが付与され、チャン
ネル累算部２２において、３２チャンネル分の波形デー
タがミキシングされて、１サンプリング周期毎のミキシ
ング波形データを生成し、ＤＡＣ２３によりアナログ信
号に変換された後、サウンドシステム１０において楽音
として発音される。

【０１０７】なお、上述したケースＣの構成では、１６
ビットデータ（非圧縮）の場合には、発音される楽音の
ピッチに制限はなく、８ビットデータ（圧縮）の場合に
は、２００ＫＨｚまで（すなわち、Ｆナンバが「４」以
下）のピッチ制限が生じる。なぜならば、本実施例で
は、各時分割チャンネル毎に、最大４点の圧縮波形デー
タまでしかデコードできず、かつ、圧縮波形データをデ
コードする時には、飛ばし読みは許されないからであ
る。

【０１０８】（８−４）ケースＤ 次に、図２（ｄ）に示すように、２つの音源８ａ，８ｂ
に対して、その各々に１つの外付け回路７ａ，７ｂを装
着した場合について説明する。この場合には、マスター
側の音源８ａに対しては、外付け指示信号ＯＰ＝２、チ
ップ信号Ｃ２＝１、およびマスター信号ＭＣ＝１となる
一方、スレーブ側の音源８ｂに対しては、外付け指示信
号ＯＰ＝２、チップ信号Ｃ２＝１、およびマスター信号
ＭＣ＝０となる。この場合、音源８ａ，８ｂでは、４点
補間で、３２チャンネル分の発音が行なわれ、全体とし
て計６４チャンネル分の発音が行なわれる。

【０１０９】まず、マスター側の音源８ａにおけるアド
レス発生部１８ａでは、オフセット発生部３６ａに供給
される外付け指示信号ＯＰが「２」となるため、タイム
スロットＴ１〜Ｔ４において出力されるオフセット値
は、順次、「＋４」、「＋２」、「０」、「＋４」とな
る。したがって、タイムスロットＴ１においては、４チ
ャンネル分先のチャンネルのアドレスデータがアドレス
ＲＡＭ３８ａから読み出され、ラッチ回路３２ａによっ
てラッチされる。

【０１１０】次に、タイムスロットＴ２においては、オ
フセット値が「２」であるため、２チャンネル先のアド
レス整数部がアドレスＲＡＭ３８ａから読み出され、ラ
ッチ回路３９ａによってラッチされる。そして、タイム
スロットＴ３においては、オフセット値が「０」である
ため、自身のチャンネルのアドレス小数部がアドレスＲ
ＡＭ３８ａから読み出されて、ラッチ回路４６によって
ラッチされる。このタイムスロットＴ２，Ｔ３の間に、
タイムスロットＴ１において、ラッチ回路３９にラッチ
された、４チャンネル分先のアドレスデータは、そのア
ドレス整数部が全加算器３１ａへ供給され、アドレス小
数部が全加算器３２ａへ供給される。そして、Ｆナンバ
発生部３０ａが出力するＦナンバと加算されて更新さ
れ、更新されたアドレスデータ（整数部、小数部）は、
アドレス制御部３４ａにおいて、アドレス制御データに
応じた処理を施された後、アドレスＲＡＭ３８ａの入力
端ＤＩへ供給される。

【０１１１】そして、タイムスロットＴ４において、上
記更新されたアドレスデータがアドレスＲＡＭ３８ａの
４チャンネル分先のチャンネルに相当するアドレスに格
納される。すなわち、この場合には、各チャンネルのア
ドレスデータの更新は、４チャンネル分未来のチャンネ
ル処理におけるタイムスロットＴ１，Ｔ４で行なわれ、
各チャンネルのアドレス整数部は、１チャンネル分未来
のチャンネル処理におけるタイムスロットＴ２で出力さ
れるとともに、そのアドレス小数部は、該当チャンネル
のタイムスロットＴ３で出力される。

【０１１２】この構成の場合、外付け回路７ａ、７ｂの
デコード機能により圧縮波形も再生可能であり、さら
に、非圧縮波形の再生において、外付け回路７ａ、７ｂ
から過去サンプルを供給して４点補間を行うことが可能
である（ちなみに、圧縮波形では必ず４点補間を行い、
２点補間は選択されない）。ただし、該過去サンプルの
供給において、Ｆナンバが「２」を越える場合は新規サ
ンプルの供給が追い付かなくなるため、非圧縮波形の補
間を２点補間に設定する。また、圧縮波形のデコードに
ついては、やはり新規サンプルの供給スピードの理由に
よりＦナンバが「３」以下に制限される。このそれぞれ
の場合について、ラッチ回路４５以降の働きが異なるの
で、それぞれの場合について説明する。

【０１１３】まず、圧縮波形再生の場合であるが、この
時のセレクタ４３ａおよびシフトダウン部４８ａの働き
は、１音源構成の場合と全く同じであり、セレクタ４３
ａは補正値として戻り量発生部４２ａの出力する戻り量
を選択出力し、シフトダウン部４８ａでは、１ビットの
シフトダウンが行われる。半加算器３３ａの算出したア
ドレス進み量ΔＩは、上述した理由により値が「３」以
下に制限されており、その値ΔＩに応じて、戻り量発生
部４２ａは、戻り量を発生するし、ＩＮＣ発生部４１ａ
は同数のパルスを発生する。加算器５０ａには、シフト
ダウン部より１音源構成の場合と同じ値のアドレスが供
給されるが、今度の場合は信号Ｃ２が「１」であるた
め、補間カウンタ４９ａからは１時分割チャンネルの４
スロットにわたり、「０」、「１」、「０」、「１」を
供給する。マスター側ではその内の前半の２スロットで
波形メモリをアクセスし、先程と同様、既にデコードさ
れたサンプルの次の、次にデコードすべき圧縮サンプル
を含む１６ビットデータのアドレスと、該アドレスの次
のアドレスが、前半の２スロットにて順次ゲート回路５
１ａから出力され、波形メモリ６に供給される。

【０１１４】次に、非圧縮波形４点補間の場合である
が、通常の４点補間の場合と異なり、セレクタ４３ａは
戻り量発生部４２ａの発生する戻り量を選択出力する。
直前の圧縮波形の再生の場合と同様、半加算器３３ａの
算出するアドレス進み量ΔＩは、値が「２」以下に制限
されており、その進み量ΔＩに応じて、戻り量およびＩ
ＮＣ信号が生成される。加算器４７ａにて、ラッチ回路
４５ａにラッチされたアドレスに戻り量が加算され、加
算器４７ａの計算結果であるところの次に読み出すべき
非圧縮波形のアドレス（スタートアドレスからの相対ア
ドレス）が出力され、該アドレスは、信号ＣＯＭＰが
「０」であるので、シフトダウン部４８ａを何ら処理を
受けることなく通過し、加算器５０ａに入力する。補助
カウンタ４９ａからは、先と同様、１時分割チャンネル
の４スロットにわたり、「０」、「１」、「０」、
「１」が順次出力されており、ゲート回路５１ａでは、
加算器５０ａにおける加算結果のうちの前２スロットを
出力する。

【０１１５】この外付け回路７ａによるサンプル供給を
受けた４点補間の場合、外付け回路７ａのバッファＲＡ
Ｍ７０ａの中に過去の当該時分割チャンネルで読み出し
た４点分の非圧縮波形データがそのまま収納されてお
り、各時分割チャンネルで新たに読み出した波形データ
とバッファＲＡＭ７０ａの過去に読み出した４点分の波
形データから、補間に必要な４天分の波形データを得る
ようになっている。ここで、加算器４７の出力は、バッ
ファＲＡＭ７０ａに記憶された４点分の波形データに続
く、次の波形データの相対アドレスである。マスター側
の音源では、前半の２スロットを用いてバッファＲＡＭ
７０ａに記憶された波形データに続く、次の波形データ
とさらにその次の波形データを波形メモリ６から読み出
すようになっている。同時に、ＩＮＣ発生器４１ａから
は、アドレス進み量ΔＩに応じてインクリメント信号Ｉ
ＮＣ1〜ＩＮＣ4を順次発生する。該信号ＩＮＣ1〜ＩＮ
Ｃ4は、その読み出された波形データのうちいくつを外
付け回路７に取り込むかを示すパルス信号である。前述
したようにアドレスの進み量ΔＩは、「２」以下である
ので、信号ＩＮＣ3、ＩＮＣ4は必ず「０」になる。

【０１１６】最後に、非圧縮波形を２点補間する場合で
あるが、先に説明した２音源構成の場合と全く同じであ
る。つまり、セレクタ４３ａは一定値「−２」を選択出
力し、シフトダウン部４８ａは入力するアドレスをその
まま出力し、補間カウンタ４９ａは「０」、「１」、
「０」、「１」を出力し、ゲートはマスター側において
前半の２スロットのみ開く。したがって、動作の詳細に
ついての説明は省略する。ただし、ＩＮＣ発生部は、通
常と異なり、マスター側にて「１」、「１」「１」、
「１」を、スレーブ側にて「０」、「０」、「１」、
「１」を、それぞれ時分割チャンネルの４スロットの期
間に出力している。このインクリメント信号は、外付け
回路７ａ、７ｂから補間部１９ａ、１９ｂに対し、波形
データを出力する出力タイミングを、マスター側、スレ
ーブ側それぞれに適したタイミングで調整している。

【０１１７】一方、スレーブ側の音源８ｂにおいても、
マスター側の音源８ａと同様の動作により、２点分のア
ドレスデータが生成され、波形メモリ６へ順次供給され
る。ただし、スレーブ側の音源８ｂでは、最終段のゲー
ト回路５１ｂが後半の２タイムスロットだけ開状態とな
るため、後半の２点分のアドレスデータが出力されるこ
とになる。

【０１１８】波形メモリ６からは上記アドレスデータ
（マスター用の２点、スレーブ用の２点）に従って波形
データが順次読み出され、前半の２点分の波形データが
マスター側の音源８ａに対する外付け回路７ａへ供給さ
れ、後半の２点分の波形データがスレーブ側の音源８ｂ
に対する外付け回路７ｂへ供給される。

【０１１９】マスター側の外付け回路７ａにおいては、
セレクタ５７ａで遅延回路５６ａの出力を選択する。一
方、スレーブ側ではセレクタ５７ｂは遅延回路５５ｂの
出力側を選択する。この様子が、図１１の２チップ時
（マスター／スレーブ）に示されている。波形メモリの
各時分割チャンネルの４つのタイムスロットで取り込ま
れたデータをそれぞれＩ、ＩＩ、ＩＩＩ、ＩＶとする
と、マスター側ではその前半の２スロット分のデータ
Ｉ、ＩＩ、スレーブ側では後半の２スロット分のデータ
ＩＩＩ、ＩＶをそれぞれ取り込むわけである。図１１に
よると、セレクタ５７ａの出力するデータＩ、ＩＩのタ
イミングと、セレクタ５７ｂの出力するデータＩＩＩ、
ＩＶのタイミングが丁度同じタイミング（１時分割チャ
ンネルの４スロットのうちの前半２スロット）になるよ
う制御されているわけである。つまり、このセレクタ５
７ａ、５７ｂ以降の復調回路６４ａ、６４ｂのところま
ではマスター／スレーブとも同一のタイミングで動作し
ている。

【０１２０】セレクタ５７ａ、５７ｂから出力されたデ
ータは、それぞれ、その後につながるセレクタ５８ａ、
５８ｂ〜復調回路６４ａ、６４ｂにおいて所定の処理を
施されつつ通過するわけである。圧縮波形についてのこ
この部分での処理は、既に、外付け回路７付き１音源構
成のところで述べたものと全く同じであり、説明を省略
する。

【０１２１】次に、非圧縮波形を再生する時分割チャン
ネルの場合の説明を行う。セレクタ５７ａ、５７ｂを通
過した非圧縮波形の波形データは、外付け回路７付き１
音源構成のところで前述した非圧縮波形の場合と同様、
何ら処理を施されずに復調回路６４ａ、６４ｂに入力す
る。４点補間と２点補間の場合がありえるが、ここまで
はどちらも同じである。

【０１２２】先に復調回路６４ａ、６４ｂにおける非圧
縮波形の４点補間用過去サンプル供給の処理について説
明する。この場合、バッファＲＡＭ７０ａ、７０ｂには
当該時分割チャンネルで過去に読み出され補間に使用さ
れた４点分の波形データが記憶されている。今回の時分
割チャンネルで波形メモリ６から読み出されたデータが
加算器９１ａ、９１ｂに入力する前のタイミング（図１
１のバッファＲＡＭのＤＯのタイミング）において、該
４点分の波形データがバッファＲＡＭ７０ａ、７０ｂか
ら読み出され順次ラッチ７１ａ、７１ｂ〜７４ａ、７４
ｂにラッチされる。ラッチされた各データは、次の図１
１のセレクタａ「上」のタイミングでセレクタ７５ａ、
７５ｂ〜７８ａ、７８ｂにより選択され、ディレイ８３
ａ、８３ｂ〜８６ａ、８６ｂに供給される。

【０１２３】図１１に示されるように、そのタイミング
から、順次新たな読み出しデータが加算器９１ａ、９１
ｂに入力するが、この時、信号ＣＯＭＰが「０」である
ので、ゲート９０ａ、９０ｂは閉じており、入力した非
圧縮波形データはそのままディレイ９０ａ、９０ｂにそ
れぞれ供給される。先に述べたとおり、インクリメント
信号ＩＮＣとして、新たに取り込むべき波形データの数
だけパルスが供給されているので、セレクタａのＸ１と
Ｘ２のタイミングにおいて、該信号ＩＮＣ1〜ＩＮＣ2に
応じたシフトを行い（信号ＩＮＣ3〜ＩＮＣ4は必ず
「０」）、信号ＩＮＣ4のタイミングでセレクタ９３
ａ、９３ｂ〜９６ａ、９６ｂの第３の入力端からディレ
イ９７ａ、９７ｂ〜１００ａ、１００ｂに供給され、そ
の後、該上段のディレイ９７ａ、９７ｂ〜１００ａ、１
００ｂで順送りすることにより、ディレイ１００ａ、１
００ｂの出力がバッファＲＡＭ７０ａ、７０ｂに再び供
給され書込まれるとともに、復調部６４ａ、６４ｂの出
力として補間部１９ａ、１９ｂにそれぞれ供給される。
この出力されるデータは、結局、もともとバッファＲＡ
Ｍ７０ａ、７０ｂに入っていた過去に４点補間に使用し
た４点分の波形データを、信号ＩＮＣ1〜ＩＮＣ2に応じ
て新たに波形メモリ６から読み出した波形データで更新
した４点分の波形データが、今回の補間に使用する４点
分の波形データということになり、復調部６４ａ、６４
ｂから出力されるとともに、次回の処理のためバッファ
ＲＡＭ７０ａ、７０ｂに書込まれる。

【０１２４】次に、圧縮波形を再生している場合である
が、先に説明した通り、セレクタ５７ａ、５７ｂの働き
によりスレーブ側の入力波形のタイミングがマスター側
の１音源構成の場合と同じタイミングに揃えられ、セレ
クタ５８ａ、５８ｂで１音源構成の場合と同じに８ビッ
トデータに分離しているので、復調回路６４ａ、６４ｂ
に入る圧縮波形の態様は、先に説明した外付け回路７付
き１音源構成の場合と全く同じになる。したがって、ノ
ンリニア拡張部６３ａ、６３ｂで拡張された圧縮波形
は、復調回路６４ａ、６４ｂにおいて、その場合と同様
に復調、出力される。

【０１２５】最後に、非圧縮波形を２点補間する場合に
ついて説明する。上記の場合と同様、セレクタ５７ａ、
５７ｂにてマスター側とスレーブ側のデータが同一タイ
ミングになるように制御され、そのまま、セレクタ５８
ａ、５８ｂおよびゲート６２ａ、６２ｂとノンリニア拡
張部６３ａ、６３ｂを通過して復調回路６４に入力す
る。復調回路６４ａ、６４ｂの出力が入力する補間部１
９ａ、１９ｂでは、２音源構成で外付けがある場合と無
い場合とで、処理のタイミングが一緒であるので、復調
回路６４ａ、６４ｂでは、その同一タイミング化された
データを、マスター側、スレーブ側で異なるタイミング
にもう一度直して出力する必要がある。この場合、復調
回路６４ａ、６４ｂには、１チャンネル４タイムスロッ
ト分のインクリメント信号ＩＮＣとして、マスター側に
「１」、「１」、「１」、「１」が、スレーブ側に
「０」、「０」、「１」、「１」が供給されている。復
調回路６４ａ、６４ｂの各構成要素の働き自体はいまま
での説明と同じであるが、このインクリメント信号ＩＮ
Ｃにより、該異なるタイミングに直す処理が行われる。
すなわち、各時分割チャンネルの４タイムスロットの前
半２スロットに入っている２点分の非圧縮波形データ
は、マスター側復調回路６４ａの出口では各時分割チャ
ンネルの前半２スロット、スレーブ側復調回路６４ｂの
出口では後半２スロットの、それぞれ異なるタイミング
に入っている。

【０１２６】先に説明した通り、図４には、外付け回路
７有りの場合の２チャンネル時間分先にｉチャンネルの
アドレス発生している様子が示されている。一方、図１
１には、メモリアドレスとして、その２チャンネル時間
分先出しされたアドレスが示されており、波形メモリ６
から読み出されたデータは、このタイミングで外付け回
路７に取り込まれる。取り込まれたデータは、図１１の
出力として描かれているタイミングで外付け回路７より
出力される。すなわち、この図１１には、外付け回路７
に波形メモリの読み出しデータが入力されてから補間部
１９に波形データが出力される間での２チャンネル分の
時間遅れが生じる様子が示されている。図４の２チャン
ネル分先出しされたアドレスに対応した波形データは、
外付け回路７からそのチャンネル分後、つまり図４にお
ける外付け回路のない場合の読み出しタイミングと同じ
タイミングにて出力される。

【０１２７】補間部１９ａ、１９ｂの各時分割チャンネ
ルの４スロットの各入力タイミングにおける波形データ
は、上述してきた補間の各場合ごと、外付け回路が装着
されていないときと、装着されているときとで変らな
い。したがって、補間部１９ａ、１９ｂは、外付け回路
が装着されているか装着されていないかを気にすること
なく、指定された補間方法で補間を実行し、各時分割チ
ャンネル毎に１つの補間された波形データを出力する。

【０１２８】一方、エンベロープ発生部２０ａでは、エ
ンベロープ制御レジスタ１７ａから供給されるエンベロ
ープ制御信号に応じて、３２チャンネル分のエンベロー
プが順次生成され、該エンバロープは上記エンベロープ
発生乗算部２１ａへ供給される。そして、エンベロープ
乗算部２１ａにおいて、各時分割チャンネル毎に、上記
補間された波形データに、上記エンベロープが付与さ
れ、チャンネル累算部２２ａにおいて、３２チャンネル
分の波形データがミキシングされて、ＤＡＣ２３ａによ
りアナログ信号に変換された後、サウンドシステム１０
において楽音として発音される。

【０１２９】なお、上述したケースＤの構成では、１６
ビットデータ（非圧縮）の場合には、１００ＫＨｚまで
のピッチ制限が生じ、８ビットデータ（圧縮）の場合に
は、１５０ＫＨｚまでのピッチ制限が生じる。また、こ
の構成では２点補間も可能であり、この場合、１６ビッ
トデータ（非圧縮）ではピッチ制限がなくなる。また、
音源を２チップとした場合には、いずれか一方にのみ、
外付け回路を装着するようにしてもよい。

【０１３０】

【発明の効果】以上、説明したように、請求項１記載の
発明によれば、波形データを記憶する波形メモリと、複
数時分割チャンネル動作で前記波形メモリから波形デー
タを順次読み出すためのアドレスを発生するアドレス発
生手段と、前記時分割チャンネルの動作の所定のタイミ
ングで読み出された前記波形データに基づいて複数時分
割チャンネル分の楽音を生成する楽音生成手段とを備え
る楽音発生装置において、前記楽音発生装置の構成に追
加可能であって、前記波形メモリと前記楽音生成手段と
の間に挿入可能で、前記波形メモリから読み出された波
形データを入力し、所定の追加処理を施した後、前記楽
音生成手段に処理済みの楽音データを供給する追加処理
手段と、前記追加処理手段の追加時、前記追加処理手段
にて生じる波形データの遅延時間分、前記アドレス発生
手段のアドレスの出力タイミングを早める先出し制御手
段とを具備するようにしたため、音源を増設しても、各
チャンネルにおいて忠実な楽音を発音できるという利点
が得られる。。

【０１３１】また、請求項２記載の発明によれば、波形
データを記憶する波形メモリと、複数時分割チャンネル
毎にアドレスを生成し、該アドレスによって前記波形メ
モリから読み出された、各時分割チャンネル毎にｎ個の
波形データに基づいて複数時分割チャンネル分の楽音を
生成する第１の楽音生成手段とを備える楽音発生装置に
おいて、前記楽音発生装置の構成に追加可能であって、
前記第１の楽音生成手段とともに、前記波形メモリを共
用する第２の楽音生成手段と、前記第２の楽音生成手段
が追加される際には各時分割チャンネルにて読み出す必
要のある波形データの数を前記ｎ個より少ないｍ個に変
更する読み出し数変更手段とを具備するようにしたた
め、音源を増設しても、各チャンネルにおいて忠実な楽
音を発音できるという利点が得られる。

【０１３２】また、請求項３記載の発明によれば、波形
データを記憶する波形メモリと、複数時分割チャンネル
毎にアドレスを生成し、該アドレスによって前記波形メ
モリから読み出された、各時分割チャンネル毎にｎ個の
波形データに基づいて複数時分割チャンネル分の楽音を
生成する第１の楽音生成手段とを備える楽音発生装置に
おいて、前記楽音発生装置の構成に追加可能であって、
前記第１の楽音生成手段とともに、前記波形メモリを共
用する第２の楽音生成手段と、前記第２の楽音生成手段
を追加する際に追加され、波形データを一時記憶するバ
ッファであって、前記ｎ個の波形データのうち、前記波
形メモリを前記第２の楽音生成手段と時分割共用するこ
とによって読み出せなくなった数の波形データを供給す
るバッファとを具備するようにしたため、音源を増設し
ても、各チャンネルにおいて忠実な楽音を発音できると
いう利点が得られる。

【０１３３】また、請求項４記載の発明によれば、波形
圧縮された圧縮波形データを記憶する波形メモリと、複
数時分割チャンネル動作で前記波形メモリから圧縮波形
データを順次読み出すためのアドレスを発生するアドレ
ス発生手段と、過去に伸張された複数の再生波形データ
を記憶する記憶手段と、前記記憶手段に記憶された再生
波形データを用いて、時分割チャンネル毎に読み出され
た圧縮波形データを伸張する伸張手段と、前記伸張手段
によって伸張された伸張波形データと前記記憶手段に記
憶された過去の伸張波形データとに基づいて補間を行
い、複数時分割チャンネル分の楽音を生成する楽音生成
手段とを具備するようにしたため、音源を増設しても、
各チャンネルにおいて忠実な楽音を発音できるという利
点が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施例の構成を示すブロック図で
ある。

【図２】 （ａ）は、１つの波形メモリに対して１つの
音源を用いた場合の構成を示すブロック図、（ｂ）は、
１つの波形メモリを２つの音源が共有する構成を示すブ
ロック図、（ｃ）は、１つの波形メモリに対して１つの
音源を用いて、かつ、外付け回路を介挿した場合の構成
を示すブロック図、（ｄ）は、１つの波形メモリを２つ
の音源で共有するとともに、各音源との間に外付け回路
を介挿した場合の構成を示すブロック図である。

【図３】 本実施例におけるアドレス発生部１８の一構
成を示すブロック図である。

【図４】 同実施例におけるアドレス発生のタミングを
説明するためのタイムチャートである。

【図５】 同実施例における外付け回路７の一構成例を
示すブロック図である。

【図６】 同実施例における波形メモリのアドレッシン
グを説明するための概念図である。

【図７】 （ａ）〜（ｃ）は同実施例における１６ビッ
トの波形メモリ６から８ビットに圧縮された波形データ
の読み出し方を説明するための図である。

【図８】 同実施例における復調回路６４の一構成例を
示すブロック図である。

【図９】 同実施例における補間部１９の一構成例を示
すブロック図である。

【図１０】 （ａ）は４点補間における補間係数を説明
するための図であり、（ｂ）は２点補間における補間係
数を説明するための図である。

【図１１】 同実施例における楽音発生装置の動作を説
明するためのタイミングチャートである。

【図１２】 同実施例における補間部１９の動作を説明
するためのタイミングチャートである。

【符号の説明】

１……鍵盤、２……音色スイッチ、３……制御部、４…
…外付け指示部、５……２チップ指示部（読み出し数変
更手段）、６……波形メモリ、７，７ａ，７ｂ……外付
け回路（追加処理手段）、８，８ａ……音源（楽音生成
手段、第１の楽音生成手段），８ｂ……音源（楽音生成
手段、第２の楽音生成手段）、１８……アドレス発生部
（アドレス発生手段、先出し制御手段）、１９……補間
部、７０……バッファＲＡＭ（バッファ）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 波形データを記憶する波形メモリと、 複数時分割チャンネル動作で前記波形メモリから波形デ
   ータを順次読み出すためのアドレスを発生するアドレス
   発生手段と、 前記時分割チャンネルの動作の所定のタイミングで読み
   出された前記波形データに基づいて複数時分割チャンネ
   ル分の楽音を生成する楽音生成手段とを備える楽音発生
   装置において、 前記楽音発生装置の構成に追加可能であって、前記波形
   メモリと前記楽音生成手段との間に挿入可能で、前記波
   形メモリから読み出された波形データを入力し、所定の
   追加処理を施した後、前記楽音生成手段に処理済みの楽
   音データを供給する追加処理手段と、 前記追加処理手段の追加時、前記追加処理手段にて生じ
   る波形データの遅延時間分、前記アドレス発生手段のア
   ドレスの出力タイミングを早める先出し制御手段とを具
   備することを特徴とする楽音発生装置。
2. 【請求項２】 波形データを記憶する波形メモリと、 複数時分割チャンネル毎にアドレスを生成し、該アドレ
   スによって前記波形メモリから読み出された、各時分割
   チャンネル毎にｎ個の波形データに基づいて複数時分割
   チャンネル分の楽音を生成する第１の楽音生成手段とを
   備える楽音発生装置において、 前記楽音発生装置の構成に追加可能であって、前記第１
   の楽音生成手段とともに、前記波形メモリを共用する第
   ２の楽音生成手段と、 前記第２の楽音生成手段が追加される際には各時分割チ
   ャンネルにて読み出す必要のある波形データの数を前記
   ｎ個より少ないｍ個に変更する読み出し数変更手段とを
   具備することを特徴とする楽音発生装置。
3. 【請求項３】 波形データを記憶する波形メモリと、 複数時分割チャンネル毎にアドレスを生成し、該アドレ
   スによって前記波形メモリから読み出された、各時分割
   チャンネル毎にｎ個の波形データに基づいて複数時分割
   チャンネル分の楽音を生成する第１の楽音生成手段とを
   備える楽音発生装置において、 前記楽音発生装置の構成に追加可能であって、前記第１
   の楽音生成手段とともに、前記波形メモリを共用する第
   ２の楽音生成手段と、 前記第２の楽音生成手段を追加する際に追加され、波形
   データを一時記憶するバッファであって、前記ｎ個の波
   形データのうち、前記波形メモリを前記第２の楽音生成
   手段と時分割共用することによって読み出せなくなった
   数の波形データを供給するバッファとを具備することを
   特徴とする楽音発生装置。
4. 【請求項４】 波形圧縮された圧縮波形データを記憶す
   る波形メモリと、 複数時分割チャンネル動作で前記波形メモリから圧縮波
   形データを順次読み出すためのアドレスを発生するアド
   レス発生手段と、 過去に伸張された複数の再生波形データを記憶する記憶
   手段と、 前記記憶手段に記憶された再生波形データを用いて、時
   分割チャンネル毎に読み出された圧縮波形データを伸張
   する伸張手段と、 前記伸張手段によって伸張された伸張波形データと前記
   記憶手段に記憶された過去の伸張波形データとに基づい
   て補間を行い、複数時分割チャンネル分の楽音を生成す
   る楽音生成手段とを具備することを特徴とする楽音発生
   装置。