JPH07182247A - エラー検出および補正ユニットを有する先入先出バッファシステム - Google Patents

エラー検出および補正ユニットを有する先入先出バッファシステム

Info

Publication number
JPH07182247A
JPH07182247A JP6244078A JP24407894A JPH07182247A JP H07182247 A JPH07182247 A JP H07182247A JP 6244078 A JP6244078 A JP 6244078A JP 24407894 A JP24407894 A JP 24407894A JP H07182247 A JPH07182247 A JP H07182247A
Authority
JP
Japan
Prior art keywords
buffer system
out buffer
signal
error
digital data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6244078A
Other languages
English (en)
Other versions
JP3681773B2 (ja
Inventor
Yong-Gyu Park
龍圭 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WiniaDaewoo Co Ltd
Original Assignee
Daewoo Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Daewoo Electronics Co Ltd filed Critical Daewoo Electronics Co Ltd
Publication of JPH07182247A publication Critical patent/JPH07182247A/ja
Application granted granted Critical
Publication of JP3681773B2 publication Critical patent/JP3681773B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Communication Control (AREA)
  • Debugging And Monitoring (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】 【目的】 先入先出バッファシステム内で発生するエラ
ーを検出し、補正するエラー検出および補正ユニットを
有する先入先出バッファシステムを提供する。 【構成】 並列に結合されてＮビット入力ディジタルデ
ータを一時的に格納し、前記Ｎビット出力データを同時
に発生して前記並列に結合された各々は（Ｎ／Ｍ）ビッ
ト入力ディジタルデータを同時に格納し、充満および空
状態を示す充満フラッグおよび空フラッグ信号を含む格
納状態信号を発生するＭ個のデータ格納モジュール２０
Ａ〜２０Ｍと、前記Ｍ個のデータ格納モジュールから発
生された格納状態信号に応答して前記格納状態信号間の
不一致が発生するとき、前記ＦＩＦＯバッファシステム
１００をリセットするためのリセット信号を発生するエ
ラー検出および補正ユニット４０とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、先入先出（ＦＩＦＯ）
バッファシステムに関し、とくに、前記先入先出バッフ
ァシステム内で発生するエラーなどを検出し、補正する
エラー検出および補正ユニットを有する改善された先入
先出バッファシステムに関する。
【０００２】
【従来の技術】公知のように、先入先出（First In Fir
st Out、以下ＦＩＦＯという）バッファシステム(buffe
r system) は多様な電気／電子応用分野に幅広く利用さ
れている。前記通常のＦＩＦＯバッファシステムは少な
くとも一つのＦＩＦＯバッファメモリを具備しており、
たとえば可変または高速のビットレートを有する不連続
的なビットストリーム（bit stream）形態に転送された
入力ディジタルデータを一時的に格納して、より低速の
一定のビットレートを有する連続的なビットストリーム
を提供する役割を担う。
【０００３】一般に、前記ＦＩＦＯバッファメモリは、
半導体集積回路により具現され、これは制限されたハー
ドウェア能力により固定ビット幅を有する入力ディジタ
ルのみを格納することができる。したがって、前記ＦＩ
ＦＯバッファシステムは一般に固定幅を有する入力バス
を含む多数のバッファメモリを利用して、前記ＦＩＦＯ
バッファメモリのビットの幅よりさらに大きい入力ディ
ジタルデータを処理する。
【０００４】かかるばあいに、前記ＦＩＦＯバッファメ
モリなどは並列形態で整列され、これらバッファメモリ
などの各々は分けられた入力ディジタルデータを同時に
処理する。
【０００５】公知のように、かかる構成において、前記
ＦＩＦＯバッファメモリなどは前記分けられた入力ディ
ジタルデータのような出力データを生成するために、前
記分けられた入力ディジタルデータが前記並列のＦＩＦ
Ｏバッファメモリなどに同時格納（または書き込み）さ
れ、また同時出力（または読み取り）されなければなら
ない。
【０００６】
【発明が解決しようとする課題】しかしながら、前記並
列に配列されたＦＩＦＯバッファは、たとえば、読み取
りまたは書き込み制御信号に発生するグリッチ（glitch
es）またはスパイク（spikes）のようなノイズによって
前記ＦＩＦＯバッファなどの読み取りまたは書き込み動
作間に非同期がしばしば発生する。そのため、間違った
出力データを発生させるという問題がある。
【０００７】したがって、本発明の目的は、ＦＩＦＯバ
ッファシステム内で発生するエラーなどを効率的に検出
し補正する、エラー検出および補正ユニットを有する改
善されたＦＩＦＯバッファシステムを提供することであ
る。
【０００８】
【課題を解決するめの手段】前記目的を達成するため
に、本発明によると、Ｎビット入力ディジタルデータを
貯蔵したのちに一定のビットレートを有するＮビット出
力ディジタルデータを発生する先入先出（ＦＩＦＯ）バ
ッファシステム（ただし、Ｎは正の整数であるＭの倍数
である）であって、並列に結合されて前記Ｎビット入力
ディジタルデータを一時的に格納し、前記Ｎビット出力
データを同時に発生して、前記並列に結合された各々は
（Ｎ／Ｍ）ビット入力ディジタルデータを同時に格納
し、該充満(full state)および空状態(empty state) を
示す充満フラッグ(full flag) および空フラッグ(empty
flag)信号を含む格納状態信号を発生するＭ個のデータ
格納手段と、前記Ｍ個のデータ格納手段から発生された
格納状態信号に応答して前記格納状態信号間の不一致が
発生するとき、前記ＦＩＦＯバッファシステムをリセッ
トするためのリセット信号を発生するエラー検出および
補正手段とを含む。
【０００９】
【実施例】つぎに、本発明のＦＩＦＯバッファシステム
を添付した図面を参照して詳細に説明する。
【００１０】図１には、本発明によるエラー検出および
補正手段であるエラー検出および補正ユニット４０を有
するＦＩＦＯバッファシステム１００の一実施例が示さ
れている。
【００１１】前記ＦＩＦＯバッファシステム１００は第
１および第２外部バス（externalbus）１０および７０
と、Ｍ個のデータ格納手段であるデータ格納モジュール
２０Ａ〜２０Ｍおよびエラー検出および補正ユニット４
０とを含む。
【００１２】前記ＦＩＦＯバッファシステム１００にお
いて、Ｎビット入力ディジタルデータすなわち、ＩＤ１
〜ＩＤＮを並列に伝送する前記第１外部バス１０は内部
入力バス１１Ａ〜１１Ｍと連結される。また、Ｎビット
出力ディジタルデータ、すなわち、ＯＤ１〜ＯＤＮを並
列に伝送する前記第２外部バス７０は内部出力バス５１
Ａ〜５１Ｍと連結される。
【００１３】本発明の望ましい実施例によると、前記Ｍ
個のデータ格納モジュール２０Ａ〜２０Ｍなどの各々は
縦続形態で結合された四つの通常のＦＩＦＯバッファを
備える。すなわち、前記データ格納モジュールの各々は
書き込みおよび読み取り動作などを順次に行なう四つの
縦続結合されたＦＩＦＯバッファを含む。
【００１４】前記データ格納モジュールの各々に含まれ
るＦＩＦＯバッファの数は，前記ＦＩＦＯバッファの各
々の格納能力と入／出力ディジタルデータ間のビットレ
ートの差分に基づいて特定される。
【００１５】図１に示したように、前記ＦＩＦＯバッフ
ァ２１Ａ〜２４Ｍなどの各々の入力段に結合された前記
内部入力バス１１Ａ〜１１Ｍなどの各々は、（Ｎ／Ｍ）
たとえば、９ビットに分けられた入力ディジタルデータ
すなわち、ＩＤ１〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮ
までを並列方式で伝送する。前記Ｎ、ＭおよびＮ／Ｍは
正の整数である。内部出力バス５１Ａ〜５１Ｍなどの機
能は、前記内部出力バス５１Ａ〜５１Ｍなどが各々のＦ
ＩＦＯバッファの出力段に連結されること以外は実質的
に前記内部入力バス１１Ａ〜１１Ｍの機能と同一であ
る。
【００１６】前記内部入力バス１１Ａ〜１１Ｍで分けら
れた９ビット入力ディジタルデータ、すなわち、ＩＤ１
〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮまでの各々は前記
Ｍ個のデータ格納モジュール２０Ａ〜２０Ｍなどに提供
され、それらの各々は９ビット入力データの書き込みを
行なう。同様に、前記９ビット出力ディジタルデータの
各々は、すなわち、ＯＤ１〜ＯＤ９からＯＤ（Ｎ−８）
〜ＯＤＮまでは、前記データ格納モジュールの各々から
同時に読み取られる。
【００１７】前記各ＦＩＦＯバッファは前記バッファが
充満であるか空であるかを表わす充満フラッグ（Full F
lag 、以下ＦＦという）または空フラッグ（Empty Fla
g、以下、ＥＦという）のようなバッファ状態信号、た
とえば、ＦＦ１ＡまたはＥＦ１ＡをＦＩＦＯバッファ制
御ユニット（図示せず）およびエラー検出および補正ユ
ニット４０に提供する。またＦＩＦＯバッファ制御ユニ
ットはバッファ状態信号に応答して書き込み(WRITE）お
よび読み取り(READ)信号を決める。
【００１８】とくに、前記内部入力バス１１Ａ〜１１Ｍ
で、前記分けられた９ビット入力ディジタルデータすな
わち、ＩＤ１〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮまで
の各々は、前記ＦＩＦＯバッファ制御ユニットから発生
された書き込み制御信号に応答して、第１縦続結合され
たＦＩＦＯバッファ２１Ａ〜２１Ｍに同時に書き込まれ
る。前記第１縦続結合されたＦＩＦＯバッファにデータ
が詰められると、書き込み動作は第２縦続結合されたＦ
ＩＦＯバッファ２２Ａ〜２２Ｍに進む。かかるプロセス
は次の縦続結合されたＦＩＦＯバッファに対して順次繰
り返される。読み取り動作は前記書き込み動作と同様に
行なわれる。すなわち、前記ＦＩＦＯバッファに格納さ
れた分けられた９ビット入力ディジタルデータは、前記
第１縦続結合のＦＩＦＯバッファから同時に、また前記
次の縦続結合のＦＩＦＯバッファを通して順次９ビット
出力データとして読み取られる。そののち、前記各内部
出力バス５１Ａ〜５１Ｍに対して前記９ビット出力ディ
ジタルデータの各々は、前記第２外部バス７０により結
合されることによって、一定のビットレートを有する連
続ビットストリームの形態でＮビット出力データを発生
する。
【００１９】前記書き込み動作が完全に空にされたＦＩ
ＦＯバッファに対して行なわれる反面、前記読み取り動
作は完全に詰められたＦＩＦＯバッファに対して行なわ
れる。よって、前記書き込みまたは読み取り動作が前記
ｉ番目の縦続結合のＦＩＦＯバッファ（ｉ＝１、２、
３、４）に同時に施されないばあい、前記ｉ番目の縦続
結合のＦＩＦＯバッファからのＦＦ信号またはＥＦ信号
は同一にならず、前記ＦＩＦＯバッファシステム１００
の誤動作を意味している。
【００２０】一方、前記各ＦＩＦＯバッファから提供さ
れた、前記バッファ状態信号、たとえば、ＦＦ１Ａおよ
びＥＦ１Ａに応答する前記エラー検出および補正ユニッ
ト４０は前記バッファ状態信号中に不一致が発生すると
き、前記ＦＩＦＯバッファシステム１００をリセットす
るためにリセット信号を発生する。
【００２１】図２は、本発明によるエラー検出および補
正手段であるエラー検出および補正ユニット４０を示
し、エラー検出および補正ユニット４０は第１および第
２エラー検出手段である第１および第２検出回路４１、
４２およびエラー補正回路４３とを含んで、前記第１お
よび第２エラー検出回路４１、４２の各々は多数の比較
器、たとえば、４１Ａ〜４１Ｄ、４２Ａ〜４２Ｄなどを
含む。
【００２２】前記エラー検出回路４１、４２において、
各比較器の入力は、前記データ格納モジュールに含まれ
た前記ｉ番目の縦続結合のＦＩＦＯバッファから発生さ
れたＦＦおよびＥＦ信号である。たとえば、比較器４１
Ａへの入力は前記データ格納モジュール２０Ａ〜２０Ｍ
の第１縦続結合のＦＩＦＯバッファ２１Ａ〜２１Ｍによ
り、各々発生された充満フラッグ信号ＦＦ１Ａ〜ＦＦ１
Ｍで、比較器４２Ｃへの入力は前記第３縦続結合のＦＩ
ＦＯバッファ２３Ａ〜２３Ｍから供給された空フラッグ
信号ＥＦ３Ａ〜ＥＦ３Ｍである。
【００２３】前記各比較器はその入力が同一でないと、
論理値「１」を発生する。すなわち、前記各比較器の入
力が全て論理値「１」であるか論理値「０」であるばあ
いのみ、前記各比較器からの出力は論理値「０」であ
り、前記入力中、いずれか一つが他のものと異なる論理
値を有するばあいには、前記各比較器からの出力は論理
値「１」である。前記エラー補正回路４３は当技術分野
ではよく知られている一般の論理ＯＲゲ−トを利用して
容易に具現することができ、前記比較器からの出力信号
などを入力し、前記比較器からの出力信号中、一つ以上
が論理値「１」であるばあいには、リセット信号として
論理値「１」を発生し、それ以外のばあいには前記エラ
ー補正回路４３は論理値「０」を発生する。
【００２４】言い換えれば、本発明による前記エラー検
出および補正ユニット４０は、前記ｉ番目の縦続結合の
ＦＩＦＯバッファが同一のバッファ状態ではないばあい
に、前記ＦＩＦＯバッファシステム１００のエラーを表
わすリセット信号を発生する。前記エラーがＦＩＦＯバ
ッファシステムの前記ＦＩＦＯバッファ中、いずれかに
発生すると、続く出力ディジタルデータはすべてエラー
になる。
【００２５】本発明によると、前記エラー検出および補
正ユニット４０からのリセット信号は前記ＦＩＦＯバッ
ファシステム１００の全てのＦＩＦＯバッファに供給さ
れることによって、前記ＦＩＦＯバッファをリセット
し、または前記ＦＩＦＯバッファに格納されたデータを
除去することによって、前記ＦＩＦＯバッファシステム
を初期化する。
【００２６】または、前記ＦＩＦＯバッファシステム１
００のエラー動作が検出されるとき、本発明の前記エラ
ー検出および補正ユニット４０は前記ＦＦまたはＥＦの
エラー信号(IND）を表示手段（図示せず）たとえば、モ
ニター（monitor ）または液晶表示装置（liquid cryst
al display:LCD）に提供して表示することができる。
【００２７】以上の例では本発明の特定の実施例につい
て説明しているが、本発明の範囲を外れない限り、当業
者なら種々の改変をなしうる。
【００２８】
【発明の効果】したがって、本発明によれば、ＦＩＦＯ
バッファシステム内で発生するエラーなどを効率的に検
出し補正する、エラー検出および補正ユニットを用いる
ことによって、常に一定率の連続的なビットストリーム
を提供することができる。
【図面の簡単な説明】
【図１】本発明によるエラー検出および補正ユニットを
有するＦＩＦＯバッファシステムの概略図である。
【図２】図１に示されたエラー検出および補正ユニット
の詳細図である。
【符号の説明】
１０ 第１外部バス １１Ａ〜１１Ｍ 内部入力バス ５１Ａ〜５１Ｍ 内部出力バス ２０Ａ〜２０Ｍ データ格納モジュール ４０ エラー検出および補正ユニット ４１ 第１エラー検出回路 ４２ 第２エラー検出回路 ４３ エラー補正回路 ７０ 第２外部バス １００ ＦＩＦＯバッファシステム

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 Ｎビット入力ディジタルデータを格納し
    たのちに一定のビットレートを有するＮビット出力ディ
    ジタルデータを発生する先入先出バッファシステム（た
    だし、Ｎは正の整数であるＭの倍数である）であって、 並列に結合されて前記Ｎビット入力ディジタルデータを
    一時的に格納し、前記Ｎビット出力データを同時に発生
    して、前記並列に結合された各々が（Ｎ／Ｍ）ビット入
    力ディジタルデータを同時に格納し、充満および空状態
    を示す充満フラッグ信号および空フラッグ信号を含む格
    納状態信号を発生するＭ個のデータ格納手段と、 前記Ｍ個のデータ格納手段から発生された格納状態信号
    に応答して前記格納状態信号間の不一致が発生すると
    き、前記先入先出バッファシステムをリセットするため
    のリセット信号を発生するエラー検出および補正手段と
    を含むことを特徴とする先入先出バッファシステム。
  2. 【請求項２】 前記エラー検出および補正手段は、 前記充満フラッグ信号に応答して前記充満フラッグ信号
    間に不一致が発生するとき、充満エラー信号を発生する
    第１エラー検出手段と、 前記空フラッグ信号に応答して前記空フラッグ信号間に
    不一致が発生するとき空エラー信号を発生する第２エラ
    ー検出手段と、 前記充満エラー信号または空エラー信号に応答して、前
    記先入先出バッファシステムをリセットするために前記
    リセット信号を発生するエラー補正手段とを含むことを
    特徴とする請求項１記載の先入先出バッファシステム。
  3. 【請求項３】 前記Ｍ個のデータ格納手段の各々は、前
    記（Ｎ／Ｍ）ビット入力ディジタルデータを順次格納す
    るために少なくとも二つ以上の縦続結合のバッファメモ
    リを含むことを特徴とする請求項１または２記載の先入
    先出バッファシステム。
  4. 【請求項４】 前記充満エラー信号または空エラー信号
    を示す表示手段をさらに含むことを特徴とする請求項
    １、２または３記載の先入先出バッファシステム。
JP24407894A 1993-10-28 1994-10-07 エラー検出および補正ユニットを有する先入先出バッファシステム Expired - Lifetime JP3681773B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR93-22616 1993-10-28
KR1019930022616A KR950015189B1 (ko) 1993-10-28 1993-10-28 광폭의 선입선출버퍼(fifo)의 에러검출장치

Publications (2)

Publication Number Publication Date
JPH07182247A true JPH07182247A (ja) 1995-07-21
JP3681773B2 JP3681773B2 (ja) 2005-08-10

Family

ID=19366821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24407894A Expired - Lifetime JP3681773B2 (ja) 1993-10-28 1994-10-07 エラー検出および補正ユニットを有する先入先出バッファシステム

Country Status (4)

Country Link
US (1) US5469449A (ja)
JP (1) JP3681773B2 (ja)
KR (1) KR950015189B1 (ja)
CN (1) CN1074560C (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0186166B1 (ko) * 1995-11-03 1999-04-15 구자홍 씨디-롬 드라이버의 에러 검출장치
US6243805B1 (en) * 1998-08-11 2001-06-05 Advanced Micro Devices, Inc. Programming paradigm and microprocessor architecture for exact branch targeting
US6289442B1 (en) 1998-10-05 2001-09-11 Advanced Micro Devices, Inc. Circuit and method for tagging and invalidating speculatively executed instructions
US6584584B1 (en) 2000-04-10 2003-06-24 Opentv, Inc. Method and apparatus for detecting errors in a First-In-First-Out buffer
US6671835B1 (en) 2000-05-15 2003-12-30 International Business Machines Corporation Error detection in digital scanning device having parallel data streams
FR2820845B1 (fr) * 2001-02-14 2003-05-16 Canon Kk Procede d'optimisation de l'utilisation d'un moyen de stockage, dispositif de commutation, signal, et applications correspondantes
US6701390B2 (en) * 2001-06-06 2004-03-02 Koninklijke Philips Electronics N.V. FIFO buffer that can read and/or write multiple and/or selectable number of data words per bus cycle
US6990538B2 (en) * 2002-06-26 2006-01-24 Agilent Technologies, Inc. System comprising a state machine controlling transition between deskew enable mode and deskew disable mode of a system FIFO memory
CN101150589B (zh) * 2006-09-21 2010-08-18 中兴通讯股份有限公司 一种用于链路层的数据转换方法和装置
US7979607B2 (en) * 2009-02-27 2011-07-12 Honeywell International Inc. Cascadable high-performance instant-fall-through synchronous first-in-first-out (FIFO) buffer
CN102520902B (zh) * 2011-11-01 2014-05-07 富顺光电科技股份有限公司 基于单片块ram的并行写入多fifo实现方法
US9337952B2 (en) * 2013-04-22 2016-05-10 Intel Corporation Embedded resilient buffer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4193123A (en) * 1978-03-20 1980-03-11 Bell Telephone Laboratories, Incorporated Fault detection in data rate conversion systems using a first-in, first-out buffer
EP0206743A3 (en) * 1985-06-20 1990-04-25 Texas Instruments Incorporated Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
US5311475A (en) * 1991-04-26 1994-05-10 Quality Semiconductor Inc. High speed full and empty flag generators for first-in first-out memory
US5262996A (en) * 1991-08-27 1993-11-16 Industrial Technology Research Institute FIFO module
US5349683A (en) * 1992-07-16 1994-09-20 Mosel-Vitelic Bidirectional FIFO with parity generator/checker
US5345419A (en) * 1993-02-10 1994-09-06 At&T Bell Laboratories Fifo with word line match circuits for flag generation

Also Published As

Publication number Publication date
KR950015189B1 (ko) 1995-12-23
KR950012214A (ko) 1995-05-16
CN1074560C (zh) 2001-11-07
JP3681773B2 (ja) 2005-08-10
US5469449A (en) 1995-11-21
CN1120220A (zh) 1996-04-10

Similar Documents

Publication Publication Date Title
US5884099A (en) Control circuit for a buffer memory to transfer data between systems operating at different speeds
US5079693A (en) Bidirectional FIFO buffer having reread and rewrite means
CA1330600C (en) Fifo memory system
EP0226017A2 (en) Data synchronizer between a source system and a sink system
JPH07182247A (ja) エラー検出および補正ユニットを有する先入先出バッファシステム
US7653766B1 (en) Time-gap defect detection apparatus and method
US6802036B2 (en) High-speed first-in-first-out buffer
JP3076205B2 (ja) 先入れ先出しバッファ装置
JPH04301290A (ja) 先入れ先出しメモリ回路
US20040022099A1 (en) FIFO memory and semiconductor device
US7126986B2 (en) Method and system for improved phase tracking
US20240171309A1 (en) Data transmission apparatus and method of cross-domain data transmission
US5959932A (en) Method and apparatus for detecting errors in the writing of data to a memory
US6486704B1 (en) Programmable burst FIFO
JP2644112B2 (ja) Ｆｉｆｏ試験診断回路
JPH01234928A (ja) バッファの状態検出回路
US20090234988A1 (en) Apparatus and method for initializing an elastic buffer
JPH1145213A (ja) Ｆｉｆｏメモリ監視方法及び回路
JP3088144B2 (ja) Ｆｉｆｏリセット回路
JPH09237206A (ja) 状態表示装置
JP2002050172A (ja) Ｆｉｆｏ制御回路
JP2630077B2 (ja) クロック同期式シリアルインターフェース
JPH04264644A (ja) バッファ記憶装置の読出しエラー検出回路
JPH01106136A (ja) ハードウェア・キュー
KR20050060885A (ko) 비동기 클럭 신호를 이용한 데이터 전송 장치 및 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050519

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term