JPH07183165A - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
- Publication number
- JPH07183165A JPH07183165A JP32348593A JP32348593A JPH07183165A JP H07183165 A JPH07183165 A JP H07183165A JP 32348593 A JP32348593 A JP 32348593A JP 32348593 A JP32348593 A JP 32348593A JP H07183165 A JPH07183165 A JP H07183165A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- dielectric layer
- grain size
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 大容量を保持しつつ、実用的に満足し得る程
度にリーク電流密度の低減化を図られた薄膜キャパシタ
を提供しようとするものである。 【構成】 上部電極と下部電極とに挟まれた無機質多結
晶誘電体層の膜厚方向に平均結晶粒径の小さい層が存在
することを特徴としている。
度にリーク電流密度の低減化を図られた薄膜キャパシタ
を提供しようとするものである。 【構成】 上部電極と下部電極とに挟まれた無機質多結
晶誘電体層の膜厚方向に平均結晶粒径の小さい層が存在
することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭのメモリセル
や移動体通信用ＭＭＩＣ等に用いられる薄膜キャパシタ
に関する。
や移動体通信用ＭＭＩＣ等に用いられる薄膜キャパシタ
に関する。
【０００２】
【従来の技術】電子デバイスの高性能化・大容量化に伴
い、ＳｒＴｉＯ3 及び（ＢａＳｒ）ＴｉＯ3 等のペロブ
スカイト構造を有する複合酸化物薄膜は、従来のＳｉＯ
2 に比して２桁大きな誘電率を有する点から、ＤＲＡＭ
のメモリセルや移動体通信用ＭＭＩＣ等に用いられる薄
膜キャパシタへの応用が進められている。これらの薄膜
キャパシタに求められる特性は、大容量・低リーク電流
・高耐圧及び低誘電損失等が挙げられる。
い、ＳｒＴｉＯ3 及び（ＢａＳｒ）ＴｉＯ3 等のペロブ
スカイト構造を有する複合酸化物薄膜は、従来のＳｉＯ
2 に比して２桁大きな誘電率を有する点から、ＤＲＡＭ
のメモリセルや移動体通信用ＭＭＩＣ等に用いられる薄
膜キャパシタへの応用が進められている。これらの薄膜
キャパシタに求められる特性は、大容量・低リーク電流
・高耐圧及び低誘電損失等が挙げられる。
【０００３】これらの薄膜キャパシタは、誘電体膜を誘
電体膜からなる電極で挟み込んだ構造をなしており、前
記特性に影響を及ぼす因子として上部または下部の電極
の膜材料・素子構造（各層の層厚・電極形状）に加え、
誘電体膜の膜質が重要であり、高比誘電率・低誘電損失
・低リーク電流密度等の特性が所望の温度領域で得られ
る、高品質な膜が求められている。
電体膜からなる電極で挟み込んだ構造をなしており、前
記特性に影響を及ぼす因子として上部または下部の電極
の膜材料・素子構造（各層の層厚・電極形状）に加え、
誘電体膜の膜質が重要であり、高比誘電率・低誘電損失
・低リーク電流密度等の特性が所望の温度領域で得られ
る、高品質な膜が求められている。
【０００４】ＳｒＴｉＯ3 等の複合酸化物薄膜の膜質と
前記特性との相関は未だ研究段階であり未解明な部分が
多いものの、得られている見解の一つに多結晶膜の結晶
粒径と比誘電率或いはリーク電流密度との相関がある。
すなわち、結晶粒径の小さい膜ほどリーク電流密度は小
さく、微結晶膜を得ることで膜のリーク電流密度を抑え
ることができる。しかしながら、リーク電流密度の減少
だけでなく、膜の比誘電率も結晶粒径の小さな膜ほど小
さくなってしまうという問題がある。この膜の比誘電率
とリーク電流密度とのトレードオフの関係は、結晶粒径
の他に膜組成等を変えた際にも認められており、膜特性
向上の点で大きな問題となってきている。
前記特性との相関は未だ研究段階であり未解明な部分が
多いものの、得られている見解の一つに多結晶膜の結晶
粒径と比誘電率或いはリーク電流密度との相関がある。
すなわち、結晶粒径の小さい膜ほどリーク電流密度は小
さく、微結晶膜を得ることで膜のリーク電流密度を抑え
ることができる。しかしながら、リーク電流密度の減少
だけでなく、膜の比誘電率も結晶粒径の小さな膜ほど小
さくなってしまうという問題がある。この膜の比誘電率
とリーク電流密度とのトレードオフの関係は、結晶粒径
の他に膜組成等を変えた際にも認められており、膜特性
向上の点で大きな問題となってきている。
【０００５】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、大容量を保持しつつ、実用的
に満足し得る程度にリーク電流密度の低減化が図られた
薄膜キャパシタを提供しようとするものである。
考慮してなされたもので、大容量を保持しつつ、実用的
に満足し得る程度にリーク電流密度の低減化が図られた
薄膜キャパシタを提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明に係わる薄膜キャ
パシタは、膜厚方向に平均結晶粒径の小さい層が存在す
る無機質多結晶誘電体層を有することを特徴とするもの
である。前記無機質多結晶誘電体としては、例えばＳｒ
ＴｉＯ3 、ＢａＴｉＯ3 、（ＢａＳｒ）ＴｉＯ3 、Ｐｂ
ＴｉＯ3 、Ｐｂ（ＺｎＴｉ）Ｏ3 、ＣａＴｉＯ3 などの
ペロブスカイト構造を有する複合酸化物、またはルチル
構造を有するＴｉＯ2 等を挙げることができる。
パシタは、膜厚方向に平均結晶粒径の小さい層が存在す
る無機質多結晶誘電体層を有することを特徴とするもの
である。前記無機質多結晶誘電体としては、例えばＳｒ
ＴｉＯ3 、ＢａＴｉＯ3 、（ＢａＳｒ）ＴｉＯ3 、Ｐｂ
ＴｉＯ3 、Ｐｂ（ＺｎＴｉ）Ｏ3 、ＣａＴｉＯ3 などの
ペロブスカイト構造を有する複合酸化物、またはルチル
構造を有するＴｉＯ2 等を挙げることができる。
【０００７】前記無機質多結晶誘電体層における平均粒
径が大きい層は、その平均粒径が６０ｎｍ以上であるこ
とが好ましい。前記平均結晶粒径の小さい層は、その平
均粒径が前記平均粒径が大きい層の１／２以下ににする
ことが好ましい。
径が大きい層は、その平均粒径が６０ｎｍ以上であるこ
とが好ましい。前記平均結晶粒径の小さい層は、その平
均粒径が前記平均粒径が大きい層の１／２以下ににする
ことが好ましい。
【０００８】前記平均結晶粒径の小さい層は、その厚さ
が前記誘電体層自体の厚さの１／１０以下にすることが
好ましい。前記無機質多結晶誘電体層の成膜方法は、特
に限定されず、蒸着・スパッタリング等の真空プロセス
の他、陽極酸化・ゾル・ゲル法等の湿式法を採用するこ
とができる。特に、前記無機質多結晶誘電体層の結晶粒
径を高精度で制御する上では真空プロセスが望ましい。
が前記誘電体層自体の厚さの１／１０以下にすることが
好ましい。前記無機質多結晶誘電体層の成膜方法は、特
に限定されず、蒸着・スパッタリング等の真空プロセス
の他、陽極酸化・ゾル・ゲル法等の湿式法を採用するこ
とができる。特に、前記無機質多結晶誘電体層の結晶粒
径を高精度で制御する上では真空プロセスが望ましい。
【０００９】前記無機質誘電体層の結晶粒径の制御方法
としては、幾つか挙げることができる。例えばＲＦスパ
ッタ法で成膜する場合には、成膜速度が小さいほど、ま
た成膜時の基板温度が高いほど結晶粒径の大きな誘電体
層が得られるため、投入パワー・ガス圧等の成膜条件を
変化させて成膜中の成膜速度を経時的変化させる、或い
は基板温度を成膜中に経時的変化させることにより、平
均粒径の小さい層が存在する誘電体層を形成できる。こ
の方法では、膜厚方向に結晶粒径の勾配を有する誘電体
層を形成することが可能である。
としては、幾つか挙げることができる。例えばＲＦスパ
ッタ法で成膜する場合には、成膜速度が小さいほど、ま
た成膜時の基板温度が高いほど結晶粒径の大きな誘電体
層が得られるため、投入パワー・ガス圧等の成膜条件を
変化させて成膜中の成膜速度を経時的変化させる、或い
は基板温度を成膜中に経時的変化させることにより、平
均粒径の小さい層が存在する誘電体層を形成できる。こ
の方法では、膜厚方向に結晶粒径の勾配を有する誘電体
層を形成することが可能である。
【００１０】
【作用】本発明に係わる薄膜キャパシタによれば、電極
間に挟まれた無機質多結晶誘電体層の膜厚方向に平均結
晶粒径の小さい層を存在させることによって大容量を保
持しつつ、実用的に満足し得る程度にリーク電流密度の
低減化を図ることができる。
間に挟まれた無機質多結晶誘電体層の膜厚方向に平均結
晶粒径の小さい層を存在させることによって大容量を保
持しつつ、実用的に満足し得る程度にリーク電流密度の
低減化を図ることができる。
【００１１】すなわち、無機質多結晶誘電体層の膜厚方
向に平均結晶粒径の小さい層を存在させることにより、
同一誘電体層中に平均結晶粒径の大きな層、即ち比誘電
率及びリーク電流密度の大きな層（以下、これを第１層
と記す）と、平均結晶粒径の小さな層、即ち比誘電率及
びリーク電流密度の小さな層（以下、これを第２層と記
す）とを混在させることができる。その結果、前記第１
層による比誘電率の向上と前記第２層によるリーク電流
密度の低減化が図られ、誘電体層全体として前記特性を
満たす薄膜キャパシタを得ることができる。
向に平均結晶粒径の小さい層を存在させることにより、
同一誘電体層中に平均結晶粒径の大きな層、即ち比誘電
率及びリーク電流密度の大きな層（以下、これを第１層
と記す）と、平均結晶粒径の小さな層、即ち比誘電率及
びリーク電流密度の小さな層（以下、これを第２層と記
す）とを混在させることができる。その結果、前記第１
層による比誘電率の向上と前記第２層によるリーク電流
密度の低減化が図られ、誘電体層全体として前記特性を
満たす薄膜キャパシタを得ることができる。
【００１２】具体的な薄膜キャパシタを図１を参照して
説明する。基板１上には下部電極２が配置されている。
誘電体層３は、前記下部電極２上に配置され、前記下部
電極２側から配置される前述した平均結晶粒径の大きな
層である第１層４および前述した平均結晶粒径の小さな
層である記第２層５から形成されている。上部電極６
は、前記誘電体層３上に配置されている。
説明する。基板１上には下部電極２が配置されている。
誘電体層３は、前記下部電極２上に配置され、前記下部
電極２側から配置される前述した平均結晶粒径の大きな
層である第１層４および前述した平均結晶粒径の小さな
層である記第２層５から形成されている。上部電極６
は、前記誘電体層３上に配置されている。
【００１３】このような構成の薄膜キャパシタにおい
て、第１層の膜厚、比誘電率及びリーク電流密度をそれ
ぞれｄ1 ，εr1，Ｊ1 、同様に第２層の膜厚、比誘電率
及びリーク電流密度をそれぞれｄ2 ，εr2，Ｊ2 、誘電
体層全体の膜厚、・比誘電率及びリーク電流密度をｄ，
εr ，Ｊとすると、前記誘電体層の容量は第１層と第２
層の直列であると考えられるから次式（１）により求め
られる。、 １／Ｃ＝１／Ｃ1 ＋１／Ｃ2 …（１） ここで、Ｃ1 ，Ｃ2 ，Ｃはそれぞれ第１層，第２層及び
誘電体層全体の容量である。
て、第１層の膜厚、比誘電率及びリーク電流密度をそれ
ぞれｄ1 ，εr1，Ｊ1 、同様に第２層の膜厚、比誘電率
及びリーク電流密度をそれぞれｄ2 ，εr2，Ｊ2 、誘電
体層全体の膜厚、・比誘電率及びリーク電流密度をｄ，
εr ，Ｊとすると、前記誘電体層の容量は第１層と第２
層の直列であると考えられるから次式（１）により求め
られる。、 １／Ｃ＝１／Ｃ1 ＋１／Ｃ2 …（１） ここで、Ｃ1 ，Ｃ2 ，Ｃはそれぞれ第１層，第２層及び
誘電体層全体の容量である。
【００１４】前記式（１）の関係を用いて、前記誘電体
層全体の比誘電率は次式（２）により求められる。 εr ＝ｄεr1εr2／（εr1ｄ2 ＋εr ２d1） …（２） 従って、第２層を十分に薄くする、例えば第１層の１／
１０の厚さにするとεr はεr1にほぼ近似した値にな
る。一方、前記誘電体層全体のリーク電流密度Ｊは、前
記第２層がバリア層として働くため、ＪはＪ2 にほぼ近
似した値になる。このようなことから、既述したように
前記第１層による比誘電率の向上と前記第２層によるリ
ーク電流密度の低減化が図られ、大容量で低リーク電流
密度の薄膜キャパシタを実現できる。
層全体の比誘電率は次式（２）により求められる。 εr ＝ｄεr1εr2／（εr1ｄ2 ＋εr ２d1） …（２） 従って、第２層を十分に薄くする、例えば第１層の１／
１０の厚さにするとεr はεr1にほぼ近似した値にな
る。一方、前記誘電体層全体のリーク電流密度Ｊは、前
記第２層がバリア層として働くため、ＪはＪ2 にほぼ近
似した値になる。このようなことから、既述したように
前記第１層による比誘電率の向上と前記第２層によるリ
ーク電流密度の低減化が図られ、大容量で低リーク電流
密度の薄膜キャパシタを実現できる。
【００１５】
【実施例】以下、本発明の実施例を詳細に説明する。 （実施例１）Ａｌ2 Ｏ3 基板上に、下部電極として厚さ
５０ｎｍのＰｔ膜をＲＦマグネトロンスパッタ法により
室温成膜した後、ＲＦマグネトロンスパッタ法により、
ＳｒＴｉＯ3 をＡｒ／Ｏ2 ５ｍTorr、ＲＦ入力パワー４
００Ｗで成膜した。その際、基板温度を１８０分の成膜
時間中１７０分間では４００℃、残り１０分は２５０℃
とした。
５０ｎｍのＰｔ膜をＲＦマグネトロンスパッタ法により
室温成膜した後、ＲＦマグネトロンスパッタ法により、
ＳｒＴｉＯ3 をＡｒ／Ｏ2 ５ｍTorr、ＲＦ入力パワー４
００Ｗで成膜した。その際、基板温度を１８０分の成膜
時間中１７０分間では４００℃、残り１０分は２５０℃
とした。
【００１６】こうして成膜したＳｒＴｉＯ3 膜の膜厚を
α−step profeler で測定したところ約２００ｎｍであ
り、Ｘ線回折及び電子線回折による分析より、ＳｒＴｉ
Ｏ3膜全体は（１１１）配向の多結晶になっていること
が分かった。さらに、膜の断面をＦＥ−ＳＥＭで観察し
た結果、下部電極側１９０ｎｍ厚の領域の結晶粒径が７
０ｎｍ前後、上部電極側１０ｎｍ厚の領域の結晶粒径が
３０ｎｍ前後となっていた。
α−step profeler で測定したところ約２００ｎｍであ
り、Ｘ線回折及び電子線回折による分析より、ＳｒＴｉ
Ｏ3膜全体は（１１１）配向の多結晶になっていること
が分かった。さらに、膜の断面をＦＥ−ＳＥＭで観察し
た結果、下部電極側１９０ｎｍ厚の領域の結晶粒径が７
０ｎｍ前後、上部電極側１０ｎｍ厚の領域の結晶粒径が
３０ｎｍ前後となっていた。
【００１７】次いで、前記ＳｒＴｉＯ3 膜上に、上部電
極として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパ
ッタ法により３５０℃で成膜し、ＰＥＰ工程によるレジ
ストパターンの形成及び前記レジストパターンをマスク
としたＮｉ膜のエッチングにより１００μｍ×１００μ
ｍの上部電極パターンを形成した。
極として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパ
ッタ法により３５０℃で成膜し、ＰＥＰ工程によるレジ
ストパターンの形成及び前記レジストパターンをマスク
としたＮｉ膜のエッチングにより１００μｍ×１００μ
ｍの上部電極パターンを形成した。
【００１８】得られたキャパシタの特性評価を四端子法
により行ったところ、測定周波数１００ｋＨｚにおいて
容量約８８．５ｎＦ、誘電正接ｔａｎδ＝０．０１であ
り、これは比誘電率εr に換算して約２００であり、４
００℃で成膜したＳｒＴｉＯ3 膜とほぼ同等な値であっ
た。また、Ｉ−Ｖ特性を測定したところ、リーク電流密
度ＪはＤＣ電圧ＶDCが±１０Ｖ以内の領域で１０-8Ａ／
ｃｍ2 以下の値を示し、２５０℃で成膜したＳｒＴｉＯ
3 膜とほぼ同等な値であった。
により行ったところ、測定周波数１００ｋＨｚにおいて
容量約８８．５ｎＦ、誘電正接ｔａｎδ＝０．０１であ
り、これは比誘電率εr に換算して約２００であり、４
００℃で成膜したＳｒＴｉＯ3 膜とほぼ同等な値であっ
た。また、Ｉ−Ｖ特性を測定したところ、リーク電流密
度ＪはＤＣ電圧ＶDCが±１０Ｖ以内の領域で１０-8Ａ／
ｃｍ2 以下の値を示し、２５０℃で成膜したＳｒＴｉＯ
3 膜とほぼ同等な値であった。
【００１９】（実施例２）ＡｌＮ基板上に、下部電極と
して厚さ５０ｎｍのＰｔ膜をＲＦマグネトロンスパッタ
法により室温成膜した後、ＳｒＴｉＯ3 をＯ2 雰囲気中
（５ｍTorr）、基板温度４００℃でＲＦマグネトロンス
パッタ成膜した。その際、ＲＦ投入パワーを４００分の
成膜時間中３８０分までは４００Ｗ、残り２０分は６０
０Ｗとした。
して厚さ５０ｎｍのＰｔ膜をＲＦマグネトロンスパッタ
法により室温成膜した後、ＳｒＴｉＯ3 をＯ2 雰囲気中
（５ｍTorr）、基板温度４００℃でＲＦマグネトロンス
パッタ成膜した。その際、ＲＦ投入パワーを４００分の
成膜時間中３８０分までは４００Ｗ、残り２０分は６０
０Ｗとした。
【００２０】こうして成膜したＳｒＴｉＯ３膜全体は、
膜厚２０５ｎｍの（１１１）配向多結晶膜になってお
り、膜の断面ＦＥ−ＳＥＭ観察より下部電極側１９０ｎ
ｍ厚の領域が結晶粒径７０ｎｍ前後、上部電極側１５ｎ
ｍ厚の領域が結晶粒径３０ｎｍ前後となっていた。
膜厚２０５ｎｍの（１１１）配向多結晶膜になってお
り、膜の断面ＦＥ−ＳＥＭ観察より下部電極側１９０ｎ
ｍ厚の領域が結晶粒径７０ｎｍ前後、上部電極側１５ｎ
ｍ厚の領域が結晶粒径３０ｎｍ前後となっていた。
【００２１】次いで、前記ＳｒＴｉＯ3 膜上に、上部電
極としてＮｉ１００ｎｍをＲＦマグネトロンスパッタ法
により３５０℃で成膜し、ＰＥＰ工程によるレジストパ
ターンの形成及び前記レジストパターンをマスクとした
Ｎｉ膜のエッチングにより１００μｍ×１００μｍの上
部電極パターンを形成した。
極としてＮｉ１００ｎｍをＲＦマグネトロンスパッタ法
により３５０℃で成膜し、ＰＥＰ工程によるレジストパ
ターンの形成及び前記レジストパターンをマスクとした
Ｎｉ膜のエッチングにより１００μｍ×１００μｍの上
部電極パターンを形成した。
【００２２】得られたキャパシタは、測定周波数１００
ｋＨｚにおいて容量約８６．５ｎＦ、誘電正接ｔａｎδ
＝０．０１であり、これは比誘電率εr に換算して約２
００であり、４００Ｗで成膜したＳｒＴｉＯ3 膜（成膜
速度０．５ｎｍ／ｍｉｎ）とほぼ同等な値であった。ま
た、Ｉ−Ｖ特性を測定したところ、リーク電流密度Ｊは
ＤＣ電圧ＶDCが±１０Ｖ以内の領域で１０-8Ａ／ｃｍ2
以下の値を示し、６００Ｗで成膜したＳｒＴｉＯ3 膜
（成膜速度０．７５ｎｍ／ｍｉｎ）とほぼ同等な値であ
った。
ｋＨｚにおいて容量約８６．５ｎＦ、誘電正接ｔａｎδ
＝０．０１であり、これは比誘電率εr に換算して約２
００であり、４００Ｗで成膜したＳｒＴｉＯ3 膜（成膜
速度０．５ｎｍ／ｍｉｎ）とほぼ同等な値であった。ま
た、Ｉ−Ｖ特性を測定したところ、リーク電流密度Ｊは
ＤＣ電圧ＶDCが±１０Ｖ以内の領域で１０-8Ａ／ｃｍ2
以下の値を示し、６００Ｗで成膜したＳｒＴｉＯ3 膜
（成膜速度０．７５ｎｍ／ｍｉｎ）とほぼ同等な値であ
った。
【００２３】（実施例３）まず、ＭｇＯ（１００）単結
晶上にＰｔを４００℃にてＲＦマグネトロンスパッタ法
により成膜し、厚さ５０ｎｍのＰｔ（１００）単結晶膜
を形成した。その上にＲＦマグネトロンスパッタ法によ
り、ＳｒＴｉＯ3 をＡｒ／Ｏ2 ５ｍTorr、ＲＦ入力パワ
ー４００Ｗで成膜した。その際、基板温度を１８０分の
成膜時間中１７５分までは４００℃、残り５分は２５０
℃とした。
晶上にＰｔを４００℃にてＲＦマグネトロンスパッタ法
により成膜し、厚さ５０ｎｍのＰｔ（１００）単結晶膜
を形成した。その上にＲＦマグネトロンスパッタ法によ
り、ＳｒＴｉＯ3 をＡｒ／Ｏ2 ５ｍTorr、ＲＦ入力パワ
ー４００Ｗで成膜した。その際、基板温度を１８０分の
成膜時間中１７５分までは４００℃、残り５分は２５０
℃とした。
【００２４】こうして得られたＳｒＴｉＯ3 膜は、膜厚
約１９０ｎｍであり、膜断面のＦＥ−ＳＥＭ観察の結
果、下部電極側１７５ｎｍ厚の領域は単結晶膜、上部電
極側１５ｎｍ厚の領域は粒径３０ｎｍ前後の多結晶膜に
なっていることが分かった。さらに、Ｘ線回折パターン
より、ＳｒＴｉ０3 膜は単結晶部分・多結晶部分共に
（１００）配向であった。
約１９０ｎｍであり、膜断面のＦＥ−ＳＥＭ観察の結
果、下部電極側１７５ｎｍ厚の領域は単結晶膜、上部電
極側１５ｎｍ厚の領域は粒径３０ｎｍ前後の多結晶膜に
なっていることが分かった。さらに、Ｘ線回折パターン
より、ＳｒＴｉ０3 膜は単結晶部分・多結晶部分共に
（１００）配向であった。
【００２５】次いで、前記ＳｒＴｉＯ3 膜上に上部電極
として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパッ
タ法により３５０℃で成膜し、ＰＥＰ工程によるレジス
トパターンの形成及び前記レジストパターンをマスクと
したＮｉ膜のエッチングにより１００μｍ×１００μｍ
の上部電極パターンを形成した。
として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパッ
タ法により３５０℃で成膜し、ＰＥＰ工程によるレジス
トパターンの形成及び前記レジストパターンをマスクと
したＮｉ膜のエッチングにより１００μｍ×１００μｍ
の上部電極パターンを形成した。
【００２６】得られたキャパシタの特性評価を四端子法
により行ったところ、測定周波数１００ｋＨｚにおいて
容量約１４０ｎＦ、誘電損失ｔａｎδ＝０．００８であ
り、これは比誘電率εr に換算して約３００であり、Ｓ
ｒＴｉＯ3 単結晶膜とほぼ同等な値であった。また、Ｉ
−Ｖ特性を測定したところ、リーク電流密度Ｊは−１０
Ｖ≦ＶDC≦−１０Ｖで１０-8Ａ／ｃｍ2 以下の値を示
し、ＳｒＴｉＯ3 多結晶膜とほぼ同等な値であった。
により行ったところ、測定周波数１００ｋＨｚにおいて
容量約１４０ｎＦ、誘電損失ｔａｎδ＝０．００８であ
り、これは比誘電率εr に換算して約３００であり、Ｓ
ｒＴｉＯ3 単結晶膜とほぼ同等な値であった。また、Ｉ
−Ｖ特性を測定したところ、リーク電流密度Ｊは−１０
Ｖ≦ＶDC≦−１０Ｖで１０-8Ａ／ｃｍ2 以下の値を示
し、ＳｒＴｉＯ3 多結晶膜とほぼ同等な値であった。
【００２７】（実施例４）熱酸化膜付きＳｉ基板上に下
部電極として厚さ５０ｎｍのＰｔ膜を成膜した後、Ｓｒ
ＴｉＯ3 をＯ2 雰囲気中（５ｍTorr）、基板温度４００
℃でＲＦマグネトロンスパッタ成膜した。その際、基板
温度を４００分の成膜時間中３６０分までは４００℃、
残り４０分間で２００℃まで徐冷した。
部電極として厚さ５０ｎｍのＰｔ膜を成膜した後、Ｓｒ
ＴｉＯ3 をＯ2 雰囲気中（５ｍTorr）、基板温度４００
℃でＲＦマグネトロンスパッタ成膜した。その際、基板
温度を４００分の成膜時間中３６０分までは４００℃、
残り４０分間で２００℃まで徐冷した。
【００２８】こうして得られたＳｒＴｉＯ3 膜全体は、
膜厚２００ｎｍの（１１１）配向多結晶膜になってお
り、下部電極から膜厚方向１８０ｎｍまでは結晶粒径７
０ｎｍの一様な領域で、それより上部電極側では結晶が
膜厚方向に徐々に微細になり上部電極との界面では粒径
２５ｎｍとなっていた。
膜厚２００ｎｍの（１１１）配向多結晶膜になってお
り、下部電極から膜厚方向１８０ｎｍまでは結晶粒径７
０ｎｍの一様な領域で、それより上部電極側では結晶が
膜厚方向に徐々に微細になり上部電極との界面では粒径
２５ｎｍとなっていた。
【００２９】次いで、前記ＳｒＴｉＯ3 膜上に上部電極
として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパッ
タ法により３５０℃で成膜し、ＰＥＰ工程によるレジス
トパターンの形成及び前記レジストパターンをマスクと
したＮｉ膜のエッチングにより１００μｍ×１００μｍ
の上部電極パターンを形成した。
として厚さ１００ｎｍのＮｉをＲＦマグネトロンスパッ
タ法により３５０℃で成膜し、ＰＥＰ工程によるレジス
トパターンの形成及び前記レジストパターンをマスクと
したＮｉ膜のエッチングにより１００μｍ×１００μｍ
の上部電極パターンを形成した。
【００３０】得られたキャパシタは、測定周波数１００
ｋＨｚにおいて容量約９７．８ｎＦ（換算比誘電率εr
〜２１０）、誘電正接ｔａｎδ＝０．００９、リーク電
流密度Ｊ＜１０-8Ａ／ｃｍ2 （−１０Ｖ≦ＶDC≦−１０
Ｖ）と良好な特性を示した。
ｋＨｚにおいて容量約９７．８ｎＦ（換算比誘電率εr
〜２１０）、誘電正接ｔａｎδ＝０．００９、リーク電
流密度Ｊ＜１０-8Ａ／ｃｍ2 （−１０Ｖ≦ＶDC≦−１０
Ｖ）と良好な特性を示した。
【００３１】
【発明の効果】以上詳述したように本発明によれば、誘
電体層の比誘電率を低下させることなく、リーク電流密
度を低減させることができ、大容量・高性能の薄膜キャ
パシタを提供することができる。
電体層の比誘電率を低下させることなく、リーク電流密
度を低減させることができ、大容量・高性能の薄膜キャ
パシタを提供することができる。
【図１】本発明の一実施例に係わる薄膜キャパシタの断
面図。
面図。
１…基板、２…下部電極、３…誘電体層、４…第１層、
５…第２層、６…上部電極。
５…第２層、６…上部電極。
Claims (1)
- 【請求項１】 電極間に挟まれた誘電体層中に、前記電
極間の膜厚方向に平均結晶粒径の小さい層が存在する無
機質多結晶誘電体層を有することを特徴とする薄膜キャ
パシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348593A JPH07183165A (ja) | 1993-12-22 | 1993-12-22 | 薄膜キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348593A JPH07183165A (ja) | 1993-12-22 | 1993-12-22 | 薄膜キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183165A true JPH07183165A (ja) | 1995-07-21 |
Family
ID=18155222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32348593A Pending JPH07183165A (ja) | 1993-12-22 | 1993-12-22 | 薄膜キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016662A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | キャパシタ構造およびその製造方法 |
| US20150211942A1 (en) * | 2012-10-19 | 2015-07-30 | Okazaki Manufacturing Company | Cryogenic temperature measuring resistor element |
| JP2017183320A (ja) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | 誘電体薄膜素子 |
-
1993
- 1993-12-22 JP JP32348593A patent/JPH07183165A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016662A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | キャパシタ構造およびその製造方法 |
| US20150211942A1 (en) * | 2012-10-19 | 2015-07-30 | Okazaki Manufacturing Company | Cryogenic temperature measuring resistor element |
| US9464947B2 (en) * | 2012-10-19 | 2016-10-11 | Okazaki Manufacturing Company | Cryogenic temperature measuring resistor element |
| JP2017183320A (ja) * | 2016-03-28 | 2017-10-05 | Tdk株式会社 | 誘電体薄膜素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5390072A (en) | Thin film capacitors | |
| US6309895B1 (en) | Method for fabricating capacitor containing amorphous and polycrystalline ferroelectric films and method for forming amorphous ferroelectric film | |
| US6075691A (en) | Thin film capacitors and process for making them | |
| US5873977A (en) | Dry etching of layer structure oxides | |
| US5587870A (en) | Nanocrystalline layer thin film capacitors | |
| US6461931B1 (en) | Thin dielectric films for DRAM storage capacitors | |
| US5397446A (en) | Method of forming a ferroelectric film | |
| JPH0855967A (ja) | 強誘電体薄膜キャパシタの製造方法 | |
| US5332684A (en) | Method for fabricating thin-film capacitor with restrained leakage current at side and end portions of electrodes in a semiconductor integrated circuit device | |
| US7893471B2 (en) | Semiconductor apparatus with a crystalline dielectric film and method of manufacturing said semiconductor apparatus | |
| JP2703206B2 (ja) | 強誘電体キャパシタ及びその製造方法 | |
| JP2676304B2 (ja) | 強誘電体薄膜作製方法 | |
| JP3087672B2 (ja) | 薄膜キャパシタ | |
| JPH07263570A (ja) | 誘電体装置の製造方法 | |
| JPH07183165A (ja) | 薄膜キャパシタ | |
| JPH10214947A (ja) | 薄膜誘電体素子 | |
| JP2658819B2 (ja) | 薄膜キャパシタ | |
| JP3347010B2 (ja) | 薄膜誘電体素子 | |
| KR100247474B1 (ko) | 피지티 강유전체 캐패시터 제조 방법 | |
| JP2001189422A (ja) | 薄膜キャパシタの製造方法 | |
| JP5030349B2 (ja) | 誘電体膜の作製方法 | |
| JPH09205179A (ja) | 薄膜回路素子およびその製造方法 | |
| JP3286218B2 (ja) | 薄膜誘電体素子 | |
| JPH09153598A (ja) | 誘電体薄膜素子の製造方法及び誘電体薄膜素子 | |
| JPS6323647B2 (ja) |