JPH07183403A

JPH07183403A - 半導体装置及びその製造方法

Info

Publication number: JPH07183403A
Application number: JP5328888A
Authority: JP
Inventors: Akio Kawamura; 昭男川村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-12-24
Filing date: 1993-12-24
Publication date: 1995-07-21
Anticipated expiration: 2016-01-22
Also published as: KR100221060B1; KR950021670A; JP3126573B2; US5526304A

Abstract

(57)【要約】【構成】一対のドライブトランジスタと一対の負荷Ｔ
ＦＴとからなるフリップフロップ回路と、該フリップフ
ロップ回路に接続された一対のアクセストランジスタと
から構成されるメモリセルを備えており、前記ＴＦＴの
一方のソース／ドレイン領域が、少なくとも、一方のド
ライブトランジスタのソース／ドレイン領域及び他方の
ドライブトランジスタのゲートのいずれかと半導体膜を
介して接続されるとともに、前記ＴＦＴの他方のソース
／ドレイン領域が、半導体膜を介して配線層に接続され
ており、前記半導体膜の少なくとも表面層が、前記ＴＦ
Ｔのソース／ドレイン領域と同じ導電型を有している半
導体装置。【効果】半導体膜のＰＮ接合を同じ半導体膜内に形成
することにより、ＰＮ接合の接合面積を増加させること
ができ、メモリセルへの安定した電源供給を行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳細にはＴＦＴを負荷トランジスタに
持つＳＲＡＭセルを備えた半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】従来技術の１例として、以下にＰＭＯＳ
負荷トランジスタとして、ＴＦＴ（Thin Film Transist
or）を有するＳＲＡＭセルを用いて説明する。ＰＭＯＳ
負荷トランジスタを有するＳＲＡＭセルの等価回路図を
図３に示す。このセルは、半導体基板上に形成されたド
ライブトランジスタ（ＤＴｒ１，ＤＴｒ２）と、このド
ライブトランジスタ（ＤＴｒ１，ＤＴｒ２）上に積層さ
れ、そのノードに電源が供給されるＭＯＳ負荷ＴＦＴ
（ＴＦＴ１，ＴＦＴ２）とからなるフリップフロップ回
路及びアクセストランジスタ（ＡＴｒ１，ＡＴｒ２）に
より構成されている。なお、アクセストランジスタ（Ａ
Ｔｒ１，ＡＴｒ２）は、そのノードがビットライン（Ｂ
Ｌ）に接続されている。このように、ＭＯＳ負荷ＴＦＴ
（ＴＦＴ１，ＴＦＴ２）が、半導体基板上に形成された
ドライブトランジスタ（ＤＴｒ１，ＤＴｒ２）上に形成
されることにより、メモリセルのサイズを縮小化し、Ｓ
ＲＡＭ容量の増大を図っている。

【０００３】以下に、上記ＳＲＡＭにおけるＴＦＴの製
造方法について説明する。まず、素子分離のために、フ
ィールド絶縁膜７１を形成したシリコン基板７０上に、
公知の方法によりドライバＭＯＳトランジスタを形成す
る。その後、図１０（ａ）に示したように、シリコン基
板７０上全面に層間絶縁膜７２を形成し、所望の領域
上、つまり、ドライブトランジスタＤＴｒ２のゲート電
極７３と、ドライブトランジスタＤＴｒ１のソース／ド
レイン領域７４とを接続するとともに、後の工程で形成
されるＴＦＴ１のソース／ドレイン領域とを図３に示し
たＡ点において同時に接続するために、ドライブトラン
ジスタＤＴｒ２のゲート電極７３とドライブトランジス
タＤＴｒ１のソース／ドレイン領域７４とが形成されて
いる領域上の層間絶縁膜７２にコンタクトホール７２ａ
を形成する。なお、ここでは、ＴＦＴ１とドライブトラ
ンジスタＤＴｒ１及びＤＴｒ２を同時に接続している
が、コンタクトホール７２ａをドライブトランジスタＤ
Ｔｒ２のゲート電極７３のみの上又はドライブトランジ
スタＤＴｒ１のソース／ドレイン領域７４のみの上に形
成してもよい。この場合には、このコンタクトホール７
２ａとは別に、ドライブトランジスタＤＴｒ２のゲート
電極７３とドライブトランジスタＤＴｒ１のソース／ド
レイン領域７４とを接続する必要がある。

【０００４】次いで、図１０（ｂ）に示したように、コ
ンタクトホール７２ａを含むシリコン基板７０上にポリ
シリコンを積層し、所望の形状にパターニングしてＴＦ
Ｔのゲート電極７５ａとともに、ＴＦＴの配線に関与す
る半導体膜としてポリシリコンパターン７５ｂ、７５ｃ
を形成する。この際のポリシリコンの膜厚は１００〜２
００ｎｍであり、Ｎ型不純物であるリンまたは砒素が１
０²⁰ｃｍ^-3以上の高濃度で添加されている。添加方法と
しては、ポリシリコンを減圧ＣＶＤ法で堆積したのち、
拡散又はイオン注入してもよいし、フォスフィン（ＰＨ
₃）ガスとシラン（ＳｉＨ₄）ガスを用いてドープドシ
リコンを堆積してもよく、特にその方法としては限定さ
れるものではない。

【０００５】続いて、図１０（ｃ）に示したように、ゲ
ート電極７５ａ及びポリシリコンパターン７５ｂ、７５
ｃを含むシリコン基板７０上に、ＳｉＯ₂膜を膜厚１０
〜５０ｎｍ、ＣＶＤ法により堆積して、ＴＦＴのゲート
酸化膜７６を形成する。さらに、図１０（ｄ）に示した
ように、フォトリソグラフィ及びＲＩＥ法によるエッチ
ング工程により、ポリシリコンパターン７５ｂ、７５ｃ
上のゲート酸化膜７６に開口部７６ａを形成する。

【０００６】そして、図１１（ｅ）に示したように、こ
れら開口部７６ａを含むシリコン基板７０上に、膜厚１
０〜１００ｎｍのポリシリコンを減圧ＣＶＤ法により堆
積し、所望の形状にパターニングして、ＴＦＴのチャネ
ル、ソース及びドレインを構成する活性層７７を形成す
る。なお、活性層７７とポリシリコンパターン７５ｂ、
７５ｃとは、ゲート酸化膜７６に形成された開口部７６
ａを通して接続されている。また、ポリシリコンは、減
圧ＣＶＤ法によりアモルファスシリコン薄膜を堆積した
のち、６００℃前後のアニールにより、再結晶化したの
もでもよい。さらに、ＴＦＴのしきい値電圧の制御のた
めに、リン又は砒素等の不純物を、１０ ¹²〜１０¹³ｃｍ
^-2の低濃度で、イオン注入により添加してもよい。

【０００７】次いで、図１１（ｆ）に示したように、シ
リコン基板７０上にレジストを塗布し、フォトリソグラ
フィ工程により所望の形状にパターニングする。このレ
ジストパターン７８をマスクとして、ボロン又はＢＦ₂
イオンを、１０¹⁴〜１０¹⁵cm ^-2の高濃度でイオン注入し
て、活性層７７にソース／ドレイン領域７７ａ、７７ｃ
を形成する。なお、レジストパターン７８で覆われた活
性層７７にはＰ型不純物が添加されず、ＴＦＴのチャネ
ル７７ｂとなる。

【０００８】そして、レジストパターン７８を除去した
後、図１１（ｇ）に示したように、層間絶縁膜たるＣＶ
Ｄ酸化膜７９を４００〜１０００nm堆積する。次に、図
１１（ｈ）に示したように、フォトリソグラフィ工程及
びＲＩＥ法によるエッチング工程により、ポリシリコン
パターン７５ｂ、７５ｃ上のＣＶＤ酸化膜７９に開口７
９ａを形成する。

【０００９】続いて、図１１（ｉ）に示したように、開
口７９ａにＡｌ，Ｃｕ，Ｔｉ，Ｗ等の金属、これらの合
金及びシリサイド等を埋設、パターニングして配線８０
を形成する。この配線８０はＣＶＤ酸化膜７９の開口７
９ａでポリシリコンパターン７５ｃと接続される。以
下、必要に応じて層間膜の形成、スルーホールの形成、
第２層目の金属配線の形成、保護膜の形成等を周知の方
法により行い、ＴＦＴをＰＭＯＳ負荷トランジスタとし
て有するＳＲＡＭメモリセルを完成する（図示せず）。

【００１０】

【発明が解決しようとする課題】上記従来の方法で形成
したＳＲＡＭメモリセルへの電源は、Ｖｃｃ線である金
属配線、配線８０、ゲート酸化膜７６の開口、Ｎ型不純
物が高濃度で添加されたポリシリコンパタン７５ｃ、ゲ
ート酸化膜の開口部７６ａ、高濃度Ｐ型不純物が添加さ
れたＴＦＴのソース領域７７ｃの順に供給される。

【００１１】このようなＳＲＡＭメモリセルにおけるポ
リシリコンパターン７５ｃは、配線８０とＴＦＴのソー
ス領域７７ｃとを直接接続する場合に行うエッチング時
のオーバーエッチによる影響を防止するものである。つ
まり、配線８０とＴＦＴのソース領域７７ｃとを直接接
続する場合には、薄い活性層７７上のＣＶＤ酸化膜７９
をエッチング除去する必要が生じるが、酸化膜と活性層
を形成するポリシリコンとのエッチングにおける選択比
が、例えば１０以下程度に低ければ、オーバエッチング
時に、活性層７７を突き破る可能性がある。従って、そ
れを防止するために、配線８０を形成する開口は、比較
的厚いポリシリコン７５ｃ上に形成することにより、Ｔ
ＦＴのソース領域７７ｃと配線との接続を確実にし、か
つ配線の他の配線層への接触を防止している。

【００１２】しかし、このような方法においても、以下
に示す問題を有している。すなわち、電源の供給は、配
線８０、Ｎ型不純物が添加されたポリシリコン７５ｃ及
びＰ型不純物が添加されたＴＦＴのソース領域７７ｃの
順に行われ、ポリシリコン７５ｃとソース領域７７ｃと
界面には、ＰＮ接合が形成されることとなるが、電源が
ＴＦＴに供給される際には、逆方向の接続で使用される
こととなる。このＰＮ接合はポリシリコンに形成されて
いるため、その整流性能は低く、接合リーク電流比較的
大きかったために問題とされていなかったが、近年にお
いては、ＴＦＴの特性向上のため、ポリシリコンの結晶
性が改善されているので、そのＰＮ接合が良好となり、
上記問題のため、メモリセルへの電源供給に支障が生じ
てきた。

【００１３】メモリセルへの電源の供給が不十分となる
と、例えば、図３におけるＡ点又はＢ点等の蓄積ノード
への電流供給が不足し、データ保持の安定性が失われメ
モリ機能が失われる重大な問題となる。また、メモリセ
ル領域においても、ＴＦＴのドレイン領域７７ａとポリ
シリコンパターン７５ｂの接続部でＰＮ接合が形成され
ている。このＰＮ接合では、順方向接続となっているた
め、上記の電源供給部と異なり、電流の供給が遮断され
る危険はない。しかし、ＰＮ接合により生じる０．９ｅ
Ｖ以上のビルトインポテンシャルのため、順方向に電流
を供給する場合でも、約１Ｖ以上の電圧を必要とする。
即ち、ＴＦＴがオンして電流が供給される初期には、Ｐ
Ｎ接合にかかる電位差がビルトインポテンシャルよりも
低いため、蓄積ノードへの電流の供給が制約されること
となるか、あるいは、ＴＦＴがオンして充分な時間が経
過しても蓄積ノードの電位は、ビルトインポテンシャル
だけ降下し、電源電位まで引き上げることができなくな
る。このため蓄積ノードの電荷量が減少することとな
り、データ保持能力が低下したり、読み出しエラーが発
生するなどの問題が生じることとなる。

【００１４】さらに、ポリシリコンパターン７５ｃとポ
リシリコンからなるソース領域７７ｃとの接続によるＰ
Ｎ接合の形成を回避するため、ポリシリコン７５ｃに、
ソース領域７７ｃと同じ導電型を有する不純物、例え
ば、ボロン等のＰ型不純物を拡散させる方法がある。し
かし、この場合には、ＴＦＴとドライブトランジスタと
の接続部において、つまり、ドレイン領域７７ａとポリ
シリコンパターン７５ｂとの接続部においては、ポリシ
リコンパターン７５ｂが直接ドライブトランジスタのＮ
型ソース／ドレイン領域７４と接続することとなる。こ
の場合には、ポリシリコンパターン７５ｂからＰ型不純
物がドライブトランジスタのＮ型ソース／ドレイン領域
７４と接続することとなり、ドライブトランジスタのソ
ース／ドレイン領域７４の抵抗が増加したり、チャネル
部にまでＰ型不純物が拡散して、しきい値電圧を変化さ
せるという問題が生じる。

【００１５】本発明は、上記問題に鑑みなされたもので
あり、ＴＦＴを負荷トランジスタに持つＳＲＡＭセルに
おいて、配線とＴＦＴ等との接続を良好にして、素子の
特性を向上させることができる半導体装置及びその製造
方法を提供することを目的としている。

【００１６】

【課題を解決するための手段】本発明の半導体装置によ
れば、ゲート、ゲート酸化膜及びソース／ドレイン領域
からなる一対のドライブトランジスタと、前記一対のド
ライブトランジスタと接続され、かつゲート電極、ゲー
ト酸化膜及びソース／ドレイン領域を有する活性層が順
次積層されて構成されている一対の負荷ＴＦＴとからな
るフリップフロップ回路と、該フリップフロップ回路に
接続された一対のアクセストランジスタとから構成され
るメモリセルを備えており、前記ＴＦＴの一方のソース
／ドレイン領域が、少なくとも、一方のドライブトラン
ジスタのソース／ドレイン領域及び他方のドライブトラ
ンジスタのゲートのいずれかと半導体膜を介して接続さ
れるとともに、前記ＴＦＴの他方のソース／ドレイン領
域が、半導体膜を介して配線層に接続されており、前記
半導体膜の少なくとも表面層が、前記ＴＦＴのソース／
ドレイン領域と同じ導電型を有している半導体装置が提
供される。

【００１７】また、ゲート、ゲート酸化膜及びソース／
ドレイン領域からなる一対のドライブトランジスタと、
前記一対のドライブトランジスタと接続され、かつゲー
ト電極、ゲート酸化膜及びソース／ドレイン領域を有す
る活性層が順次積層されて構成されている一対の負荷Ｔ
ＦＴとからなるフリップフロップ回路と、該フリップフ
ロップ回路に接続された一対のアクセストランジスタと
から構成されるメモリセルを備えており、前記ＴＦＴの
一方のソース／ドレイン領域が、不純物拡散防止性導電
膜を介して半導体膜及び少なくとも一方のドライブトラ
ンジスタのソース／ドレイン領域と他方のドライブトラ
ンジスタのゲートのいずれかと接続されるとともに、前
記ＴＦＴの他方のソース／ドレイン領域が、不純物拡散
防止性導電膜及び半導体膜を介して配線層に接続されて
いる半導体装置が提供される。

【００１８】さらに、本発明の半導体装置の製造方法に
よれば、(i) 半導体基板上にドライブトランジスタを形
成した後、該ドライブトランジスタ上に層間絶縁膜を形
成し、該層間絶縁膜の所望の領域に前記ドライブトラン
ジスタとの接続を得るためのコンタクトホールを形成
し、(ii)該コンタクトホールを含む半導体基板上に半導
体を積層し、所望の形状にパターニングしてＴＦＴのゲ
ート電極及び半導体膜を形成し、(iii) 該ゲート電極及
び半導体膜上にゲート酸化膜を形成し、前記半導体膜上
のゲート酸化膜に開口部を形成した後、該開口部を含む
半導体基板上にポリシリコンを積層し、該ポリシリコン
をパターニングして、前記半導体膜と接続を有するＴＦ
Ｔの活性層を形成し、(iv)前記ゲート電極上の前記活性
層をレジストパターンでマスクしてイオン注入し、前記
活性層にＴＦＴのソース／ドレイン領域を形成し、(v)
再度、前記レジストパターンをマスクとして用いて、前
記イオン注入と同じ導電型のイオンをさらに高エネルギ
ーで、イオン注入し、少なくとも前記半導体膜の表面層
にＴＦＴのソース／ドレイン領域と同じ導電型の不純物
層を形成することを含む半導体装置の製造方法が提供さ
れる。

【００１９】また、(i) 半導体基板上にドライブトラン
ジスタを形成した後、該ドライブトランジスタ上に層間
絶縁膜を形成し、該層間絶縁膜の所望の領域に前記ドラ
イブトランジスタとの接続を得るためのコンタクトホー
ルを形成し、(ii)該コンタクトホールを含む半導体基板
上に半導体を積層し、所望の形状にパターニングしてＴ
ＦＴのゲート電極及び半導体膜を形成し、(iii) 該ゲー
ト電極及び半導体膜上にゲート酸化膜を形成し、フォト
リソグラフィ工程により所望の形状のレジストパターン
を形成した後、該レジストパターンを用いて前記半導体
膜上のゲート酸化膜に開口部を形成し、(iv)次いで、前
記レジストパターン及び開口部を含む半導体基板上に導
電体膜を積層した後、前記レジストパターンをエッチン
グ除去して、前記ゲート酸化膜の開口部に前記導電体膜
を埋設し、窒素雰囲気下にてアニール処理を行い、前記
導電体膜を窒化物とし、(v) 該窒化物となった導電体膜
を含むゲート酸化膜上にポリシリコンを積層し、所望の
形状にパターニングして、前記半導体膜と前記導電体膜
を介して接続を有するＴＦＴの活性層を形成し、(vi)前
記ゲート電極上の前記活性層をレジストパターンでマス
クしてイオン注入し、前記活性層にＴＦＴのソース／ド
レイン領域を形成することを含む半導体装置の製造方法
が提供される。

【００２０】本発明における半導体装置は、一対のドラ
イブトランジスタと一対のＭＯＳ負荷ＴＦＴとからなる
フリップフロップ回路及び一対のアクセストランジスタ
により構成されている。これらメモリセルは、半導体基
板上に形成されているものである。半導体基板としては
特に限定されるものではないが、シリコン基板が好まし
い。また、半導体基板上に、まず、ドライブトランジス
タが、公知の方法により形成されて、これらドライブト
ランジスタ上に層間絶縁膜を介してＴＦＴが積層されて
構成されている。

【００２１】ドライブトランジスタ上に形成されている
層間絶縁膜としては、特に限定されるものではないが、
ＳｉＯ₂が好ましく、その膜厚は５０〜２００ｎｍ程
度が好ましい。またこれら層間絶縁膜は公知の方法によ
り形成することができる。本発明における半導体装置の
ＴＦＴは、主としてゲート電極、ゲート酸化膜及び活性
層により形成されている。そして、一方のソース／ドレ
イン領域は、電源と接続されており、他方のソース／ド
レイン領域は、少なくとも一方のドライブトランジスタ
のソース／ドレイン領域と、他方のドライブトランジス
タのゲート電極とのいずれかに接続されている。具体的
には、それらは、半導体膜を介在することにより接続さ
れている。この半導体膜は、ＴＦＴのゲート電極を形成
する際に、同一の材料により形成することができる。例
えば、ポリシリコンにより、ＣＶＤ法等の公知の方法で
ゲート電極とともに、膜厚１００〜２００ｎｍに形成す
ることができる。また、この半導体膜は、Ｎ型不純物で
あるリンまたは砒素が約１０²⁰ｃｍ^-3以上の高濃度で添
加されていることが好ましい。添加方法としては、例え
ば、ポリシリコンを減圧ＣＶＤ法で堆積したのち、拡散
又はイオン注入してもよいし、フォスフィン（ＰＨ₃）
ガスとシラン（ＳｉＨ₄）ガスを用いてドープドシリコ
ンを堆積してもよく、特にその方法としては限定される
ものではない。

【００２２】また、ＴＦＴのゲート電極及び半導体膜を
形成したのち、公知の方法により、ＳｉＯ₂等によるゲ
ート酸化膜を形成する。この際の膜厚は１０〜５０ｎｍ
が好ましい。そして、ＴＦＴと電源又はドライブトラン
ジスタと接続するために、上記半導体膜上に形成されて
いるゲート酸化膜の一部に開口部が形成されている。こ
の開口部の形成は、公知の方法、例えばフォトリソグラ
フィ及びＲＩＥ法によるエッチングにより形成すること
ができる。ＴＦＴの活性層としては、ポリシリコンを、
公知の方法により形成することが好ましいが、減圧ＣＶ
Ｄ法によりアモルファスシリコン薄膜を堆積したのち、
６００℃前後のアニールにより、再結晶化したものでも
よい。また、このポリシリコンは、ＴＦＴのしきい値電
圧の制御のために、リン又は砒素等の不純物を、１０¹²
〜１０¹³ｃｍ^-2の低濃度で、イオン注入により添加され
ていることが好ましい。

【００２３】なお、上記のようにゲート酸化膜の一部に
開口部を形成する場合に用いたレジストマスクを除去す
る前に、このレジストマスク上に不純物拡散防止性導電
膜、例えば、チタンの膜を２０〜１００ｎｍ程度形成
し、レジスト除去とともに不要部の不純物拡散防止性導
電膜を除去することにより、ゲート酸化膜の開口部にの
み、不純物拡散防止性導電膜を形成することもできる。
この際の不純物拡散防止性導電膜の形成は、スパッタリ
ング法等の公知の方法で形成することができる。また、
ゲート酸化膜の開口部に不純物拡散防止性導電膜を形成
したのち、窒素雰囲気下で、６００〜７５０℃の温度範
囲、数分〜数十分程度アニール処理することが好まし
い。このアニール処理により、不純物拡散防止性導電膜
を窒化物膜に変えることができる。

【００２４】そして、ＴＦＴのゲート電極上の活性層の
上に、公知の方法、例えばフォトリソグラフィ工程によ
りマスクを形成したのち、ボロン、ＢＦ₂等のＰ型の不
純物イオンを１０¹⁴〜１０¹⁵ｃｍ^-2程度の濃度で、ボロ
ンを用いた場合には１０〜２５ＫｅＶ程度、ＢＦ₂を用
いた場合には３０〜１００ＫｅＶの程度のエネルギーで
注入して、ソース／ドレイン領域を形成する。

【００２５】さらに、このようにソース／ドレイン領域
を形成したのち、不純物拡散防止性導電膜を半導体膜上
に形成しない場合には、さらにソース／ドレイン領域の
うえから、ソース／ドレイン領域形成時のマスクと同一
のマスクを用いて、ソース／ドレイン領域と同じ導電
型、例えばＰ型の不純物を１〜３×１０¹⁵ｃｍ^-2程度の
濃度で、ソース／ドレイン領域形成時の注入エネルギー
よりも大きなエネルギー、例えば、ボロンを用いる場合
には３０〜７０ＫｅＶの程度エネルギーで注入すること
ができる。これにより、上記半導体層の表面層は、ソー
ス／ドレイン領域と同じ導電型を有する不純物が注入さ
れることなり、同一半導体膜内で、ＰＮ接合が形成され
ることとなる。この際の半導体膜においては、膜厚１０
０〜２００ｎｍのうち表面層の５０〜１００ｎｍ程度が
ソース／ドレイン領域と同じ導電型に形成されているこ
とが好ましい。なお、ソース／ドレイン領域が形成され
たのち、再度イオン注入する場合に、マスクを等方性エ
ッチングにより両幅０．２〜１．０μｍ程度エッチング
して、後退させて用いることにより、ソース／ドレイン
領域がチャネル側に広がることとなり、その領域がソー
ス／ドレイン領域よりも低濃度で形成される。このよう
に、ソース／ドレイン領域をＬＤＤ構造として形成する
こともできる。

【００２６】さらに、ＴＦＴの電源との接続は、ＴＦＴ
のソース／ドレイン領域と、上記半導体膜を介して形成
されている。この際の電源への配線は、通常配線層とし
て用いられる金属、例えば、Ａｌ，Ｃｕ，Ｔｉ，Ｗ等の
金属、これらの合金及びシリサイド等により、公知の方
法、例えば、真空蒸着法等により適宜形成することがで
きる。

【００２７】このように、ドライブトランジスタ及びＴ
ＦＴを形成することにより、ドライブトランジスタとＴ
ＦＴ、ＴＦＴと電源とを接続したのち、必要に応じて層
間膜の形成、スルーホールの形成、第２層目の金属配線
の形成、保護膜の形成等を周知の方法により行い、ＴＦ
ＴをＭＯＳ負荷トランジスタとして有するＳＲＡＭメモ
リセルを完成することができる。なお、アクセストラン
ジスタは、ドライブトランジスタと同時に形成してもよ
いし、ドライブトランジスタを形成したのち、ＴＦＴを
形成する前に形成してもよいし、ＴＦＴと同時又は別個
に適宜形成することができる。

【００２８】

【作用】本発明の半導体装置によれば、ＴＦＴのソース
／ドレイン領域と配線又はドライブトランジスタとの接
続に、半導体膜を介しており、この半導体膜の少なくと
も表面層が、ＴＦＴのソース／ドレイン領域と同じ導電
型を有しているので、ＴＦＴのソース／ドレイン領域と
この半導体膜との接続によって生じるＰＮ接合が同じ半
導体膜内に形成されることとなる。これにより、ＰＮ接
合の接合面積が拡大されることなる。

【００２９】また、上記半導体装置において、ＴＦＴの
ソース／ドレイン領域がＬＤＤ構造を有していることに
より、電圧印加時のドレイン端での電界が緩和されるこ
ととなり、リーク電流の低減やホットキャリア発生によ
る特性劣化防止が図れる。さらに、ＴＦＴのソース／ド
レイン領域と配線又はドライブトランジスタとの接続
に、半導体膜を介しており、この半導体膜とソース／ド
レイン領域との間にさらに不純物拡散防止性導電膜が介
在しているので、異なる導電型を有するソース／ドレイ
ン領域と半導体膜が直接接触することなく、また、相互
の不純物の拡散も防止されることとなり、ＰＮ接合によ
って生じる寄生容量が抑制される。

【００３０】また、本発明の半導体装置の製造方法によ
れば、ＴＦＴのソース／ドレイン領域を形成する際に用
いたマスクを再度利用することにより、ＴＦＴのソース
／ドレイン領域と配線又はドライブトランジスタとの接
続に用いる半導体膜の少なくとも表面層を、ＴＦＴのソ
ース／ドレイン領域と同じ導電型に形成することができ
るので、容易に、ＴＦＴのソース／ドレイン領域と半導
体膜との接続におけるＰＮ接合の接合面積の拡大が実現
される。

【００３１】さらに、ＴＦＴのソース／ドレイン領域と
配線又はドライブトランジスタとの接続に、半導体膜を
介しており、この半導体膜とソース／ドレイン領域との
間にさらに不純物拡散防止性導電膜を介在させる場合に
も、ゲート酸化膜に開口部を形成する際に用いたレジス
トマスクを再度利用するので、容易に、ＴＦＴのソース
／ドレイン領域と半導体膜との接続におけるＰＮ接合が
除去され、ＰＮ接合によって発生する寄生容量が防止さ
れる。

【００３２】

【実施例】本発明に係る半導体装置及びその製造方法の
実施例を以下に詳述する。図３にＰＭＯＳ負荷トランジ
スタを有するＳＲＡＭセルの等価回路図を示す。このセ
ルは、半導体基板上に形成されたドライブトランジスタ
（ＤＴｒ１，ＤＴｒ２）と、このドライブトランジスタ
（ＤＴｒ１，ＤＴｒ２）上に積層され、そのノードに電
源が供給されるＭＯＳ負荷ＴＦＴ（ＴＦＴ１，ＴＦＴ
２）とからなるフリップフロップ回路及びアクセストラ
ンジスタ（ＡＴｒ１，ＡＴｒ２）により構成されてい
る。なお、アクセストランジスタ（ＡＴｒ１，ＡＴｒ
２）は、そのノードがビットライン（ＢＬ）に接続され
ている。このように、ＭＯＳ負荷ＴＦＴ（ＴＦＴ１，Ｔ
ＦＴ２）が、半導体基板上に形成されたドライブトラン
ジスタ（ＤＴｒ１，ＤＴｒ２）上に形成されることによ
り、メモリセルのサイズを縮小化し、ＳＲＡＭ容量の増
大を図っている。

【００３３】実施例１まず、素子分離のために、フィールド絶縁膜１１を形成
したシリコン基１０板上に、公知の方法によりドライバ
ＭＯＳトランジスタ（図３中、ＤＴｒ１，ＤＴｒ２）を
形成する。その後、図１（ａ）に示したように、シリコ
ン基板１０上全面に層間絶縁膜１２を形成し、所望の領
域上、つまり、ドライブトランジスタＤＴｒ２のゲート
電極１３と、ドライブトランジスタＤＴｒ１のソース／
ドレイン領域１４とが形成されている領域上の層間絶縁
膜１２にコンタクトホール１２ａを形成する。このコン
タクトホール１２ａは、ゲート電極１３とソース／ドレ
イン領域１４とを接続するとともに、これらゲート電極
１３、ソース／ドレイン領域１４と後の工程で形成され
るＴＦＴ１のソース／ドレイン領域とを図３に示したＡ
点において同時に接続するために形成されているが、こ
のコンタクトホール１２ａをゲート電極１３のみの上又
はソース／ドレイン領域のみの上に形成してもよい。こ
の場合には、このコンタクトホール１２ａとは別に、ゲ
ート電極１３とソース／ドレイン領域１４とを接続する
必要がある。

【００３４】次いで、図１（ｂ）に示したように、コン
タクトホール１２ａを含むシリコン基板１０上にポリシ
リコンを積層し、所望の形状にパターニングしてＴＦＴ
のゲート電極１５ａとともに、ＴＦＴの配線に関与する
ポリシリコンパターン１５ｂ、１５ｃを形成する。この
際のポリシリコンの膜厚は、例えば、２００ｎｍであ
り、Ｎ型不純物であるリンまたは砒素が１０²⁰ｃｍ^-3以
上の高濃度で添加されている。

【００３５】続いて、図１（ｃ）に示したように、ゲー
ト電極１５ａ、ポリシリコンパターン１５ｂ、１５ｃを
含むシリコン基板１０上に、ＳｉＯ₂膜を、例えば、膜
厚５０ｎｍ、ＣＶＤ法により堆積して、ＴＦＴのゲート
酸化膜１６を形成する。さらに、図１（ｄ）に示したよ
うに、フォトリソグラフィ及びＲＩＥ法によるエッチン
グ工程により、ポリシリコンパターン１５ｂ、１５ｃ上
のゲート酸化膜１６に開口部１６ａを形成する。

【００３６】そして、図１（ｅ）に示したように、これ
ら開口部１６ａを含むシリコン基板１０上に、例えば膜
厚１００ｎｍのポリシリコンを減圧ＣＶＤ法により堆積
し、所望の形状にパターニングして、ＴＦＴのチャネ
ル、ソース及びドレインを構成する活性層１７を形成す
る。なお、活性層１７とポリシリコンパターン１５ｂ１
５ｃとは、ゲート酸化膜１６に形成された開口部１６ａ
を通して接続されている。

【００３７】次いで、図２（ｆ）に示したように、シリ
コン基板１０上にレジストを塗布し、フォトリソグラフ
ィ工程により所望の形状にパターニングする。このレジ
ストパターン１８をマスクとして、ボロン又はＢＦ₂イ
オンを活性層１７に、１０¹⁴〜１０¹⁵cm^-2の高濃度で、
ボロンイオンにおいては１０〜２５ＫｅＶ、ＢＦ₂イオ
ンにおいては３０〜１００ＫｅＶにてイオン注入し、ソ
ース／ドレイン領域１７ａ、１７ｃを形成する。なお、
レジストパターン１８で覆われた活性層１７にはＰ型不
純物が添加されず、ＴＦＴのチャネル１７ｂが形成され
ることとなる。

【００３８】続いて、図２（ｇ）に示したように、レジ
ストパターン１８を利用して、さらにボロン又はＢＦ₂
イオンを活性層１７に、１〜３×１０¹⁵cm^-2の高濃度
で、高エネルギーで、具体的にはボロンイオンにおいて
は３０〜７５ＫｅＶ等で注入する。これにより、ソース
／ドレイン領域１７ａ、１７ｃが形成されるとともに、
このソース／ドレイン領域１７ａ、１７ｃ及びゲート酸
化膜１６を通って、ポリシリコンパターン１５ｃ、１５
ｂの表面層に、ソース／ドレイン領域１７ａ、１７ｃと
同じ導電型を示す領域１５ｃｃ、１５ｂｂが形成される
こととなる。

【００３９】そして、レジストパターン１８を除去した
後、図２（ｈ）に示したように、層間絶縁膜たるＣＶＤ
酸化膜１９を、例えば６００ｎｍ堆積する。次に、図２
（ｉ）に示したように、フォトリソグラフィ工程及びＲ
ＩＥ法によるエッチング工程により、ポリシリコンパタ
ーン１５ａの上方のＣＶＤ酸化膜１９に開口１９ａを形
成する。

【００４０】続いて、図２（ｊ）に示したように、開口
１９ａを含むＣＶＤ酸化膜１９上に例えば、Ａｌによる
配線２０を所望の形状に形成する。この金属配線２０は
ＣＶＤ酸化膜１９の開口１９ａでポリシリコンパターン
１５ｃと接続されて、電源供給用の配線として作用す
る。以下、必要に応じて層間膜の形成、スルーホールの
形成、第２層目の金属配線の形成、保護膜の形成等を周
知の方法により行い、ＴＦＴをＰＭＯＳ負荷トランジス
タとして有するＳＲＡＭメモリセルを完成する（図示せ
ず）。

【００４１】このような半導体装置においては、配線２
０とＴＦＴのソース領域１７ｃとを接続するため、ある
いはＴＦＴのドレイン領域１７ａとバルクトランジスタ
とを接続するためのポリシリコンパターン１５ｂ、１５
ｃ内において、ＰＮ接合が形成されているので、その接
合面積を大幅に増加させることができる。また、ポリシ
リコンパターン１５ｂ、１５ｃ内に形成されたＰＮ接合
においては、単結晶内に形成された場合と異なって、接
合面に多数の結晶粒界が含まれることとなる。結晶粒界
ではＰＮ接合の整流特性が失われるため、逆方向リーク
電流が増加し、ビルトインポテンシャルによる障壁が低
減する。

【００４２】さらに、電源からの電流を、配線２０、ポ
リシリコンパターンにおけるソース／ドレイン領域と同
じ導電型を示す領域１５ｃｃ、１５ｂｂ、ソース領域１
７ａと、ＰＮ接合を含まない並列経路で供給することも
できることとなり、電源供給部での低抵抗化が図られる
こととなる。従って、接合面積の増加に比例して、ＰＮ
接合を流れる電流も増加させることができ、メモリセル
へ供給する電流を増加させることが可能となる。

【００４３】図４に、本実施例における電源供給部での
配線２０とＴＦＴのソース領域１７ｃ間の電流電圧特性
を示す。なお、本実施例における電流電圧特性（図４中
実線で示す）とともに、従来例で示したＳＲＡＭの電源
供給部での電流電圧特性（図４中波線で示す）を示す。
また、図５に、ＴＦＴのドレイン領域１７ａと蓄積ノー
ド間の電流電圧特性を示す。なお、本実施例における電
流電圧特性（図５中実線で示す）とともに、従来例で示
したＳＲＡＭの電源供給部での電流電圧特性（図５中波
線で示す）を示す。

【００４４】実施例２実施例１の図１（ａ）〜（ｅ）における工程と同様に、
シリコン基板３０上にドライバＭＯＳトランジスタ、層
間絶縁膜３２、ゲート電極３３、ソース／ドレイン領域
３４、ＴＦＴのゲート電極３５ａ、ポリシリコンパター
ン３５ｂ、３５ｃ、ゲート酸化膜３６、活性層３７及び
レジストパターン３８を形成した後、図６（ａ）に示し
たように、実施例１と同様に、レジストパターン３８を
マスクとして活性層３７にイオン注入をして、ソース／
ドレイン領域３７ａ、３７ｃ及びチャネ３７ｂを形成す
る。

【００４５】続いて、図６（ｂ）に示したように、酸素
プラズマ雰囲気中において、レジストパターン３８を等
方的にエッチングして、例えば、約１．０μｍの幅ｄだ
け後退させたレジストパターン３８ａを形成し、チャネ
ル３７ｂの一部を露出させる。

【００４６】そして、図６（ｃ）に示したように、レジ
ストパターン３８ａをマスクとして、さらにＰ型イオン
を活性層３７に、１〜３×１０¹⁵cm^-2の高濃度で、高エ
ネルギーで、具体的にはボロンイオンにおいては３０〜
１００ＫｅＶ等でイオン注入する。これにより、ソース
／ドレイン領域３７ａ、３７ｃのチャネル３７ｂ側にソ
ース／ドレイン領域３７ａ、３７ｃよりも不純物濃度が
低いＬＤＤ領域３７ａａ、３７ｃｃが形成される。ま
た、このソース／ドレイン領域３７ａ、３７ｃやゲート
酸化膜３６を通って、ポリシリコンパターン３５ｃ、３
５ｂの表面層に、ソース／ドレイン領域３７ａ、３７ｃ
と同じ導電型を示す領域３５ｃｃ、３５ｂｂが形成され
ることとなる。これは、注入されたイオンが、下記式

【００４７】

【数１】ただし、ｎ（ｘ）：深さｘでの注入不純物の単位面積密
度 φ：単位面積当たりの全注入量Ｒｐ：注入イオンの飛程距離 ΔＲｐ：注入イオンの飛程分散によって、深さ方向に分布するため、一部の不純物がソ
ース／ドレイン領域３７ａ、３７ｃやゲート酸化膜３６
を通って、ポリシリコンパターン３５ｃ、３５ｂの表面
層にまで添加される。また、一部は、レジストパターン
３８ａにより露出した領域に止まり、不純物濃度が低い
ＬＤＤ領域３７ａａ、３７ｃｃを形成することとなる。

【００４８】以下、実施例１と同様に、層間絶縁膜、金
属配線等を形成したのち、必要に応じて層間膜の形成、
スルーホールの形成、第２層目の金属配線の形成、保護
膜の形成等を周知の方法により行い、ＴＦＴをＰＭＯＳ
負荷トランジスタとして有するＳＲＡＭメモリセルを完
成する（図示せず）。

【００４９】このような半導体装置においても、実施例
１と同様に、ポリシリコンパターン３５ｂ、３５ｃ内に
おいて、ＰＮ接合が形成されているので、その接合面積
を大幅に増加させることができる。よって、接合面積の
増加に比例して、ＰＮ接合を流れる電流も増加させるこ
とができ、メモリセルへ供給する電流を増加させること
が可能となる。

【００５０】さらに、ＴＦＴのチャネル側に、レジスト
パターン３８ａを用いることにより、Ｐ型の比較的低濃
度領域を自己整合的に形成できるため、フォトリソグラ
フィ工程の増加を伴うことなく、ＬＤＤ（Lightly Dope
d Drain)構造を実現できる。よって、ドレイン端での電
界が緩和されることとなり、リーク電流の低減やホット
キャリア発生による特性劣化防止が図れるなど、ＴＦＴ
特性の改善を図ることができる。

【００５１】実施例３実施例１の図１（ａ）〜（ｃ）における工程と同様に、
シリコン基板５０上にドライバＭＯＳトランジスタ、層
間絶縁膜５２、ゲート電極５３、ソース／ドレイン領域
５４、ＴＦＴのゲート電極５５ａ、ポリシリコンパター
ン５５ｂ、５５ｃ、ゲート酸化膜５６及びレジストパタ
ーン６１を形成した後、図７（ａ）に示したように、レ
ジストパターン６１の所望の領域にコンタクトホール６
１ａを形成する。そして、このレジストパターン６１を
エッチングマスクとして、ＲＩＥ法によりゲート酸化膜
５６をエッチングし、ポリシリコンパターン５５ｂ、５
５ｃ上に開口部を形成する（図示せず）。

【００５２】次いで、図７（ｂ）に示したように、コン
タクトホール６１ａを含むレジストパターン６１上に物
理的気相成長法、例えば電子ビーム蒸着法又はスパッタ
リング法により、チタン膜６２を、例えば、１０ｎｍ形
成する。なお、このような成膜方法では形成膜の指向性
が強く、平面部であるレジストパターン６１の上面又は
コンタクトホール６１ａの底面部のみにチタン膜６２が
形成され、レジストパターン６１の開口側壁には付着し
ない。

【００５３】続いて、図７（ｃ）に示したように、アセ
トン等の有機溶媒を用いてレジストパターン６１を除去
する。この際、レジストパターン６１上に形成されたチ
タン膜６２も、レジストパターン６１の除去と同時に剥
離され、コンタクトホール６１ａが形成されていた領域
の底面部のみにチタン膜６２が形成されることとなる。
そして、６００℃程度の窒素雰囲気において、アニール
処理を施すことにより、ＴｉＮ膜６２とポリシリコンパ
ターン５５ｂ、５５ｃとの間に窒化チタンが形成される
こととなる。

【００５４】次いで、図８（ｄ）に示したように、これ
らゲート酸化膜５６及びチタン膜６２上に、膜厚１０〜
１００ｎｍのポリシリコンを減圧ＣＶＤ法により堆積
し、所望の形状にパターニングして、ＴＦＴのチャネ
ル、ソース及びドレインを構成する活性層５７を形成す
る。なお、活性層５７とポリシリコンパターン５５ｂ、
５５ｃとは、ゲート酸化膜５６の開口部に形成されたチ
タン膜６２を介して接続されている。また、活性層５７
を構成するポリシリコンは、実施例１と同様に、減圧Ｃ
ＶＤ法によりアモルファスシリコン薄膜を堆積したの
ち、６００℃前後のアニールにより、再結晶化したのも
でもよい。さらに、ＴＦＴのしきい値電圧の制御のため
に、リン又は砒素等の不純物を、１０¹²〜１０¹³ｃｍ^-2
の低濃度で、イオン注入により添加してもよい。

【００５５】次いで、図８（ｅ）に示したように、シリ
コン基板５０上にレジストを塗布し、フォトリソグラフ
ィ工程により所望の形状にパターニングする。このレジ
ストパターン５８をマスクとして、ボロン又はＢＦ₂イ
オンを活性層５７に、１０¹⁴〜１０¹⁵cm^-2の高濃度で、
ボロンイオンにおいては１０〜２５ＫｅＶ、ＢＦ₂イオ
ンにおいては３０〜１００ＫｅＶにてイオン注入し、ソ
ース／ドレイン領域５７ａ、５７ｃを形成する。なお、
レジストパターン５８で覆われた活性層５７にはＰ型不
純物が添加されず、ＴＦＴのチャネル５７ｂが形成され
ることとなる。

【００５６】続いて、レジストパターン１８を除去した
後、図８（ｆ）に示したように、層間絶縁膜たるＣＶＤ
酸化膜５９を約６００ｎｍ堆積し、実施例１と同様にＣ
ＶＤ酸化膜５９に開口を形成し、金属配線６０を形成す
る。以下、必要に応じて層間膜の形成、スルーホールの
形成、第２層目の金属配線の形成、保護膜の形成等を周
知の方法により行い、ＴＦＴをＰＭＯＳ負荷トランジス
タとして有するＳＲＡＭメモリセルを完成する（図示せ
ず）。

【００５７】このような実施例によれば、Ｐ型不純物が
拡散しているＴＦＴのソース／ドレイン領域５７ａ、５
７ｃと、Ｎ型不純物が拡散しているポリシリコンパター
ン５５ｂ、５５ｃが、ゲート酸化膜５６の開口部５６ａ
で不純物拡散防止性誘電体膜である窒化チタンを介在し
て接続されているので、ソース／ドレイン領域５７ａ、
５７ｃとポリシリコンパターン５５ｂ、５５ｃとは直接
接触せず、相互の不純物の拡散も窒化チタンで防止され
る。従って、ＰＮ接合によって生じる整流特性を防止す
ることができる。

【００５８】図９に、上記のＴＦＴのドレイン電流−ド
レイン電圧特性を示す。なお、図９中、本実施例におけ
るドレイン電流−ドレイン電圧特性を実線で示し、従来
例におけるＴＦＴのドレイン電流−ドレイン電圧特性を
破線で示した。図９より明らかなように、本実施例にお
けるＴＦＴのドレイン電流は、従来のＴＦＴのドレイン
電流に比較し、約３倍に増大している。これは、本実施
例において、ソース領域５７ｃとポリシリコンパターン
５５ｃとが窒化チタン６２で接続されていることによ
り、従来、寄生的に発生していたソース領域とポリシリ
コンパターンとの逆方向ＰＮ接合における整流性を抑制
することができたためと考えられる。

【００５９】また、従来例では、低いドレイン電圧（｜
Ｖｄ｜＜０．８Ｖ）ではドレイン電流が流れていないの
に対し、本発明では低いドレイン電圧においても、ドレ
イン電流が測定された。これは、従来例においては、ド
レイン領域とポリシリコンパターンとの順方向ＰＮ接合
で寄生的に発生するビルトインポテンシャル以上のドレ
イン電圧でなければ、ドレイン電流が得られなかったの
に対し、本発明では、ＰＮ接合における寄生容量の発生
が回避されたために、低いドレイン電圧においてもドレ
イン電流を確保できたためと考えられる。

【００６０】従って、ＴＦＴのソース領域５７ｃとポリ
シリコンパターン５５ｃとの接続、及びドレイン領域５
７ａとポリシリコンパターン５５ｂとの接続において、
窒化チタンを介在することにより、良好なオーミック接
続を得ることができ、ＴＦＴの駆動電流を増大させるこ
とができるとともに、ＴＦＴから蓄積ノードへの供給電
流を増加させて、メモリセルのデータ保持特性を改善す
ることができる。

【００６１】

【発明の効果】本発明の半導体装置によれば、ＴＦＴの
ソース／ドレイン領域と配線又はドライブトランジスタ
との接続に、半導体膜を介しており、この半導体膜の少
なくとも表面層が、ＴＦＴのソース／ドレイン領域と同
じ導電型を有しているので、ＴＦＴのソース／ドレイン
領域とこの半導体膜との接続によって生じるＰＮ接合を
同じ半導体膜内に形成することができる。よって、ＴＦ
Ｔのソースと配線との接続で生じる逆方向ＰＮ接合の整
流特性を消失させることができ、メモリセルへの安定し
た電源供給を行うことができる。また、ＴＦＴのドレイ
ンと蓄積ノードとの接続部においては、その接続部で生
じる順方向ＰＮ接合でのビルトインポテンシャルによる
電位障壁を損失させることができ、蓄積ノードへの供給
電流量を増加させるとともに、蓄積電位を引き上げるこ
とが可能となる。この結果、メモリセルへのデータ書き
込み速度及びデータ保持特性が改善されることとなり、
半導体装置の性能向上あるいは歩留まりの向上を実現す
ることが可能となる。

【００６２】また、上記半導体装置において、ＴＦＴの
ソース／ドレイン領域がＬＤＤ構造を有していることに
より、電圧印加時のドレイン端での電界を緩和すること
ができ、リーク電流の低減やホットキャリア発生による
特性劣化防止を図ることが可能となる。

【００６３】さらに、ＴＦＴのソース／ドレイン領域と
配線又はドライブトランジスタとの接続に、半導体膜を
介しており、この半導体膜とソース／ドレイン領域との
間にさらに不純物拡散防止性導電膜が介在しているの
で、異なる導電型を有するソース／ドレイン領域と半導
体膜が直接接触することなく、相互の不純物の拡散が防
止される。従って、ソース領域と半導体膜が直接接触す
ることにより生じる逆方向のＰＮ接合の整流特性を消失
させて、メモリセルへの安定した電源供給を行うことが
できるとともに、ドレイン領域と半導体膜との接続によ
り生じる順方向ＰＮ接合でのビルトインポテンシャルに
よる電位障壁を消失させることができ、蓄積ノードへの
供給電流量を増加させ、蓄積電位を引き上げることがで
きることとなり、メモリセルへのデータ書き込み速度及
びデータ保持特性が改善されることとなる。

【００６４】また、本発明の半導体装置の製造方法によ
れば、ＴＦＴのソース／ドレイン領域を形成する際に用
いたマスクを再度利用することにより、ＴＦＴのソース
／ドレイン領域と配線又はドライブトランジスタとの接
続に用いる半導体膜の少なくとも表面層を、ＴＦＴのソ
ース／ドレイン領域と同じ導電型に形成することができ
るので、製造工程を著しく増加することなく、容易に、
ＴＦＴのソース／ドレイン領域と半導体膜との接続にお
けるＰＮ接合による整流特性を消失させる事で、性能が
向上した半導体装置を歩留まりよく製造することが可能
となる。

【００６５】さらに、ＴＦＴのソース／ドレイン領域と
配線又はドライブトランジスタとの接続に、半導体膜を
介しており、この半導体膜とソース／ドレイン領域との
間にさらに不純物拡散防止性導電膜を介在させる場合に
も、ゲート酸化膜に開口部を形成する際に用いたレジス
トマスクを再度利用するので、フォトリソグラフィ工程
を増加することなく自己整合的にＴＦＴのＬＤＤ構造を
実現することができるとともに、製造工程を著しく増加
することなく、容易に、ソース／ドレイン領域と半導体
膜との接続におけるＰＮ接合による整流特性を消失させ
る事で、性能が向上した半導体装置を歩留まりよく製造
することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の実施例を示す
要部の概略断面工程図である。

【図２】本発明の半導体装置の製造方法の実施例を示す
要部の概略断面工程図である。

【図３】本発明の半導体装置の回路図である。

【図４】電源供給部での配線−ＴＦＴソース間の電流電
圧特性を示すグラフである。

【図５】ＴＦＴドレイン−蓄積ノード間の電流電圧特性
を示すグラフである。

【図６】本発明の半導体装置の製造方法の別の実施例を
示す要部の概略断面工程図である。

【図７】本発明の半導体装置の製造方法のさらに別の実
施例を示す要部の概略断面工程図である。

【図８】本発明の半導体装置の製造方法のさらに別の実
施例を示す要部の概略断面工程図である。

【図９】ドレイン電流とドレイン電圧との関係を示すグ
ラフである。

【図１０】従来の半導体装置の製造方法の実施例を示す
要部の概略断面工程図である。

【図１１】従来の半導体装置の製造方法の実施例を示す
要部の概略断面工程図である。

【符号の説明】

１０、３０、５０半導体基板１１、３１、５１素子分離酸化膜１２、３２、５２層間絶縁膜１３、３３、５３ゲート電極１４、３４、５４ソース／ドレイン領域１５ａ、３５ａ、５５ａゲート電極１５ｂ、１５ｃ、３５ｂ、３５ｃ、５５ｂ、５５ｃ半
導体膜（ポリシリコンパターン１５ｂｂ、１５ｃｃ、３５ｂｂ、３５ｃｃ不純物が添
加された領域１６、３６、５６ゲート酸化膜１７、３７、５７活性層１７ａ、１７ｃ、３７ａ、３７ｃ、５７ａ、５７ｃソ
ース／ドレイン領域１７ｂ、３７ｂ、５７ｂチャネル３７ａａ、３７ｃｃＬＤＤ領域１８、３８、３８ａ、５８レジストパターン１９、３９、５９ＣＶＤ酸化膜２０、４０、６０配線層６２導電体膜（チタン膜）６２ａ窒化導電体膜（窒化チタン膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/336 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】ゲート、ゲート酸化膜及びソース／ドレ
イン領域からなる一対のドライブトランジスタと、前記
一対のドライブトランジスタと接続され、かつゲート電
極、ゲート酸化膜及びソース／ドレイン領域を有する活
性層が順次積層されて構成されている一対の負荷ＴＦＴ
とからなるフリップフロップ回路と、該フリップフロッ
プ回路に接続された一対のアクセストランジスタとから
構成されるメモリセルを備えており、前記ＴＦＴの一方のソース／ドレイン領域が、少なくと
も、一方のドライブトランジスタのソース／ドレイン領
域及び他方のドライブトランジスタのゲートのいずれか
と半導体膜を介して接続されるとともに、前記ＴＦＴの
他方のソース／ドレイン領域が、半導体膜を介して配線
層に接続されており、前記半導体膜の少なくとも表面層が、前記ＴＦＴのソー
ス／ドレイン領域と同じ導電型を有していることを特徴
とする半導体装置。
【請求項２】ＴＦＴのソース／ドレイン領域がＬＤＤ
構造で形成されている請求項１記載の半導体装置。
【請求項３】ゲート、ゲート酸化膜及びソース／ドレ
イン領域からなる一対のドライブトランジスタと、前記
一対のドライブトランジスタと接続され、かつゲート電
極、ゲート酸化膜及びソース／ドレイン領域を有する活
性層が順次積層されて構成されている一対の負荷ＴＦＴ
とからなるフリップフロップ回路と、該フリップフロッ
プ回路に接続された一対のアクセストランジスタとから
構成されるメモリセルを備えており、前記ＴＦＴの一方のソース／ドレイン領域が、不純物拡
散防止性導電膜を介して半導体膜及び少なくとも一方の
ドライブトランジスタのソース／ドレイン領域と他方の
ドライブトランジスタのゲートのいずれかと接続される
とともに、前記ＴＦＴの他方のソース／ドレイン領域
が、不純物拡散防止性導電膜及び半導体膜を介して配線
層に接続されていることを特徴とする半導体装置。
【請求項４】不純物拡散防止性導電膜が窒化チタンで
ある請求項３記載の半導体装置。
【請求項５】ＴＦＴのソース／ドレイン領域がＬＤＤ
構造で形成されている請求項３記載の半導体装置。
【請求項６】 (i) 半導体基板上にドライブトランジス
タを形成した後、該ドライブトランジスタ上に層間絶縁
膜を形成し、該層間絶縁膜の所望の領域に前記ドライブ
トランジスタとの接続を得るためのコンタクトホールを
形成し、(ii)該コンタクトホールを含む半導体基板上に
半導体を積層し、所望の形状にパターニングしてＴＦＴ
のゲート電極及び半導体膜を形成し、(iii) 該ゲート電
極及び半導体膜上にゲート酸化膜を形成し、前記半導体
膜上のゲート酸化膜に開口部を形成した後、該開口部を
含む半導体基板上にポリシリコンを積層し、該ポリシリ
コンをパターニングして、前記半導体膜と接続を有する
ＴＦＴの活性層を形成し、(iv)前記ゲート電極上の前記
活性層をレジストパターンでマスクしてイオン注入し、
前記活性層にＴＦＴのソース／ドレイン領域を形成し、
(v) 再度、前記レジストパターンをマスクとして用い
て、前記イオン注入と同じ導電型のイオンをさらに高エ
ネルギーで、イオン注入し、少なくとも前記半導体膜の
表面層にＴＦＴのソース／ドレイン領域と同じ導電型の
不純物層を形成することを含むことを特徴とする半導体
装置の製造方法。
【請求項７】工程(iii) の後、前記レジストパターン
を等方性エッチングし、該等方性エッチングされたレジ
ストパターンを用いてイオン注入して上記ソース／ドレ
イン領域をＬＤＤ構造とする工程を含む請求項６記載の
半導体装置の製造方法。
【請求項８】 (i) 半導体基板上にドライブトランジス
タを形成した後、該ドライブトランジスタ上に層間絶縁
膜を形成し、該層間絶縁膜の所望の領域に前記ドライブ
トランジスタとの接続を得るためのコンタクトホールを
形成し、(ii)該コンタクトホールを含む半導体基板上に
半導体を積層し、所望の形状にパターニングしてＴＦＴ
のゲート電極及び半導体膜を形成し、(iii) 該ゲート電
極及び半導体膜上にゲート酸化膜を形成し、フォトリソ
グラフィ工程により所望の形状のレジストパターンを形
成した後、該レジストパターンを用いて前記半導体膜上
のゲート酸化膜に開口部を形成し、(iv)次いで、前記レ
ジストパターン及び開口部を含む半導体基板上に導電体
膜を積層した後、前記レジストパターンをエッチング除
去して、前記ゲート酸化膜の開口部に前記導電体膜を埋
設し、窒素雰囲気下にてアニール処理を行い、前記導電
体膜を窒化物とし、(v) 該窒化物となった導電体膜を含
むゲート酸化膜上にポリシリコンを積層し、所望の形状
にパターニングして、前記半導体膜と前記導電体膜を介
して接続を有するＴＦＴの活性層を形成し、(vi)前記ゲ
ート電極上の前記活性層をレジストパターンでマスクし
てイオン注入し、前記活性層にＴＦＴのソース／ドレイ
ン領域を形成することを含むことを特徴とする半導体装
置の製造方法。
【請求項９】導電体膜がチタン膜である請求項８記載
の半導体装置の製造方法。