JPH07183799A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPH07183799A JPH07183799A JP5327681A JP32768193A JPH07183799A JP H07183799 A JPH07183799 A JP H07183799A JP 5327681 A JP5327681 A JP 5327681A JP 32768193 A JP32768193 A JP 32768193A JP H07183799 A JPH07183799 A JP H07183799A
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- channel
- mos transistor
- logic circuit
- channel mos
- cmos logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作速度の向上及び静的消費電力の低減を達
成し、また両者のいずれかを優先して設計することが可
能な高い設計の自由度が得られるＣＭＯＳ論理回路を提
供する。 【構成】 ３個のＰチャネル形ＭＯＳトランジスタ１１
〜１３を有する第１の集合体と、３個のＮチャネル形Ｍ
ＯＳトランジスタ１４〜１６を有する第２の集合体と、
外部からクロック信号／φを入力されてオン・オフ状態
が切り替わるＰチャネル形ＭＯＳトランジスタ１７とを
備え、第１の集合体、第２の集合体及びＰチャネル形Ｍ
ＯＳトランジスタ１７は、電源電圧ＶDD端子と電源電圧
Ｖss端子との間に直列に接続されている。
成し、また両者のいずれかを優先して設計することが可
能な高い設計の自由度が得られるＣＭＯＳ論理回路を提
供する。 【構成】 ３個のＰチャネル形ＭＯＳトランジスタ１１
〜１３を有する第１の集合体と、３個のＮチャネル形Ｍ
ＯＳトランジスタ１４〜１６を有する第２の集合体と、
外部からクロック信号／φを入力されてオン・オフ状態
が切り替わるＰチャネル形ＭＯＳトランジスタ１７とを
備え、第１の集合体、第２の集合体及びＰチャネル形Ｍ
ＯＳトランジスタ１７は、電源電圧ＶDD端子と電源電圧
Ｖss端子との間に直列に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理回路に関
する。
する。
【０００２】
【従来の技術】従来のＣＭＯＳ論理回路の一例として、
３入力ＣＭＯＳＮＯＲゲートの回路を図１３に示す。
３入力ＣＭＯＳＮＯＲゲートの回路を図１３に示す。
【０００３】電源電圧ＶDD端子と出力端子１０７との間
にＰチャネル形ＭＯＳトランジスタ１０１〜１０３が直
列に接続され、出力端子１０７と接地電圧Ｖss端子との
間にＮチャネル形ＭＯＳトランジスタ１０４〜１０６が
並列に接続されている。このＮＯＲゲートは静的直流電
流を消費せず、消費電力が小さいという利点がある。
にＰチャネル形ＭＯＳトランジスタ１０１〜１０３が直
列に接続され、出力端子１０７と接地電圧Ｖss端子との
間にＮチャネル形ＭＯＳトランジスタ１０４〜１０６が
並列に接続されている。このＮＯＲゲートは静的直流電
流を消費せず、消費電力が小さいという利点がある。
【０００４】図１４に、従来の３入力ＮＡＮＤゲートの
構成を示す。このゲートでは、図１３に示されたＮＯＲ
ゲートとは逆に、Ｐチャネル形ＭＯＳトランジスタ１１
１〜１１３が並列に接続され、Ｎチャネル形ＭＯＳトラ
ンジスタ１１４〜１１６が直列に接続されている。
構成を示す。このゲートでは、図１３に示されたＮＯＲ
ゲートとは逆に、Ｐチャネル形ＭＯＳトランジスタ１１
１〜１１３が並列に接続され、Ｎチャネル形ＭＯＳトラ
ンジスタ１１４〜１１６が直列に接続されている。
【０００５】図１３に示されたＮＯＲゲートと図１４に
示されたＮＡＮＤゲートとを比較すると、同一寸法のト
ランジスタを用いた場合ＮＯＲゲートの方が動作速度が
遅い。これは、ＮＯＲゲートではＰチャネル形ＭＯＳト
ランジスタ１１１〜１１３が直列に接続されており、出
力端子１０７をこのトランジスタ１１１〜１１３が充電
するのに時間がかかるためである。ＮＡＮＤゲートでは
Ｎチャネル形ＭＯＳトランジスタ１１１〜１１３が直列
に接続されているが、Ｎチャネル形ＭＯＳトランジスタ
のキャリアの移動度はＰチャネル形ＭＯＳトランジスタ
よりも大きいため、、出力端子１１７を充電する速度は
速い。
示されたＮＡＮＤゲートとを比較すると、同一寸法のト
ランジスタを用いた場合ＮＯＲゲートの方が動作速度が
遅い。これは、ＮＯＲゲートではＰチャネル形ＭＯＳト
ランジスタ１１１〜１１３が直列に接続されており、出
力端子１０７をこのトランジスタ１１１〜１１３が充電
するのに時間がかかるためである。ＮＡＮＤゲートでは
Ｎチャネル形ＭＯＳトランジスタ１１１〜１１３が直列
に接続されているが、Ｎチャネル形ＭＯＳトランジスタ
のキャリアの移動度はＰチャネル形ＭＯＳトランジスタ
よりも大きいため、、出力端子１１７を充電する速度は
速い。
【０００６】ＮＯＲゲートの速度が遅いという問題に対
処するため、静的直流電流を用いて高速化する技術が以
下の文献に開示されている。
処するため、静的直流電流を用いて高速化する技術が以
下の文献に開示されている。
【０００７】「A Symmetric CMOS NOR gate for high s
peed aplication 」（IEEE Journalof Solid State Cir
cuits, Volume 23, No.5 October 1988, page 1233-123
6）この文献には、図１５に示されるような対称型ＣＭ
ＯＳＮＯＲゲートが開示されている。対称型ＣＭＯＳゲ
ートとは、Ｐチャネル形ＭＯＳトランジスタとＮチャネ
ル形ＭＯＳトランジスタとを置き換えても回路の構成が
変わらないゲートをいう。
peed aplication 」（IEEE Journalof Solid State Cir
cuits, Volume 23, No.5 October 1988, page 1233-123
6）この文献には、図１５に示されるような対称型ＣＭ
ＯＳＮＯＲゲートが開示されている。対称型ＣＭＯＳゲ
ートとは、Ｐチャネル形ＭＯＳトランジスタとＮチャネ
ル形ＭＯＳトランジスタとを置き換えても回路の構成が
変わらないゲートをいう。
【０００８】このゲートでは、Ｐチャネル形ＭＯＳトラ
ンジスタの直列接続がなく、電源電圧ＶDD端子と出力端
子１２７との間にＰチャネル形ＭＯＳトランジスタ１２
１〜１２３が直列に接続されている。この構成は、３つ
のＣＭＯＳインバータの出力端子を短絡させたものに相
当する。
ンジスタの直列接続がなく、電源電圧ＶDD端子と出力端
子１２７との間にＰチャネル形ＭＯＳトランジスタ１２
１〜１２３が直列に接続されている。この構成は、３つ
のＣＭＯＳインバータの出力端子を短絡させたものに相
当する。
【０００９】全てのＰチャネル形ＭＯＳトランジスタ１
２１〜１２３とＮチャネル形ＭＯＳトランジスタ１２４
〜１２６のゲートに論理「０」のデータを入力すると、
３つのＰチャネル形ＭＯＳトランジスタ１２１〜１２３
はオンする。即ち、出力端子１２７は並列接続された３
つのＰチャネル形ＭＯＳトランジスタ１２１〜１２３に
より充電される。よって、図１３に示されたＮＯＲゲー
トよりも高速に動作する。
２１〜１２３とＮチャネル形ＭＯＳトランジスタ１２４
〜１２６のゲートに論理「０」のデータを入力すると、
３つのＰチャネル形ＭＯＳトランジスタ１２１〜１２３
はオンする。即ち、出力端子１２７は並列接続された３
つのＰチャネル形ＭＯＳトランジスタ１２１〜１２３に
より充電される。よって、図１３に示されたＮＯＲゲー
トよりも高速に動作する。
【００１０】しかし、図１５に示されたＮＯＲゲートに
は消費電力が大きいという問題がある。Ｎチャネル形Ｍ
ＯＳトランジスタとＰチャネル形ＭＯＳトランジスタが
同時にオンすると、電源電圧ＶDD端子から接地電圧Ｖss
端子へ電流が貫通する。このＮＯＲゲートは３つの入力
端子を有するが、入力数が多いと消費電力はさらに増加
する、回路規模の増大に伴い、消費電力が大きいという
この問題はさらに重大になっている。
は消費電力が大きいという問題がある。Ｎチャネル形Ｍ
ＯＳトランジスタとＰチャネル形ＭＯＳトランジスタが
同時にオンすると、電源電圧ＶDD端子から接地電圧Ｖss
端子へ電流が貫通する。このＮＯＲゲートは３つの入力
端子を有するが、入力数が多いと消費電力はさらに増加
する、回路規模の増大に伴い、消費電力が大きいという
この問題はさらに重大になっている。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のＣＭＯＳ論理回路には動作速度の向上を図ると静的な
貫通電流が発生し消費電力が増大するという問題があっ
た。
のＣＭＯＳ論理回路には動作速度の向上を図ると静的な
貫通電流が発生し消費電力が増大するという問題があっ
た。
【００１２】本発明は上記事情に鑑みてなされたもの
で、従来の回路よりも動作速度が向上しかつ消費電力が
低減し、また両者のいずれかを優先して設計することが
可能で設計の自由度が高いＣＭＯＳ論理回路を提供する
ことを目的とする。
で、従来の回路よりも動作速度が向上しかつ消費電力が
低減し、また両者のいずれかを優先して設計することが
可能で設計の自由度が高いＣＭＯＳ論理回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明のＣＭＯＳ論理回
路は、Ｎ個のＰチャネル形ＭＯＳトランジスタを有する
第１の集合体と、Ｎ個のＮチャネル形ＭＯＳトランジス
タを有する第２の集合体と、外部からクロック信号を入
力されてオン・オフ状態が切り替わるスイッチング素子
とを備え、前記第１の集合体、前記第２の集合体及び前
記スイッチング素子は、第１の電源端子と第２の電源端
子との間に直列に接続されていることを特徴としてい
る。
路は、Ｎ個のＰチャネル形ＭＯＳトランジスタを有する
第１の集合体と、Ｎ個のＮチャネル形ＭＯＳトランジス
タを有する第２の集合体と、外部からクロック信号を入
力されてオン・オフ状態が切り替わるスイッチング素子
とを備え、前記第１の集合体、前記第２の集合体及び前
記スイッチング素子は、第１の電源端子と第２の電源端
子との間に直列に接続されていることを特徴としてい
る。
【００１４】
【作用】クロック信号を入力されスイッチング素子がオ
ンしている間、第１の集合体と第２の集合体とが第１の
電源端子と第２の電源端子との間に直列に接続された状
態になり論理回路として動作し、スイッチング素子がオ
フしている間は第１の集合体と第２の集合体には電源が
供給されず消費電力が低減される。
ンしている間、第１の集合体と第２の集合体とが第１の
電源端子と第２の電源端子との間に直列に接続された状
態になり論理回路として動作し、スイッチング素子がオ
フしている間は第１の集合体と第２の集合体には電源が
供給されず消費電力が低減される。
【００１５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本実施例は、以下の点に着目して構成さ
れたものである。
して説明する。本実施例は、以下の点に着目して構成さ
れたものである。
【００１６】対称型ＣＭＯＳ論理回路は、図１５を用い
て説明したように動作速度が速いという利点がある。と
ころが、Ｐチャネル形ＭＯＳトランジスタとＮチャネル
形ＭＯＳトランジスタが同時にオンする場合があり、静
的電流が消費される。
て説明したように動作速度が速いという利点がある。と
ころが、Ｐチャネル形ＭＯＳトランジスタとＮチャネル
形ＭＯＳトランジスタが同時にオンする場合があり、静
的電流が消費される。
【００１７】ところで、同期型のディジタル・システム
ではクロック信号がデータ転送の制御に用いられてお
り、論理回路の出力が有効な期間は一定に定められてい
る。従って、論理回路の出力は必ずしも全クロック期間
で有効である必要はない。そこで、本実施例はデータ転
送を制御するクロック信号のタイミングに基づいて動作
するスイッチング素子を設け、この素子がオンしている
間のみ対称型ＣＭＯＳ論理回路を動作させるようにして
いる。
ではクロック信号がデータ転送の制御に用いられてお
り、論理回路の出力が有効な期間は一定に定められてい
る。従って、論理回路の出力は必ずしも全クロック期間
で有効である必要はない。そこで、本実施例はデータ転
送を制御するクロック信号のタイミングに基づいて動作
するスイッチング素子を設け、この素子がオンしている
間のみ対称型ＣＭＯＳ論理回路を動作させるようにして
いる。
【００１８】そして、スイッチング素子として用いるト
ランジスタの寸法を大きく設定した場合には、ＣＭＯＳ
論理回路で消費される電流が増大し、動作速度が向上す
る。逆に、このトランジスタの寸法を小さくした場合に
は、消費電力を低減させることができる。このように、
スイッチング素子として用いるトランジスタの寸法を変
えることで、動作速度と消費電力のいずれかを優先して
設計することができ、設計の自由度が向上する。
ランジスタの寸法を大きく設定した場合には、ＣＭＯＳ
論理回路で消費される電流が増大し、動作速度が向上す
る。逆に、このトランジスタの寸法を小さくした場合に
は、消費電力を低減させることができる。このように、
スイッチング素子として用いるトランジスタの寸法を変
えることで、動作速度と消費電力のいずれかを優先して
設計することができ、設計の自由度が向上する。
【００１９】次に、図１に本発明の第１の実施例による
３入力型ＮＯＲゲートの具体的な構成を示す。
３入力型ＮＯＲゲートの具体的な構成を示す。
【００２０】電源電圧ＶDD端子と接続ノード１９との間
に、クロック信号／φを入力されるスイッチング素子と
してのＰチャネル形ＭＯＳトランジスタ１７が接続さ
れ、接続ノード１９と出力端子１８との間にＰチャネル
形ＭＯＳトランジスタ１１〜１３が並列に接続されてい
る。さらに、出力端子１８と接地電圧Ｖss端子との間に
Ｎチャネル形ＭＯＳトランジスタ１４〜１６が並列に接
続されている。
に、クロック信号／φを入力されるスイッチング素子と
してのＰチャネル形ＭＯＳトランジスタ１７が接続さ
れ、接続ノード１９と出力端子１８との間にＰチャネル
形ＭＯＳトランジスタ１１〜１３が並列に接続されてい
る。さらに、出力端子１８と接地電圧Ｖss端子との間に
Ｎチャネル形ＭＯＳトランジスタ１４〜１６が並列に接
続されている。
【００２１】即ち、３つのインバータの出力端子が全て
接続された構成となっており、入力信号Ａ，Ｂ及びＣ
は、３つのインバータの入力端子にそれぞれ入力され
る。
接続された構成となっており、入力信号Ａ，Ｂ及びＣ
は、３つのインバータの入力端子にそれぞれ入力され
る。
【００２２】クロック信号／φは、入力信号Ａ〜Ｃが有
効な期間のみ論理「０」に設定される。このクロック信
号／φが論理「０」である間、Ｐチャネル形ＭＯＳトラ
ンジスタ１７はオンし、接続ノード１９と電源電圧ＶDD
端子とが導通してこの回路が動作する。また、トランジ
スタ１１〜１６の寸法は、ＮＯＲゲートとして動作する
ように設定されている。
効な期間のみ論理「０」に設定される。このクロック信
号／φが論理「０」である間、Ｐチャネル形ＭＯＳトラ
ンジスタ１７はオンし、接続ノード１９と電源電圧ＶDD
端子とが導通してこの回路が動作する。また、トランジ
スタ１１〜１６の寸法は、ＮＯＲゲートとして動作する
ように設定されている。
【００２３】図２に、このＣＭＯＳＮＯＲゲートのクロ
ック信号／φ、入力信号Ａ〜Ｃ及び出力信号Ｘのタイム
チャートを示す。時刻ｔ１と時刻ｔ２との間は、クロッ
ク信号／φは論理「０」レベルにあり、このゲートは動
作状態にある。入力信号Ａ〜Ｃは全て論理「１」であ
り、Ｐチャネル形ＭＯＳトランジスタ１１〜１３はオフ
しＮチャネル形ＭＯＳトランジスタ１４〜１６はオンす
る。出力端子１８からは論理「０」の出力信号Ｘが出力
される。
ック信号／φ、入力信号Ａ〜Ｃ及び出力信号Ｘのタイム
チャートを示す。時刻ｔ１と時刻ｔ２との間は、クロッ
ク信号／φは論理「０」レベルにあり、このゲートは動
作状態にある。入力信号Ａ〜Ｃは全て論理「１」であ
り、Ｐチャネル形ＭＯＳトランジスタ１１〜１３はオフ
しＮチャネル形ＭＯＳトランジスタ１４〜１６はオンす
る。出力端子１８からは論理「０」の出力信号Ｘが出力
される。
【００２４】時刻ｔ２と時刻ｔ３との間は、クロック信
号／φは論理「１」であり、トランジスタ１７はオフす
る。この結果、電源電圧ＶDD端子と出力端子１８又は接
地電圧Ｖss端子との間には静電電流は全く流れない、よ
って、この期間はＮＯＲゲートとして動作せず電流は消
費されない。
号／φは論理「１」であり、トランジスタ１７はオフす
る。この結果、電源電圧ＶDD端子と出力端子１８又は接
地電圧Ｖss端子との間には静電電流は全く流れない、よ
って、この期間はＮＯＲゲートとして動作せず電流は消
費されない。
【００２５】時刻ｔ３と時刻ｔ４の間は、クロック信号
／φが論理「０」となり、再びこのＮＯＲゲートが動作
する。入力信号Ａのみが論理「１」で、他の入力信号Ｂ
及びＣは論理「０」であり、トランジスタ１２，１３及
び１４がオンし他のトランジスタ１１，１５及び１６は
オフする。ここで、Ｎチャネル形ＭＯＳトランジスタ１
４〜１６の寸法は、いずれか１つのみがオンし、Ｐチャ
ネル形ＭＯＳトランジスタ１１〜１３のいずれか２つが
オンしている場合にも出力端子１８を放電し、出力信号
Ｘの電位を論理「０」として許容できるような大きさに
設定されている。
／φが論理「０」となり、再びこのＮＯＲゲートが動作
する。入力信号Ａのみが論理「１」で、他の入力信号Ｂ
及びＣは論理「０」であり、トランジスタ１２，１３及
び１４がオンし他のトランジスタ１１，１５及び１６は
オフする。ここで、Ｎチャネル形ＭＯＳトランジスタ１
４〜１６の寸法は、いずれか１つのみがオンし、Ｐチャ
ネル形ＭＯＳトランジスタ１１〜１３のいずれか２つが
オンしている場合にも出力端子１８を放電し、出力信号
Ｘの電位を論理「０」として許容できるような大きさに
設定されている。
【００２６】時刻ｔ４から時刻ｔ５までの期間は、クロ
ック信号／φは論理「１」でＰチャネル形ＭＯＳトラン
ジスタ１７がオフし、この回路はＮＯＲゲートとして動
作しない。
ック信号／φは論理「１」でＰチャネル形ＭＯＳトラン
ジスタ１７がオフし、この回路はＮＯＲゲートとして動
作しない。
【００２７】時刻ｔ５から時刻ｔ６までの間は、クロッ
ク信号／φが論理「０」でＰチャネル形ＭＯＳトランジ
スタ１８がオンし、この回路は動作状態になる。入力信
号Ａ〜Ｃは全て論理「０」であり、Ｐチャネル形ＭＯＳ
トランジスタ１１〜１３はオンし、Ｎチャネル形ＭＯＳ
トランジスタ１４〜１６は全てオフする。出力端子１８
からは、論理「１」の出力信号Ｘが出力される。
ク信号／φが論理「０」でＰチャネル形ＭＯＳトランジ
スタ１８がオンし、この回路は動作状態になる。入力信
号Ａ〜Ｃは全て論理「０」であり、Ｐチャネル形ＭＯＳ
トランジスタ１１〜１３はオンし、Ｎチャネル形ＭＯＳ
トランジスタ１４〜１６は全てオフする。出力端子１８
からは、論理「１」の出力信号Ｘが出力される。
【００２８】本実施例のＣＭＯＳ論理回路は、クロック
信号／φが論理「０」の間のみＮＯＲゲートとして動作
し、クロック信号／φが論理「１」の期間は電流を消費
せず、、消費電力を低減することができる。
信号／φが論理「０」の間のみＮＯＲゲートとして動作
し、クロック信号／φが論理「１」の期間は電流を消費
せず、、消費電力を低減することができる。
【００２９】さらに、Ｐチャネル形ＭＯＳトランジスタ
１７の寸法を変えることで、動作速度と消費電力の調整
が可能である。トランジスタ１７の寸法を大きく設定し
た場合にはより動作速度を向上させる効果が大きく、逆
にこの寸法を小さく設定した場合は消費電力を低減する
効果が大きくなる。
１７の寸法を変えることで、動作速度と消費電力の調整
が可能である。トランジスタ１７の寸法を大きく設定し
た場合にはより動作速度を向上させる効果が大きく、逆
にこの寸法を小さく設定した場合は消費電力を低減する
効果が大きくなる。
【００３０】本発明の第２の実施例による３入力ＮＡＮ
Ｄゲートの構成を図３に示す。この実施例も第１の実施
例による３入力ＮＯＲゲートと同様に、３つのインバー
タの出力端子が接続された構成となっている。但し、ク
ロック信号φをゲートに入力されるＰチャネル形ＭＯＳ
トランジスタ２７は、Ｎチャネル形ＭＯＳトランジスタ
２４〜２６のドレインが接続された接続ノード２８と接
地電圧Ｖss端子との間に接続されている。
Ｄゲートの構成を図３に示す。この実施例も第１の実施
例による３入力ＮＯＲゲートと同様に、３つのインバー
タの出力端子が接続された構成となっている。但し、ク
ロック信号φをゲートに入力されるＰチャネル形ＭＯＳ
トランジスタ２７は、Ｎチャネル形ＭＯＳトランジスタ
２４〜２６のドレインが接続された接続ノード２８と接
地電圧Ｖss端子との間に接続されている。
【００３１】論理「１」のクロック信号φが入力される
とＰチャネル形ＭＯＳトランジスタ２７がオンする。こ
の時、この回路がＮＡＮＤゲートとして動作するよう
に、各トランジスタ２１〜２６の寸法を設定する。即
ち、Ｎチャネル形ＭＯＳトランジスタ２１〜２３のうち
２つがオンしている場合、Ｐチャネル形ＭＯＳトランジ
スタ２４〜２６のうちオンしているいずれか１つのトラ
ンジスタによって出力端子２８を充電し論理「１」の出
力信号Ｘが出力されるように、トランジスタ２４〜２６
の寸法が設定されている。ここで、製造プロセス上の誤
差が存在した場合にも出力信号Ｘのレベルが論理「１」
として許容できるように考慮しておく必要がある。
とＰチャネル形ＭＯＳトランジスタ２７がオンする。こ
の時、この回路がＮＡＮＤゲートとして動作するよう
に、各トランジスタ２１〜２６の寸法を設定する。即
ち、Ｎチャネル形ＭＯＳトランジスタ２１〜２３のうち
２つがオンしている場合、Ｐチャネル形ＭＯＳトランジ
スタ２４〜２６のうちオンしているいずれか１つのトラ
ンジスタによって出力端子２８を充電し論理「１」の出
力信号Ｘが出力されるように、トランジスタ２４〜２６
の寸法が設定されている。ここで、製造プロセス上の誤
差が存在した場合にも出力信号Ｘのレベルが論理「１」
として許容できるように考慮しておく必要がある。
【００３２】本実施例によるＮＡＮＤゲートにおいて
も、第１の実施例によるＮＯＲゲートと同様に回路全体
の消費電力を低減する効果が得られる。そして、スイッ
チング素子に相当するＰチャネル形ＭＯＳトランジスタ
２７の寸法を大きく設定した場合には動作速度がより大
きく高速化され、この寸法を小さく設定した場合は消費
電力を大幅に低減することができる。
も、第１の実施例によるＮＯＲゲートと同様に回路全体
の消費電力を低減する効果が得られる。そして、スイッ
チング素子に相当するＰチャネル形ＭＯＳトランジスタ
２７の寸法を大きく設定した場合には動作速度がより大
きく高速化され、この寸法を小さく設定した場合は消費
電力を大幅に低減することができる。
【００３３】本発明の第３の実施例によるＣＭＯＳ論理
回路の構成を図４に示す。この回路は、３入力ＮＯＲゲ
ートとして動作する。クロック信号／φをゲートに入力
されるＰチャネル形ＭＯＳトランジスタ３７は、並列に
接続されたＰチャネル形ＭＯＳトランジスタ３１〜３３
のドレインと、並列に接続されたＮチャネル形ＭＯＳト
ランジスタ３４〜３６のドレインとの間に接続されてい
る。クロック信号／φが論理「０」の場合にのみ、この
回路はＮＯＲゲートとして動作する。
回路の構成を図４に示す。この回路は、３入力ＮＯＲゲ
ートとして動作する。クロック信号／φをゲートに入力
されるＰチャネル形ＭＯＳトランジスタ３７は、並列に
接続されたＰチャネル形ＭＯＳトランジスタ３１〜３３
のドレインと、並列に接続されたＮチャネル形ＭＯＳト
ランジスタ３４〜３６のドレインとの間に接続されてい
る。クロック信号／φが論理「０」の場合にのみ、この
回路はＮＯＲゲートとして動作する。
【００３４】第１図に示された第１の実施例によるＮＯ
Ｒゲートと比較し、本実施例によるＮＯＲゲートは、プ
ロセス技術が同一でトランジスタの寸法が同一の場合に
は動作速度が速い。これは、以下のような理由に基づい
ている。第１の実施例では、出力端子１８に接続された
トランジスタ１１〜１６の端子の数は４である。これに
対し、第３の実施例では出力端子３８には４つのトラン
ジスタ３１〜３３及び３７の端子しか接続されておら
ず、出力端子に寄生する容量が減少し、充放電に要する
時間が短縮される。
Ｒゲートと比較し、本実施例によるＮＯＲゲートは、プ
ロセス技術が同一でトランジスタの寸法が同一の場合に
は動作速度が速い。これは、以下のような理由に基づい
ている。第１の実施例では、出力端子１８に接続された
トランジスタ１１〜１６の端子の数は４である。これに
対し、第３の実施例では出力端子３８には４つのトラン
ジスタ３１〜３３及び３７の端子しか接続されておら
ず、出力端子に寄生する容量が減少し、充放電に要する
時間が短縮される。
【００３５】本発明の第４の実施例による３入力型ＮＯ
Ｒゲートは、図５に示されるような構成を備えている。
図１に示された第１の実施例によるＮＯＲゲートと比較
し、二つのＰチャネル形ＭＯＳトランジスタ４７及び４
８が電源ＶDD端子とＰチャネル形ＭＯＳトランジスタ４
１〜４３のドレインが接続された接続ノード４９との間
に並列に接続されている点が相違する。
Ｒゲートは、図５に示されるような構成を備えている。
図１に示された第１の実施例によるＮＯＲゲートと比較
し、二つのＰチャネル形ＭＯＳトランジスタ４７及び４
８が電源ＶDD端子とＰチャネル形ＭＯＳトランジスタ４
１〜４３のドレインが接続された接続ノード４９との間
に並列に接続されている点が相違する。
【００３６】この実施例では、トランジスタ４８のゲー
トに入力する入力信号Ｄによりオンさせた場合とオフさ
せた場合、またオンさせた場合でもトランジスタ４８の
寸法によって、動作速度及び消費電力を変えることがで
きる。
トに入力する入力信号Ｄによりオンさせた場合とオフさ
せた場合、またオンさせた場合でもトランジスタ４８の
寸法によって、動作速度及び消費電力を変えることがで
きる。
【００３７】トランジスタ４８をオンさせた場合には、
トランジスタ４７及び４８が電源電圧ＶDD端子と接続ノ
ード４９との間を並列に接続させるため、動作速度をよ
り向上させることができる。また、この場合でもトラン
ジスタ４８の寸法が大きいとより動作速度が向上する。
トランジスタ４８をオフさせた場合には、第１の実施例
と同様に動作する。
トランジスタ４７及び４８が電源電圧ＶDD端子と接続ノ
ード４９との間を並列に接続させるため、動作速度をよ
り向上させることができる。また、この場合でもトラン
ジスタ４８の寸法が大きいとより動作速度が向上する。
トランジスタ４８をオフさせた場合には、第１の実施例
と同様に動作する。
【００３８】以上説明したように本発明の第１〜第４の
実施例によれば、対称型ＣＭＯＳ論理回路の高速性を維
持しつつ、静的電流の消費を低減することが可能であ
る。
実施例によれば、対称型ＣＭＯＳ論理回路の高速性を維
持しつつ、静的電流の消費を低減することが可能であ
る。
【００３９】また、スイッチング素子として設けたトラ
ンジスタ１７，２７，３７，４７，４８の寸法を調整す
ることで、動作速度の向上と消費電力の低減のうちいず
れか一方を優先して設計することが容易に可能である。
ンジスタ１７，２７，３７，４７，４８の寸法を調整す
ることで、動作速度の向上と消費電力の低減のうちいず
れか一方を優先して設計することが容易に可能である。
【００４０】さらに本発明の第３の実施例によれば、出
力端子に寄生する容量が減少し動作速度をより向上させ
ることができる。
力端子に寄生する容量が減少し動作速度をより向上させ
ることができる。
【００４１】次に、ＣＭＯＳ論理回路を設計する時に設
定する必要があるＰチャネル形ＭＯＳトランジスタとＮ
チャネル形ＭＯＳトランジスタとの寸法比について説明
する。
定する必要があるＰチャネル形ＭＯＳトランジスタとＮ
チャネル形ＭＯＳトランジスタとの寸法比について説明
する。
【００４２】図１５に示された従来の対称型ＣＭＯＳ論
理回路では、Ｐチャネル形ＭＯＳトランジスタ１２１〜
１２３とＮチャネル形ＭＯＳトランジスタ１２４〜１２
６との寸法比は、次の（１）式を用いて設定されてい
た。
理回路では、Ｐチャネル形ＭＯＳトランジスタ１２１〜
１２３とＮチャネル形ＭＯＳトランジスタ１２４〜１２
６との寸法比は、次の（１）式を用いて設定されてい
た。
【００４３】 （Ｗp ／Ｌp ）／（Ｗn ／Ｌp ）≦Ｍ … （１） 但し、Ｗp は、Ｐチャネル形ＭＯＳトランジスタのチャ
ネル幅、Ｌp は、Ｐチャネル形ＭＯＳトランジスタのチ
ャネル長、Ｗn は、Ｎチャネル形ＭＯＳトランジスタの
チャネル幅、Ｌn は、Ｎチャネル形ＭＯＳトランジスタ
のチャネル長、Ｍは、製造プロセスで決定される定数、
であるとする。
ネル幅、Ｌp は、Ｐチャネル形ＭＯＳトランジスタのチ
ャネル長、Ｗn は、Ｎチャネル形ＭＯＳトランジスタの
チャネル幅、Ｌn は、Ｎチャネル形ＭＯＳトランジスタ
のチャネル長、Ｍは、製造プロセスで決定される定数、
であるとする。
【００４４】一方、本発明の第１〜第３の実施例による
対称型ＣＭＯＳ論理回路は、以下の（２）式を用いてＮ
チャネル形ＭＯＳトランジスタとＰチャネル形ＭＯＳト
ランジスタの比を決定する。
対称型ＣＭＯＳ論理回路は、以下の（２）式を用いてＮ
チャネル形ＭＯＳトランジスタとＰチャネル形ＭＯＳト
ランジスタの比を決定する。
【００４５】 〔Ｘ（Ｎ−１）／（Ｘ＋Ｎ−１）〕・〔（Ｗp ／Ｌp ）／（Ｗn ／Ｌn ）〕 ≦Ｍ … （２） 但し、Ｘ＝Ｗc ／Ｗp ，Ｌc ＝Ｌp 、Ｌn ＝Ｌp Ｗc は、スイッチング素子として用いるＰチャネル形Ｍ
ＯＳトランジスタのチャネル幅、Ｌc は、スイッチング
素子として用いるＰチャネル形ＭＯＳトランジスタのチ
ャネル長、Ｎは、ゲートに入力される信号の数、である
とする。
ＯＳトランジスタのチャネル幅、Ｌc は、スイッチング
素子として用いるＰチャネル形ＭＯＳトランジスタのチ
ャネル長、Ｎは、ゲートに入力される信号の数、である
とする。
【００４６】スイッチング素子として、Ｎチャネル形Ｍ
ＯＳトランジスタを用いる場合は、次の（３）式を用い
る。
ＯＳトランジスタを用いる場合は、次の（３）式を用い
る。
【００４７】 〔（Ｘ＋Ｎ−１）／Ｘ（Ｎ−１）〕・〔（Ｗp ／Ｌp ）／（Ｗn ／Ｌn ）〕 ≦Ｍ … （３） 但し、Ｘ＝Ｗc ／Ｗn ，Ｌc ＝Ｌn 、Ｌp ＝Ｌn とす
る。
る。
【００４８】本発明において用いる上記（２）又は
（３）式を、従来の装置で用いていた（１）式と比較す
ると、Ｘの値を変えることで設計の自由度を向上させる
ことができる。
（３）式を、従来の装置で用いていた（１）式と比較す
ると、Ｘの値を変えることで設計の自由度を向上させる
ことができる。
【００４９】例えば、従来のＣＭＯＳ論理回路では用い
ることができなかった製造プロセスも、本発明では自由
度が向上したことによって使用可能になる。
ることができなかった製造プロセスも、本発明では自由
度が向上したことによって使用可能になる。
【００５０】以上説明した回路は、いずれもＣＭＯＳイ
ンバータを３つ用いて出力端子を相互に接続したもので
あるが、Ｎ個のインバータを用いた場合の設計について
以下に説明する。
ンバータを３つ用いて出力端子を相互に接続したもので
あるが、Ｎ個のインバータを用いた場合の設計について
以下に説明する。
【００５１】図１１に示された従来の回路では、Ｐチャ
ネル形ＭＯＳトランジスタ１００１ａ及びＮチャネル形
ＭＯＳトランジスタ１００１ｂから成るインバータＩＮ
Ｖ１、Ｐチャネル形ＭＯＳトランジスタ１００２ａ及び
Ｎチャネル形ＭＯＳトランジスタ１００２ｂから成るイ
ンバータＩＮＶ２、…、Ｐチャネル形ＭＯＳトランジス
タ１００Ｎａ及びＮチャネル形ＭＯＳトランジスタ１０
０Ｎｂから成るインバータＩＮＶＮが配置され、全ての
出力端子が共通に接続されている。
ネル形ＭＯＳトランジスタ１００１ａ及びＮチャネル形
ＭＯＳトランジスタ１００１ｂから成るインバータＩＮ
Ｖ１、Ｐチャネル形ＭＯＳトランジスタ１００２ａ及び
Ｎチャネル形ＭＯＳトランジスタ１００２ｂから成るイ
ンバータＩＮＶ２、…、Ｐチャネル形ＭＯＳトランジス
タ１００Ｎａ及びＮチャネル形ＭＯＳトランジスタ１０
０Ｎｂから成るインバータＩＮＶＮが配置され、全ての
出力端子が共通に接続されている。
【００５２】インバータＩＮＶ１〜ＩＮＶＮのゲートに
は、それぞれ入力信号Ａ1 〜ＡN が入力される。いま、
入力信号Ａ1 のみが論理「１」で他の入力信号Ａ2 〜Ａ
n は全て論理「０」であるとする。Ｎチャネル形ＭＯＳ
トランジスタ１００１ｂ〜１００Ｎｂのうち、一つのＮ
チャネル形ＭＯＳトランジスタ１００１ｂのみがオン
し、Ｎ−１個のＰチャネル形ＭＯＳトランジスタ１００
２ａ〜１００Ｎａがオンする。一つのＮチャネル形ＭＯ
Ｓトランジスタ１００１ｂで出力信号Ｘの電位Ｖ0Lが論
理「０」となるように放電しなければならない。ここ
で、一般に電位ＶOLはＮチャネル形ＭＯＳトランジスタ
１００１ｂ〜１００Ｎｂの電圧閾値Ｖthよりも低い必要
がある。
は、それぞれ入力信号Ａ1 〜ＡN が入力される。いま、
入力信号Ａ1 のみが論理「１」で他の入力信号Ａ2 〜Ａ
n は全て論理「０」であるとする。Ｎチャネル形ＭＯＳ
トランジスタ１００１ｂ〜１００Ｎｂのうち、一つのＮ
チャネル形ＭＯＳトランジスタ１００１ｂのみがオン
し、Ｎ−１個のＰチャネル形ＭＯＳトランジスタ１００
２ａ〜１００Ｎａがオンする。一つのＮチャネル形ＭＯ
Ｓトランジスタ１００１ｂで出力信号Ｘの電位Ｖ0Lが論
理「０」となるように放電しなければならない。ここ
で、一般に電位ＶOLはＮチャネル形ＭＯＳトランジスタ
１００１ｂ〜１００Ｎｂの電圧閾値Ｖthよりも低い必要
がある。
【００５３】Ｐチャネル形ＭＯＳトランジスタ１００２
ａ〜１００Ｎａの電流をＩDp2 〜ＩDPN とし、Ｎチャネ
ル形ＭＯＳトランジスタ１００１ｂの電流をＩDn1 とす
ると 、 ＩDp2 ＋ＩDp3 ＋ … ＋ＩDpN ＝ＩDn1 … （４） という関係が成立しなければならない。
ａ〜１００Ｎａの電流をＩDp2 〜ＩDPN とし、Ｎチャネ
ル形ＭＯＳトランジスタ１００１ｂの電流をＩDn1 とす
ると 、 ＩDp2 ＋ＩDp3 ＋ … ＋ＩDpN ＝ＩDn1 … （４） という関係が成立しなければならない。
【００５４】この（４）式から、トランジスタの寸法に
関して次の（５）式が導かれる。
関して次の（５）式が導かれる。
【００５５】 Ｋp （Ｗ／Ｌ）p （Ｎ−１）（ＶSGp −｜Ｖtp｜）2 ＝Ｋn （Ｗ／Ｌ）n 〔２ （ＶGSn −Ｖtn）ＶDSn −ＶDSn 2 〕 … （５） ここで、ゲートとチャネル間の容量部分の単位面積当た
りの容量をＣOX、正孔の移動度をμp 、電子の移動度を
μn とした場合、 Ｋp ＝μp ・Ｃ0X／２ … （６） Ｋn ＝μn ・ＣOX／２ … （７） という関係を用いると、上記（５）式は、以下のように
表される。
りの容量をＣOX、正孔の移動度をμp 、電子の移動度を
μn とした場合、 Ｋp ＝μp ・Ｃ0X／２ … （６） Ｋn ＝μn ・ＣOX／２ … （７） という関係を用いると、上記（５）式は、以下のように
表される。
【００５６】 （Ｎ−１）（Ｗ／Ｌ）n ／（Ｗ／Ｌ）n ＝Ｋn 〔２（ＶGSn −Ｖtn）ＶDSn − ＶDSn 2 〕／Ｋp （ＶSGp −｜Ｖtp｜））2 … （８） ここで、（８）式の右辺は製造プロセスにより決定され
る定数である。
る定数である。
【００５７】Ｖ0L≦｜Ｖtp｜及びＶ0L≦｜Ｖtn｜の関係
が共に成立するためには、 Ｖ0L＝ＶDSn かつＬP ＝Ｌn とすると、 （Ｎ−１）Ｗp ≦Ｗn ・Ｍ … （９） という関係が成立する。
が共に成立するためには、 Ｖ0L＝ＶDSn かつＬP ＝Ｌn とすると、 （Ｎ−１）Ｗp ≦Ｗn ・Ｍ … （９） という関係が成立する。
【００５８】ここで、 Ｍ＝Ｋn 〔２（ＶGSn −Ｖtn）ＶDSn −ＶDSn 2 〕／Ｋ
p （ＶSGp −｜Ｖtp｜））2 とする。
p （ＶSGp −｜Ｖtp｜））2 とする。
【００５９】例えば、定数Ｍが１で、インバータの数Ｎ
が４であるとすると、 ３Ｗp ≦Ｗn … （10） となる。よって、Ｐチャネル形ＭＯＳトランジスタ１０
０１ａ〜１００Ｎａのそれぞれの寸法は、Ｎチャネル形
ＭＯＳトランジスタ１００１ｂ〜１００Ｎｂよりも少な
くとも３倍大きくする必要があることがわかる。
が４であるとすると、 ３Ｗp ≦Ｗn … （10） となる。よって、Ｐチャネル形ＭＯＳトランジスタ１０
０１ａ〜１００Ｎａのそれぞれの寸法は、Ｎチャネル形
ＭＯＳトランジスタ１００１ｂ〜１００Ｎｂよりも少な
くとも３倍大きくする必要があることがわかる。
【００６０】次に、Ｎ個のインバータＩＮＶ１〜ＩＮＶ
Ｎを持つ回路に本発明を適用した第５の実施例による回
路の構成を図１２（ａ）に示す。
Ｎを持つ回路に本発明を適用した第５の実施例による回
路の構成を図１２（ａ）に示す。
【００６１】電源電圧ＶDD端子とＰチャネル形ＭＯＳト
ランジスタ１００１ａ〜１００Ｎａの共通接続されたソ
ースとの間に、Ｐチャネル形ＭＯＳトランジスタ２００
０が接続されている。
ランジスタ１００１ａ〜１００Ｎａの共通接続されたソ
ースとの間に、Ｐチャネル形ＭＯＳトランジスタ２００
０が接続されている。
【００６２】図１２（ａ）に示された回路は、図１２
（ｂ）に示されたＰチャネル形ＭＯＳトランジスタ３０
０１ａ及びＮチャネル形ＭＯＳトランジスタ３００１ｂ
から成るインバータと出力Ｘの特性が同じであるとす
る。
（ｂ）に示されたＰチャネル形ＭＯＳトランジスタ３０
０１ａ及びＮチャネル形ＭＯＳトランジスタ３００１ｂ
から成るインバータと出力Ｘの特性が同じであるとす
る。
【００６３】この場合、Ｐチャネル形ＭＯＳトランジス
タ３００１ａのチャネル幅をＷp ´、チャネル長をＬp
´、Ｎチャネル形ＭＯＳトランジスタ３００１ｂのチャ
ネル幅をＷn ´、チャネル長をＬn ´とすると、 Ｗn ´＝Ｎ・Ｗn … （11） Ｌn ´＝Ｌ … （12） となる。
タ３００１ａのチャネル幅をＷp ´、チャネル長をＬp
´、Ｎチャネル形ＭＯＳトランジスタ３００１ｂのチャ
ネル幅をＷn ´、チャネル長をＬn ´とすると、 Ｗn ´＝Ｎ・Ｗn … （11） Ｌn ´＝Ｌ … （12） となる。
【００６４】図１２（ｂ）の回路より、次のような関係
が成り立つ。
が成り立つ。
【００６５】 （Ｗp ´／Ｌp ´）＝｛Ｌ／Ｗc ＋Ｌ／〔（Ｎ−１）・Ｗp 〕｝-1 ＝Ｗp Ｗc （Ｎ−１）／｛Ｌ・〔Ｗp ・Ｎ−１＋Ｗc 〕｝ ＝Ｘ（Ｎ−１）Ｗp ／〔（Ｎ＋Ｘ−１）・Ｌ〕… （13） 従来の回路において説明した場合と同様に、 Ｘ（Ｎ−１）Ｗp ／（Ｎ＋Ｘ−１）≦Ｗn ・Ｍ … （14） ここで、従来の回路と同様に製造プロセスの定数Ｍを１
とし、インバータの個数Ｎを４とすると、 ３Ｘ・Ｗp ／（３＋Ｘ）≦Ｗn … （15） 上記（１３）式から明らかなように、Ｐチャネル形ＭＯ
Ｓトランジスタ１００１ａ〜１００Ｎａの幅Ｗp を固定
した場合であっても、Ｐチャネル形ＭＯＳトランジスタ
２０００の寸法であるＸの値を変更することで、Ｎチャ
ネル形ＭＯＳトランジスタ１００１ｂ〜１００Ｎｂの寸
法を変更することができ、設計上の自由度が高い。
とし、インバータの個数Ｎを４とすると、 ３Ｘ・Ｗp ／（３＋Ｘ）≦Ｗn … （15） 上記（１３）式から明らかなように、Ｐチャネル形ＭＯ
Ｓトランジスタ１００１ａ〜１００Ｎａの幅Ｗp を固定
した場合であっても、Ｐチャネル形ＭＯＳトランジスタ
２０００の寸法であるＸの値を変更することで、Ｎチャ
ネル形ＭＯＳトランジスタ１００１ｂ〜１００Ｎｂの寸
法を変更することができ、設計上の自由度が高い。
【００６６】いま、電源電圧ＶDDが３．３Ｖ、閾値電圧
Ｖtn及び｜Ｖtp｜が共に０．８Ｖ、Ｋn がほぼ１．５Ｋ
p であるとすると、定数Ｍはほぼ０．７になる。インバ
ータの数Ｎが１０であるとすると、従来の回路では Ｗn ≧１２．５Ｗp … （16） という関係が成立する必要がある。
Ｖtn及び｜Ｖtp｜が共に０．８Ｖ、Ｋn がほぼ１．５Ｋ
p であるとすると、定数Ｍはほぼ０．７になる。インバ
ータの数Ｎが１０であるとすると、従来の回路では Ｗn ≧１２．５Ｗp … （16） という関係が成立する必要がある。
【００６７】このように、Ｎチャネル形ＭＯＳトランジ
スタのチャネル幅を大きくしなければならない。このト
ランジスタは、インバータの数Ｎだけ必要であり、チッ
プ面積の増大を招く。
スタのチャネル幅を大きくしなければならない。このト
ランジスタは、インバータの数Ｎだけ必要であり、チッ
プ面積の増大を招く。
【００６８】これに対し、第５の実施例では、Ｘ＝１と
すると、 Ｗn ≧１．４Ｗp … （17） となり、Ｎチャネル形ＭＯＳトランジスタの寸法を従来
よりも小さくすることができ、チップ面積が縮小され
る。
すると、 Ｗn ≧１．４Ｗp … （17） となり、Ｎチャネル形ＭＯＳトランジスタの寸法を従来
よりも小さくすることができ、チップ面積が縮小され
る。
【００６９】次に、図１に示された第１の実施例による
ＣＭＯＳ論理回路における消費電流と、図１５に示され
た従来のＣＭＯＳ論理回路における消費電流とを比較す
るためにシミュレーションした結果を説明する。
ＣＭＯＳ論理回路における消費電流と、図１５に示され
た従来のＣＭＯＳ論理回路における消費電流とを比較す
るためにシミュレーションした結果を説明する。
【００７０】ここで、第１の実施例におけるＰチャネル
形ＭＯＳトランジスタ１１〜１３は幅Ｗが８μｍ、長さ
Ｌが２μｍで、Ｐチャネル形ＭＯＳトランジスタ１７は
幅Ｗが１１μｍ、長さＬが２μｍ、さらにＮチャネル形
ＭＯＳトランジスタ１４〜１６は幅Ｗが４μｍ、長さＬ
が２μｍであるとする。
形ＭＯＳトランジスタ１１〜１３は幅Ｗが８μｍ、長さ
Ｌが２μｍで、Ｐチャネル形ＭＯＳトランジスタ１７は
幅Ｗが１１μｍ、長さＬが２μｍ、さらにＮチャネル形
ＭＯＳトランジスタ１４〜１６は幅Ｗが４μｍ、長さＬ
が２μｍであるとする。
【００７１】従来のＰチャネル形ＭＯＳトランジスタ１
２１〜１２３とＮチャネル形ＭＯＳトランジスタ１２４
〜１２６は、共に幅Ｗが４μｍ、長さＬが２μｍである
とする。
２１〜１２３とＮチャネル形ＭＯＳトランジスタ１２４
〜１２６は、共に幅Ｗが４μｍ、長さＬが２μｍである
とする。
【００７２】第１の実施例によるＣＭＯＳ論理回路と従
来のＣＭＯＳ論理回路とに共通して入力するクロック信
号／φの波形を図６（ｄ）に、入力信号Ａの波形を図６
（ｃ）に、入力信号Ｂの波形を図６（ｂ）に、入力信号
Ｃの波形を図６（ａ）にそれぞれ示す。
来のＣＭＯＳ論理回路とに共通して入力するクロック信
号／φの波形を図６（ｄ）に、入力信号Ａの波形を図６
（ｃ）に、入力信号Ｂの波形を図６（ｂ）に、入力信号
Ｃの波形を図６（ａ）にそれぞれ示す。
【００７３】第１の実施例によるＣＭＯＳ論理回路にお
ける出力信号Ｘの波形を、入力信号Ｃとクロック信号／
φの波形と共に図７に示す。また、従来のＣＭＯＳ論理
回路における出力信号Ｘの波形を入力信号Ｃと共に図８
に示す。
ける出力信号Ｘの波形を、入力信号Ｃとクロック信号／
φの波形と共に図７に示す。また、従来のＣＭＯＳ論理
回路における出力信号Ｘの波形を入力信号Ｃと共に図８
に示す。
【００７４】そして、第１の実施例によるＣＭＯＳ論理
回路で消費される電流を図９に、従来のＣＭＯＳ論理回
路の消費電流を図１０に示す。この図９及び図１０を対
比して明らかなように、本実施例は従来よりも消費電流
が約半分に減少している。これは、上述したように本実
施例はクロック信号／φがロウレベルにある時にのみＮ
ＯＲゲートとして動作するためである。
回路で消費される電流を図９に、従来のＣＭＯＳ論理回
路の消費電流を図１０に示す。この図９及び図１０を対
比して明らかなように、本実施例は従来よりも消費電流
が約半分に減少している。これは、上述したように本実
施例はクロック信号／φがロウレベルにある時にのみＮ
ＯＲゲートとして動作するためである。
【００７５】上述した実施例は一例であり、本発明を限
定するものではない。例えば、実施例ではスイッチング
素子としてＭＯＳ型トランジスタを用いているが、外部
クロックに基づいて第１及び第２の集合体と電源端子と
の間の導通を制御し得るものであればよい。
定するものではない。例えば、実施例ではスイッチング
素子としてＭＯＳ型トランジスタを用いているが、外部
クロックに基づいて第１及び第２の集合体と電源端子と
の間の導通を制御し得るものであればよい。
【００７６】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
論理回路は、Ｎ個のＰチャネル形ＭＯＳトランジスタを
有する第１の集合体及びＮ個のＮチャネル形ＭＯＳトラ
ンジスタを有する第２の集合体と、電源電圧端子との間
の導通を外部クロック信号により動作するスイッチング
素子により制御することで、必要なクロック期間でのみ
論理回路として動作させるため、消費電力を低減するこ
とができる。
論理回路は、Ｎ個のＰチャネル形ＭＯＳトランジスタを
有する第１の集合体及びＮ個のＮチャネル形ＭＯＳトラ
ンジスタを有する第２の集合体と、電源電圧端子との間
の導通を外部クロック信号により動作するスイッチング
素子により制御することで、必要なクロック期間でのみ
論理回路として動作させるため、消費電力を低減するこ
とができる。
【図１】本発明の第１の実施例によるＣＭＯＳ論理回路
の構成を示した回路図。
の構成を示した回路図。
【図２】同ＣＭＯＳ論理回路における各信号の波形を示
したタイムチャート。
したタイムチャート。
【図３】本発明の第２の実施例によるＣＭＯＳ論理回路
の構成を示した回路図。
の構成を示した回路図。
【図４】本発明の第３の実施例によるＣＭＯＳ論理回路
の構成を示した回路図。
の構成を示した回路図。
【図５】本発明の第４の実施例によるＣＭＯＳ論理回路
の構成を示した回路図。
の構成を示した回路図。
【図６】本発明の第１の実施例によるＣＭＯＳ論理回路
に入力される各信号の波形を示したタイムチャート。
に入力される各信号の波形を示したタイムチャート。
【図７】同ＣＭＯＳ論理回路の入力信号及び出力信号の
波形を示したタイムチャート。
波形を示したタイムチャート。
【図８】従来のＣＭＯＳ論理回路の入力信号及び出力信
号の波形を示したタイムチャート。
号の波形を示したタイムチャート。
【図９】本発明の第１の実施例によるＣＭＯＳ論理回路
の消費電流を示した説明図。
の消費電流を示した説明図。
【図１０】従来の第１の実施例によるＣＭＯＳ論理回路
の消費電流を示した説明図。
の消費電流を示した説明図。
【図１１】従来のＣＭＯＳ論理回路の構成を示した回路
図。
図。
【図１２】本発明の第５の実施例によるＣＭＯＳ論理回
路の構成を示した回路図。
路の構成を示した回路図。
【図１３】従来のＣＭＯＳ論理回路の構成を示した回路
図。
図。
【図１４】従来の他のＣＭＯＳ論理回路の構成を示した
回路図。
回路図。
【図１５】従来のさらに他のＣＭＯＳ論理回路の構成を
示した回路図。
示した回路図。
１１〜１３，１７，２１〜２３，２７，３１〜３３，３
７，４１〜４３，４６，４７，１００１ａ〜１００Ｎ
ａ，２０００ Ｐチャネル形ＭＯＳトランジスタ １４〜１６，２４〜２６，３４〜３６，４４〜４６，１
００１ｂ，１００ＮｂＮチャネル形ＭＯＳトランジスタ
７，４１〜４３，４６，４７，１００１ａ〜１００Ｎ
ａ，２０００ Ｐチャネル形ＭＯＳトランジスタ １４〜１６，２４〜２６，３４〜３６，４４〜４６，１
００１ｂ，１００ＮｂＮチャネル形ＭＯＳトランジスタ
Claims (3)
- 【請求項１】Ｎ（Ｎは２以上の整数）個のＰチャネル形
ＭＯＳトランジスタを有する第１の集合体と、 Ｎ個のＮチャネル形ＭＯＳトランジスタを有する第２の
集合体と、 外部からクロック信号を入力されてオン・オフ状態が切
り替わるスイッチング素子とを備え、 前記第１の集合体、前記第２の集合体及び前記スイッチ
ング素子は、第１の電源端子と第２の電源端子との間に
直列に接続されていることを特徴とするＣＭＯＳ論理回
路。 - 【請求項２】前記第１の集合体は前記Ｐチャネル形ＭＯ
Ｓトランジスタが並列に接続され、このＰチャネル形Ｍ
ＯＳトランジスタのゲートにはＮ通りの異なる信号がそ
れぞれ入力され、 前記第２の集合体は前記Ｎチャネル形ＭＯＳトランジス
タが並列に接続され、このＮチャネル形ＭＯＳトランジ
スタのゲートには前記Ｎ通りの異なる信号がそれぞれ入
力されることを特徴とする請求項１記載のＣＭＯＳ論理
回路。 - 【請求項３】前記Ｐチャネル形ＭＯＳトランジスタのチ
ャネル幅をＷp 、チャネル長をＬpとし、前記Ｎチャネ
ル形ＭＯＳトランジスタのチャネル幅をＷn 、チャネル
長をＬp とし、製造プロセスにより決定される定数をＭ
とし、Ｘ＝Ｗc ／Ｗp とした場合であって、前記スイッ
チング素子としてチャネル幅Ｗc 及びチャネル長Ｌcの
Ｐチャネル形ＭＯＳトランジスタを用いた場合は、 〔Ｘ（Ｎ−１）／（Ｘ＋Ｎ−１）〕・〔（Ｗp ／Ｌp ）
／（Ｗn ／Ｌp ）〕≦Ｍの関係が成立し、 前記スイッチング素子としてチャネル幅Ｗc 及びチャネ
ル長ＬC のＮチャネル形ＭＯＳトランジスタを用いた場
合は、Ｘ＝Ｗc ／Ｗn とした場合、 〔（Ｘ＋Ｎ−１）
／Ｘ（Ｎ−１）〕・〔（Ｗp ／Ｌp ）／（Ｗn ／Ｌn
）〕≦Ｍの関係が成立することを特徴とする請求項１
又は２記載のＣＭＯＳ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32768193A JP3162561B2 (ja) | 1993-12-24 | 1993-12-24 | Ｃｍｏｓ論理回路 |
| US08/359,454 US5537063A (en) | 1993-12-24 | 1994-12-20 | CMOS logic circuit with plural inputs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32768193A JP3162561B2 (ja) | 1993-12-24 | 1993-12-24 | Ｃｍｏｓ論理回路 |
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|---|---|
| JPH07183799A true JPH07183799A (ja) | 1995-07-21 |
| JP3162561B2 JP3162561B2 (ja) | 2001-05-08 |
Family
ID=18201793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32768193A Expired - Fee Related JP3162561B2 (ja) | 1993-12-24 | 1993-12-24 | Ｃｍｏｓ論理回路 |
Country Status (2)
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| JP (1) | JP3162561B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-12-24 JP JP32768193A patent/JP3162561B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 US US08/359,454 patent/US5537063A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199898A (ja) * | 2011-06-06 | 2011-10-06 | Renesas Electronics Corp | 半導体チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3162561B2 (ja) | 2001-05-08 |
| US5537063A (en) | 1996-07-16 |
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