JPH0719117B2 - シ−ケンサのビツト演算回路 - Google Patents
シ−ケンサのビツト演算回路Info
- Publication number
- JPH0719117B2 JPH0719117B2 JP60264251A JP26425185A JPH0719117B2 JP H0719117 B2 JPH0719117 B2 JP H0719117B2 JP 60264251 A JP60264251 A JP 60264251A JP 26425185 A JP26425185 A JP 26425185A JP H0719117 B2 JPH0719117 B2 JP H0719117B2
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- bit
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は命令の処理をハードウェアにより行うシーケン
サのビット演算回路に関するものである。
サのビット演算回路に関するものである。
［背景技術］ シーケンサにはSTART,START NOT,AND,AND NOT,OR,OR NO
T,AND STK,OR STK及びOUTなどの命令を処理する場合従
来においてはソフトウェアにより行っていた。
T,AND STK,OR STK及びOUTなどの命令を処理する場合従
来においてはソフトウェアにより行っていた。
ところでシーケンスのプログラムの実行にはシーケンス
命令の解析及び接点データの演算の手順を踏む。そして
通常接点データは８接点単位で１バイトのデータとして
記憶しており、接点データの演算では１ビットの処理に
よってOUT命令のオン−オフを決めるが、１接点の状態
の検出及び前処理の演算結果との論理演算を行うとき、
８接点単位の内どの接点を処理すれば良いかを予め命令
部に格納された例えば３ビットの情報を利用して処理し
なければならない。
命令の解析及び接点データの演算の手順を踏む。そして
通常接点データは８接点単位で１バイトのデータとして
記憶しており、接点データの演算では１ビットの処理に
よってOUT命令のオン−オフを決めるが、１接点の状態
の検出及び前処理の演算結果との論理演算を行うとき、
８接点単位の内どの接点を処理すれば良いかを予め命令
部に格納された例えば３ビットの情報を利用して処理し
なければならない。
この処理を１バイト単位の並列処理を行うマイクロコン
ピュータを使用してソフトウェアによる演算で行うと
き、１ビットの情報の検出及び１ビットの情報の格納に
要する時間が論理演算（AND、OR）に要する時間より長
くかかり、シーケンサ全体の実行時間が影響するという
問題があった。
ピュータを使用してソフトウェアによる演算で行うと
き、１ビットの情報の検出及び１ビットの情報の格納に
要する時間が論理演算（AND、OR）に要する時間より長
くかかり、シーケンサ全体の実行時間が影響するという
問題があった。
またシーケンスのプログラムのステップ数が2Kステップ
以上にも及ぶ場合、サイクリック演算による実行処理時
間の影響でシーケンサの入出力応答が長くかかり、応用
分野の拡大を狙って応用命令の充実及び周辺装置の拡充
を行っても、摘要範囲が制約されてしまうということが
生じる。
以上にも及ぶ場合、サイクリック演算による実行処理時
間の影響でシーケンサの入出力応答が長くかかり、応用
分野の拡大を狙って応用命令の充実及び周辺装置の拡充
を行っても、摘要範囲が制約されてしまうということが
生じる。
而してI/O点数が数百点以上にも及ぶシーケンサでは実
行時間の短縮化が要求されるため、上述の３ビットの情
報によるビットの検出及びビットのセッティングを自動
的に行い、同時に演算処理命令を実行できるハードウェ
アを構成すればソフトウェアに要する時間が短縮されプ
ログラム実行の効率が上がる。
行時間の短縮化が要求されるため、上述の３ビットの情
報によるビットの検出及びビットのセッティングを自動
的に行い、同時に演算処理命令を実行できるハードウェ
アを構成すればソフトウェアに要する時間が短縮されプ
ログラム実行の効率が上がる。
［発明の目的］ 本発明は上述の点に鑑みてなされたもので、その目的と
することころは命令処理の実行時間をハードウェアを利
用して短縮したシーケンサのビット演算回路を提供する
にある。
することころは命令処理の実行時間をハードウェアを利
用して短縮したシーケンサのビット演算回路を提供する
にある。
［発明の開示］ 第１図は本実施例のビット演算回路Ａの入出力関係を示
す構成図であり、ビット演算回路Ａはシーケンサのマイ
クロコンピュータ（図示せず）に対してI/Oポートとし
て取り扱われ、データバスによりデータD0〜D7の授受が
行なわれるとともに、アドレスバスによりポートアドレ
スPA0〜PA6が、更に制御バスにより書込信号WR、読出信
号RDが、そしてチップイネーブル信号CE0が夫々送られ
くるようになっている。第２図はビット演算回路Ａの具
体回路を示しており、データバス７を介して送られてく
る１バイト８接点データをチップイネーブルされ且つ書
込信号WRの入力時に記憶する１バイトのレジスタ１と、
A12端子が“L"のときA0〜A7端子に入力する８接点のデ
ータがそのままD0〜D7端子より出力し、A12端子が“H"
のとき、８接点の内からどの接点かを指定するためにA8
〜A10端子に入力する３ビットの情報で選定されたデー
タを出力するEPROM2と、３ビット情報によって抽出され
た１接点の記憶及び論理演算を実行するデータセレクタ
３及び４と、Ｄ型フリップフロップ５、シフトレジスタ
６、デマルチプレックサ８、論理ゲート等から構成され
る。
す構成図であり、ビット演算回路Ａはシーケンサのマイ
クロコンピュータ（図示せず）に対してI/Oポートとし
て取り扱われ、データバスによりデータD0〜D7の授受が
行なわれるとともに、アドレスバスによりポートアドレ
スPA0〜PA6が、更に制御バスにより書込信号WR、読出信
号RDが、そしてチップイネーブル信号CE0が夫々送られ
くるようになっている。第２図はビット演算回路Ａの具
体回路を示しており、データバス７を介して送られてく
る１バイト８接点データをチップイネーブルされ且つ書
込信号WRの入力時に記憶する１バイトのレジスタ１と、
A12端子が“L"のときA0〜A7端子に入力する８接点のデ
ータがそのままD0〜D7端子より出力し、A12端子が“H"
のとき、８接点の内からどの接点かを指定するためにA8
〜A10端子に入力する３ビットの情報で選定されたデー
タを出力するEPROM2と、３ビット情報によって抽出され
た１接点の記憶及び論理演算を実行するデータセレクタ
３及び４と、Ｄ型フリップフロップ５、シフトレジスタ
６、デマルチプレックサ８、論理ゲート等から構成され
る。
更に詳しく説明するとEPROM2は8Kバイトで構成され、A1
2端子が“L"（OUT命令）のとき、A0乃至A7端子の８ビッ
トのデータがそのままD0〜D7端子から出力され、A12端
子が“H"（演算命令）のとき、A0〜A7端子の入力の内、
どのビットかを指定するA8〜A10端子の３ビットの情報
で、A11端子の入力データが指定位置に設定されD0〜D7
端子から出力されるもので、第５図はEPROM2の内部デー
タを説明する図面であって、同図（ａ）はA12端子が
“H"（演算命令）のときを示し、同図（ｂ）はA12端子
が“L"（OUT命令）のときを示しており、A12端子が“H"
のときA8〜A10端子の３ビットの情報でA11端子の入力が
所定の端子Ｄにセットされている。ここでEPROM2のA12
にはポートアドレスPA3が入力し、A8〜A10にはポートア
ドレスPA0〜PA2が入力する。又A11にはフリップフロッ
プ５のＱ出力が入力する。第６図（ａ）（ｂ）（ｃ）は
EPROM2のデータ登録の状態を示しており、同図（ａ）は
下位4Kバイトの各アドレスにはA0〜A7端子に入力するデ
ータがそのまま書き込んである。同図（ｂ）は上位4Kの
内の1000〜17FFの2Kバイトの登録データを示しており、
この登録データはA8〜A10の３ビットでセレクトされた
ビットに“0"を書き込んでいる。また同図（ｃ）は残り
の2Kバイト（1800〜1FFF）の登録データを示しており、
この登録データはA8〜A10の３ビットでセレクトされた
ビットに“1"を書き込んでいる。
2端子が“L"（OUT命令）のとき、A0乃至A7端子の８ビッ
トのデータがそのままD0〜D7端子から出力され、A12端
子が“H"（演算命令）のとき、A0〜A7端子の入力の内、
どのビットかを指定するA8〜A10端子の３ビットの情報
で、A11端子の入力データが指定位置に設定されD0〜D7
端子から出力されるもので、第５図はEPROM2の内部デー
タを説明する図面であって、同図（ａ）はA12端子が
“H"（演算命令）のときを示し、同図（ｂ）はA12端子
が“L"（OUT命令）のときを示しており、A12端子が“H"
のときA8〜A10端子の３ビットの情報でA11端子の入力が
所定の端子Ｄにセットされている。ここでEPROM2のA12
にはポートアドレスPA3が入力し、A8〜A10にはポートア
ドレスPA0〜PA2が入力する。又A11にはフリップフロッ
プ５のＱ出力が入力する。第６図（ａ）（ｂ）（ｃ）は
EPROM2のデータ登録の状態を示しており、同図（ａ）は
下位4Kバイトの各アドレスにはA0〜A7端子に入力するデ
ータがそのまま書き込んである。同図（ｂ）は上位4Kの
内の1000〜17FFの2Kバイトの登録データを示しており、
この登録データはA8〜A10の３ビットでセレクトされた
ビットに“0"を書き込んでいる。また同図（ｃ）は残り
の2Kバイト（1800〜1FFF）の登録データを示しており、
この登録データはA8〜A10の３ビットでセレクトされた
ビットに“1"を書き込んでいる。
第７図〜第９図は第６図（ａ）〜（ｃ）のEPROM2に対す
るデータの登録方法のフローチャートを夫々示してお
り、図中ＫはEPROM2のアドレスを、ｊはカウンタの値、
ｉはデータ、ｌ、ｍはビット、CALL（i,l）、CALL（i,
m）は夫々データｉのｌ又はｍビット目を“0"又は“1"
にするサブルーチンを示している。
るデータの登録方法のフローチャートを夫々示してお
り、図中ＫはEPROM2のアドレスを、ｊはカウンタの値、
ｉはデータ、ｌ、ｍはビット、CALL（i,l）、CALL（i,
m）は夫々データｉのｌ又はｍビット目を“0"又は“1"
にするサブルーチンを示している。
而してI/Oポートの一部として取り扱いマイクロコンピ
ュータからポート選択信号としてチップイネーブル信号
CE0を“L"にして、各回路素子をイネーブルし、次いで
１バイト８接点のデータをWR信号とともにビット演算回
路Ａへ送りレジスタ１に上記データを記憶させる。次ぎ
にシーケンサに使用する命令をポートアドレスに設定す
るとともにRD信号を送ると、１バイトのデータが出力さ
れることになる。ここで命令OR NOT,ANDNOT,OR,,AND,ST
ART NOT,START,OR SKT,AND STK,OUTとポートアドレスPA
0〜PA6の関係は第３図に示すような関係に実施例では設
定してある。そしてこれら９命令のインストラクション
のデータは第４図に示すように３バイト命令で構成さ
れ、命令部は命令コードを構成する４ビットのポートア
ドレスと、ビットセレクト情報を構成する３ビットのポ
ートアドレスからなる。
ュータからポート選択信号としてチップイネーブル信号
CE0を“L"にして、各回路素子をイネーブルし、次いで
１バイト８接点のデータをWR信号とともにビット演算回
路Ａへ送りレジスタ１に上記データを記憶させる。次ぎ
にシーケンサに使用する命令をポートアドレスに設定す
るとともにRD信号を送ると、１バイトのデータが出力さ
れることになる。ここで命令OR NOT,ANDNOT,OR,,AND,ST
ART NOT,START,OR SKT,AND STK,OUTとポートアドレスPA
0〜PA6の関係は第３図に示すような関係に実施例では設
定してある。そしてこれら９命令のインストラクション
のデータは第４図に示すように３バイト命令で構成さ
れ、命令部は命令コードを構成する４ビットのポートア
ドレスと、ビットセレクト情報を構成する３ビットのポ
ートアドレスからなる。
さてOUT命令の実行のときにはポートアドレスPA3が“H"
となるからCE1信号が発生せず、デマルチプレックサ８
データセレクタ3,4はイネーブルされず、又フリップフ
ロップ５はセットされた状態にあるため、フリップフロ
ップ５の出力ＱがEPROM2のA11端子に入力し、その出力
Ｑに対応したA8〜A10の３ビットの情報（ポートアドレ
スPA0〜PA2）でセレクトされたデータがEPROM2より読み
出されデータバス７を介して送られてくることになる。
となるからCE1信号が発生せず、デマルチプレックサ８
データセレクタ3,4はイネーブルされず、又フリップフ
ロップ５はセットされた状態にあるため、フリップフロ
ップ５の出力ＱがEPROM2のA11端子に入力し、その出力
Ｑに対応したA8〜A10の３ビットの情報（ポートアドレ
スPA0〜PA2）でセレクトされたデータがEPROM2より読み
出されデータバス７を介して送られてくることになる。
一方論理演算（START命令を含む）の実行時にはポート
アドレスPA3が“L"であるからデータセレクタ3,4にはチ
ップイネーブル信号CE1が入力してイネーブルされる。
又EPROM2からはA0〜A7端子に入力された８接点のデータ
がそのままデータバス７を介して送られることになる。
また該データはデータセレクタ３に入力され、ポートア
ドレスPA0〜PA2の３ビット情報でセレクトされた１ビッ
ト、つまり１接点のａ接点、ｂ接点のオンオフ情報がデ
ータセレクト３のY,Y端子より出力される。そしてこれ
らの出力はANDゲート9,10及びORゲート11,12に夫々入力
するとともにデータセレクタ４のD4,D5に夫々入力す
る。この内ANDゲート9,10及びORゲート11,12に夫々入力
した入力信号はフリップフロップ５のＱ出力とにより夫
々AND,AND NOT,OR,OR NOTの論理演算がされその結果は
データセレクタ４のD3端子〜D0端子に入力する。そして
命令部の上記３ビットの情報に基づいて、OR NOT,AND N
OT,OR,AND,START NOT,STARTの各命令に応じてデータセ
レクタ４よりD0端子〜D5端子の出力が選択されてフリッ
プフロップ５にセットされる。
アドレスPA3が“L"であるからデータセレクタ3,4にはチ
ップイネーブル信号CE1が入力してイネーブルされる。
又EPROM2からはA0〜A7端子に入力された８接点のデータ
がそのままデータバス７を介して送られることになる。
また該データはデータセレクタ３に入力され、ポートア
ドレスPA0〜PA2の３ビット情報でセレクトされた１ビッ
ト、つまり１接点のａ接点、ｂ接点のオンオフ情報がデ
ータセレクト３のY,Y端子より出力される。そしてこれ
らの出力はANDゲート9,10及びORゲート11,12に夫々入力
するとともにデータセレクタ４のD4,D5に夫々入力す
る。この内ANDゲート9,10及びORゲート11,12に夫々入力
した入力信号はフリップフロップ５のＱ出力とにより夫
々AND,AND NOT,OR,OR NOTの論理演算がされその結果は
データセレクタ４のD3端子〜D0端子に入力する。そして
命令部の上記３ビットの情報に基づいて、OR NOT,AND N
OT,OR,AND,START NOT,STARTの各命令に応じてデータセ
レクタ４よりD0端子〜D5端子の出力が選択されてフリッ
プフロップ５にセットされる。
ここでSTART命令及びSTART NOT命令の実行のときにはフ
リップフロップ５に接点データのセットを行った後、Ｑ
出力をシフトレジスタ６に入力して左シフトさせる。
リップフロップ５に接点データのセットを行った後、Ｑ
出力をシフトレジスタ６に入力して左シフトさせる。
シフトレジスタQA,QB出力はANDゲート13及びORゲート14
に入力して夫々において論理演算されるようになってお
り、そのゲート出力はデータセレクタ４のD7,D6端子に
夫々入力し、AND STKの命令,OR STKの命令のとき夫々フ
リップフロップ５にセットされるようになっている。そ
してフリップフロップ５に対するデータセット後出力QB
をQAの方向に右シフトさせるようになっている。
に入力して夫々において論理演算されるようになってお
り、そのゲート出力はデータセレクタ４のD7,D6端子に
夫々入力し、AND STKの命令,OR STKの命令のとき夫々フ
リップフロップ５にセットされるようになっている。そ
してフリップフロップ５に対するデータセット後出力QB
をQAの方向に右シフトさせるようになっている。
START命令が続いた場合、例えばSTART命令−AND・OR命
令が続き、更にOUT命令無しで再度START命令−AND・OR
命令が続く場合、START命令以後の演算結果はスタック
としてシフトレジスタ６に登録され、又AND STK,OR STK
命令のときは演算終了後右シフトされることによって所
謂FASTIN−LASTOUTの構造をもっていることになる。
令が続き、更にOUT命令無しで再度START命令−AND・OR
命令が続く場合、START命令以後の演算結果はスタック
としてシフトレジスタ６に登録され、又AND STK,OR STK
命令のときは演算終了後右シフトされることによって所
謂FASTIN−LASTOUTの構造をもっていることになる。
本発明は上述のように構成しているので、接点データの
転送と、ポートアドレスとして命令コード及びセレクト
情報信号を転送するだけで命令の処理を論理演算するこ
とができることとなり、その結果命令実行処理時間がソ
フトウェアにより処理を行っている場合に比べて大幅に
短縮でき、シーケンサの拡張にも対応できるという効果
を奏する。特にEPROM自体で演算機能を持つことになる
上に、小規模の論理回路を組み合わせるだけで、特別な
LSIを開発することなく高速な演算回路を構成でき、そ
のため経済効果が非常に大きいという効果がある。
転送と、ポートアドレスとして命令コード及びセレクト
情報信号を転送するだけで命令の処理を論理演算するこ
とができることとなり、その結果命令実行処理時間がソ
フトウェアにより処理を行っている場合に比べて大幅に
短縮でき、シーケンサの拡張にも対応できるという効果
を奏する。特にEPROM自体で演算機能を持つことになる
上に、小規模の論理回路を組み合わせるだけで、特別な
LSIを開発することなく高速な演算回路を構成でき、そ
のため経済効果が非常に大きいという効果がある。
第１図は本発明の実施例の全体概略構成図、第２図は同
上の具体回路図、第３図は同上の命令とポートアドレス
の関係説明図、第４図は同上のシーケンサ・インストラ
クションコード構成図、第５図（ａ）（ｂ）は同上のEP
ROMの内部データの説明図、第６図（ａ）〜（ｃ）は同
上のEPROMの登録データの説明図、第７図〜第９図は同
上のEPROMの登録データの書込方法のフローチャートで
あり、Ａはビット演算回路、PA0〜PA6はポートアドレ
ス、１はレジスタ、２はEPROM、3,4はデータセレクタ、
５はフリップフロップ６はシフトレジスタ、9,10,13はA
NDゲート、11,12,14はORゲートである。
上の具体回路図、第３図は同上の命令とポートアドレス
の関係説明図、第４図は同上のシーケンサ・インストラ
クションコード構成図、第５図（ａ）（ｂ）は同上のEP
ROMの内部データの説明図、第６図（ａ）〜（ｃ）は同
上のEPROMの登録データの説明図、第７図〜第９図は同
上のEPROMの登録データの書込方法のフローチャートで
あり、Ａはビット演算回路、PA0〜PA6はポートアドレ
ス、１はレジスタ、２はEPROM、3,4はデータセレクタ、
５はフリップフロップ６はシフトレジスタ、9,10,13はA
NDゲート、11,12,14はORゲートである。
Claims (1)
- 【請求項１】１接点の情報を１ビットに対応させた複数
ビットからなる接点データを記憶するレジスタと、各接
点の状態を予め登録して上記接点データのビットと接点
データの内特定の１接点を指定する所定数のセレクト情
報ビットと、シーケンサのOUT命令か否かの識別ビット
と、演算結果を入力するビットとに基づいて登録データ
を読み出すEPROMと、OUT命令の入力時以外には上記EPRO
Mから読み出された登録データの内上記セレクト情報ビ
ットで指定されたビットの１接点情報を論理回路へ入力
させる第１のデータセレクタと、上記論理回路の演算結
果や上記第１のデータセレクタからの信号を上記セレク
ト情報ビットにより選択出力する第２のデータセレクタ
と、該第２のデータセレクタで選択した信号を記憶する
とともに上記EPROMに演算結果として出力するフリップ
フロップとを少なくとも備え、上記論理回路はAND,AND
NOT,OR,OR NOTの論理演算をフリップフロップの出力と
第１のデータセレクタの出力とにより行い、上記OUT命
令を含むシーケンサの命令及び上記セレクト情報ビット
を複数ビットのポートアドレスで構成し、上記EPROMの
識別ビットがOUT命令として立つと演算結果が上記セレ
クト情報ビットにより指定された１接点のデータとして
予め登録されている上記接点データに入力接点データを
置き換えて上記EPROMから出力し、上記識別ビットが立
たない場合には上記入力接点データと同じ内容の登録デ
ータを上記EPROMから出力することを特徴とするシーケ
ンサのビット演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264251A JPH0719117B2 (ja) | 1985-11-25 | 1985-11-25 | シ−ケンサのビツト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264251A JPH0719117B2 (ja) | 1985-11-25 | 1985-11-25 | シ−ケンサのビツト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123503A JPS62123503A (ja) | 1987-06-04 |
| JPH0719117B2 true JPH0719117B2 (ja) | 1995-03-06 |
Family
ID=17400578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264251A Expired - Lifetime JPH0719117B2 (ja) | 1985-11-25 | 1985-11-25 | シ−ケンサのビツト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719117B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916185A (ja) * | 1982-07-20 | 1984-01-27 | Ricoh Co Ltd | メモリアクセス装置 |
| JPS5930105A (ja) * | 1982-08-12 | 1984-02-17 | Toyo Electric Mfg Co Ltd | プロセス入出力制御装置の出力制御装置 |
| JPS5977557A (ja) * | 1982-10-27 | 1984-05-04 | Yaskawa Electric Mfg Co Ltd | ビツトアクセス回路 |
-
1985
- 1985-11-25 JP JP60264251A patent/JPH0719117B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62123503A (ja) | 1987-06-04 |
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