JPH071919B2 - 電子黒板デ−タ圧縮装置 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は電子黒板装置に係り、特に筆記面に描かれた筆
記情報を電気信号に変換して処理する電子黒板データ圧
縮装置に関する。

〔従来技術〕

電子黒板は会議等において筆記面上に筆記した情報を用
紙等にコピーする機能を有する装置である。この電子黒
板を用いた場合には、会議等の出席者は電子黒板の筆記
面に書かれた筆記情報を写し書きする必要がなく、また
会議のテーマの考察に没頭できる等の効果を発生する。
この効果の為、電子黒板は各方面で使用されている。

一方、この種の電子黒板に対して前述したコピー機能の
他に、筆記情報を読取ったデータを記憶する外部メモリ
を設けることが考えられている。外部メモリを有する電
子黒板において、読取った筆記情報データすなわち描か
れた筆記情報のドット対応で読取ったデータをそのまま
外部メモリに格納したのでは、筆記面を読取った時デー
タ数すなわちドット数分のビットを有するメモリが必要
であり、外部メモリが大容量化する問題を有していた。
また外部メモリの記憶内容を消さない為に常に通電して
いるバックアップ電池も大容量のものとなる問題を有し
ていた。

〔発明の目的〕

本発明は上記従来の点に鑑み、読取った筆記情報データ
を圧縮し、外部メモリの容量がドット対応で記憶するメ
モリの容量より少なくて筆記情報を記憶することを可能
とした電子黒板データ圧縮装置を提供することを目的と
する。

〔発明の要点〕

本発明は、上記目的を達成するために、筆記面に描かれ
た筆記情報を電気信号に変換して白ドットあるいは黒ド
ットとしてドット単位で読取る電子黒板において、前記
ドット単位で読取った筆記情報データの白ドットあるい
は黒ドットの連続するデータを４ビットあるいは８ビッ
トのデータ長に圧縮する圧縮手段を有し、前記４ビット
あるいは８ビットの圧縮データの先頭ビットを４ビット
データ長であるか８ビットデータ長であるかを区別する
ビットとして設定し、前記先頭ビットが０のときは４ビ
ットデータ長を示し１のときは８ビットデータ長を示す
ようにして、残りのビットを連続する白ドットあるいは
黒ドットの連続データのドットの数を表わすようにし、
前記８ビットのデータの全てが１の時には前記連続デー
タのドットが続くことを表わすようにしたことを特徴と
する。

そして、その作用は以下の如くである。

筆記面に描かれた筆記情報を電気信号に変換して白ドッ
トあるいは黒ドットとしてドット単位で読取る電子黒板
において、前記ドット単位で読取った筆記情報データの
白ドットあるいは黒ドットの連続するデータを４ビット
あるいは８ビットのデータ長に圧縮手段で圧縮する。前
記４ビットあるいは８ビットの圧縮データの先頭ビット
を４ビットデータ長であるか８ビットデータ長であるか
を区別するビットとして設定し、前記先頭ビットが０の
ときは４ビットデータ長を示し１のときは８ビットデー
タ長を示すようにする。４ビットの残り３ビット及び８
ビットの残り７ビットで連続する白ドットあるいは黒ド
ットの連続データのドット数を表わすようにし、前記８
ビットのデータの全てが１の時には前記連続データのド
ットが更に継続することを表わす。

〔実 施 例〕

以下、図面を用いて本発明を詳細に説明する。

第１図は、本発明の実施例の回路構成図である。本発明
の実施例の電子黒板装置は筆記情報をイメージセンサで
読取って電気信号に変換し、その読取ったデータをプリ
ンタに印字あるいはメモリに記憶させる方式のものであ
る。

プロセッサ回路（CPU）１は前述した方式の各回路等の
制御を行なう回路である。読取り動作の時には、先ずタ
イミング制御回路２に読取り制御開始信号を出力する。
この読取り制御開始信号によってタイミング制御回路２
はモータの回転すなわち筆記シートの移動とその筆記シ
ートに書かれている筆記情報の読取を行なう。タイミン
グ制御回路２はモータドライブ回路３を介してモータ４
に接続しており、タイミング制御回路２より出力される
タイミング信号によってステップモータであるモータ４
が特定角度回転する。モータ４の回転軸は、ループ状に
構成された筆記シート５の内側に２個設けられた回転体
６、７のうちの一方の回転体６に機械的に結合してい
る。この結合によってモータ４の回転がシート５を移動
することになる。

一方、タイミング制御回路２は、モータドライブ回路３
を介してモータ４を回転させて筆記シートの筆記情報を
読取る為に、センサドライブ回路８に対し、読取クロッ
ク信号を出力する。センサドライブ回路８はこの読取ク
ロック信号に同期してイメージセンサ９をドライブし、
イメージセンサ９より１ラインの読取りデータを出力さ
せる。イメージセンサ９は本発明の実施例においてはCC
D（チャージカップルドデバイス）センサであり、読取
クロックで１列分の情報を読取るとともに１ドットに対
応したデータをドット単位で出力する。当然ではある
が、この読取り時には光源10より発射した光が、筆記シ
ート７で反射され、鏡11を介してレンズ12で集光されて
イメージセンサ９に加わる様に構成されているので、読
取クロックが加わることによって筆記情報のデータが読
取られて、ドット単位で出力される。イメージセンサ９
より出力されるドット単位の読取情報すなわち筆記情報
は入射した光量に比例したアナログデータであるので、
そのイメージセンサ９の出力は増幅器13を介して特定の
範囲の振幅値に増幅されて二値化回路14に加わる。二値
化回路14においてイメージデータが特定のスライスレベ
ルでスライスされて二値化される。二値化された筆記情
報はシリアルパラレル変換回路15に加わる。シリアルパ
ラレル変換回路15はタイミング制御回路２より加わるタ
イミング信号によって前述した二値化されたドットシリ
アルの筆記情報をたとえば８ビットのパラレル信号に変
換する回路である。そして変換されたパラレル信号はデ
ータ切換回路16に加わる。データ切換回路16にはシリア
ルパラレル変換回路15の出力とタイミング制御回路２の
制御信号が加わり、さらにプロセッサ回路１と、ライン
メモリ17に接続している。データ切換回路16はタイミン
グ制御回路２の制御によって１ライン分の筆記情報のデ
ータを読取っている時にはシリアルパラレル変換回路15
より加わる８ビットのパラレルデータをラインメモリ17
に格納する。また１ライン分の読取りが終了した時には
プロセッサ回路１に対して後述する動作でラインメモリ
17に格納してデータを出力する。

前述した動作によって、筆記シート５に書かれた筆記情
報の１ラインは読取られてラインメモリ17に格納され
る。本発明の実施例においては、１ライン（イメージセ
ンサ９の１ライン読取り分）単位で読取って、プロセッ
サ回路１で処理して再度モータを回転させて次のライン
を読取る様に構成されている。このくりかえしによって
１筆記部の筆記情報が読取られてプロセッサ回路１に加
わる。尚、この動作は従来の動作と同じである。本発明
は、前述した動作によって読取られた情報を処理して格
納することに関している。前述した動作によって読取ら
れた１ライン分のデータは、ラインメモリ17によりデー
タ切換回路16を介してプロセッサ回路１に加わる。プロ
セッサ回路１は加わるデータすなわち８ビットのデータ
を８ビット単位で圧縮回路18に出力する。尚、このデー
タの出力は８ビットであるが後述する圧縮回路のパラレ
ルシリアル変換回路によってドット対応のシリアルデー
タに変換されるので、８ビットと限ることはない。本発
明の実施例においては１ドット対応のシリアルデータの
“1"あるいは“0"を連続性を用いてデータを圧縮する。
圧縮回路18は筆記情報を読取って二値換したイメージデ
ータを用いてデータ圧縮を行なう回路である。前述した
二値化データは筆記情報の黒あるいは白を“1"や“0"に
対応したものである。一般的に白や黒の部分は１ドット
単位で読取られるが、筆記情報の黒や白の領域はその分
解能に比べ広い範囲である。よって前述した二値化デー
タは“0"あるいは“1"が連続する。圧縮回路18はこの
“0"あるいは“1"の連続するドットを検出して“0"ある
いは“1"が何ドット連続するかを表わすデータに変換す
る回路である。本発明の実施例においては先ず第１番目
のドットを白（２値化データでは０）とし、その後につ
づくドット数をカウントして４ビットあるいは８ビット
のデータに変換する。４ビットと８ビットのビット長を
決定するビットが４ビットあるいは８ビットのデータの
先頭ビットに割当てられており、“0"の時に４ビット、
“1"の時に８ビットを表わしている。そして、その残り
のビットが連続するドットの数を表わしている。すなわ
ち、４ビットの時には第２図（ａ）に示す様に先頭ビッ
トが“0"で後につづく３ビットが、そのドットが連続す
る数を表わしている。また、第２図（ｂ）に示す様に８
ビットの時には先頭ビットが“1"で後につづく７ビット
が、そのドット連続する数を表わしている。そして、８
ビット全てが１の時にはさらに後につづくデータも同一
の種類のドットであることを表わす。たとえばデータが
４ビット、８ビット、８ビット、４ビットの順に変換し
た時には、先頭を白とするので白のドットが４ビットで
構成されるドット数すなわち下位３ビットで表わされる
値分連続したドットであることを表わしている。そし
て、次の８ビット（この例ではビットであるが４ビット
である場合も存在する）が黒の連続データを、そして、
次には８ビットが白の連続データを、さらに次には４ビ
ットが黒の連続データを表わしている。本発明の実施例
においては、これらの４ビット長あるいは８ビット長の
データがそれぞれ順に白、黒、白、黒・・・・・となる
様にくりかえされているとして順次各データがそのドッ
ト数を表わしている。しかしながら、この白や黒のデー
タが128ドット以上連続することもありうるので、これ
以上のデータである場合には、８ビット全てが“1"とな
り、その次につづくデータも同一のドットであり、128
ドット分以上の値の連続を表現する。例えば圧縮データ
が1111111110001000のデータ時には127＋８（135）ドッ
トが連続した同一のドット（黒のドットや白のドット）
であることを表わしている。第３図は圧縮回路18の詳細
な回路構成図である。ラインメモリ17からは８ビット単
位でデータがデータ切換回路16を介して読出されるが、
４ビットパラレルのデータとしてプロセッサ回路１で分
離されてパラレルシリアル変換回路18−１に加わる。パ
ラレルシリアル変換回路18−１は特定のクロック（筆記
シートを読取る時のクロックとは異なる）でシリアルデ
ータに変換され変化点検出回路18−２に加わる。変化点
検出回路18−２は読取ったイメージデータが０から１
に、あるいは１から０に変化する点を検出する回路であ
る。変化点検出回路18−２はＡレジスタとＢレジスタを
有し、今までＢに格納されたデータをＡに格納するとと
もにシリアルパラレル変換回路18−１より加わるビット
数のデータをＢに格納する。

すなわち後述するカウンタ18−３に加わるクロックCKに
同期してパラレルシリアル変換回路より加わるドットの
イメージデータをＢ→Ａの順にシフトする。そしてＢの
内容とＡの内容とが同一データであるか否かを比較す
る。この比較は排他的論理和回路によってなされる。変
化していない時にはカウンタ18−３にはクリア信号が加
わらないのでカウンタ18−３はクロックCKを順次カウン
トする。そして変化した時にはラッチ回路18−４にカウ
ンタ18−３の値を格納するとともにカウンタ18−３をク
リアする信号を出力する。この動作によってラッチ回路
18−４には連続する白あるいは黒のドット数のデータが
格納される。当然ながら前述した排他的論理和の出力は
たとえばワンショットマルチバイブレータ等の動作によ
ってラッチ18−４に加わり、その後にカウンタ18をクリ
アするトリガ信号となる。ラッチ18−４の出力はビット
長データ発生回路18−５に加わっており、ビット長デー
タ発生回路18−５は加わったラッチ18−４へのカウント
データの格納を検出してそのデータより圧縮データを作
成する。カウント値が１〜７であった時には、４ビット
データとして、最上値ビットを“0"としつづく３ビット
でカウント値１〜７とする。カウント値が８〜127の時
には、最上値ビットを“1"とし、つづく７ビットでカウ
ント値８〜127とする。またその値が128以上の時には、
加わったカウント値（ラッチ回路18−４の出力）により
順次127を引くたびに８ビットが全て“1"であるデータ
を出力する。そしてその結果が127以下となった時に４
ビットあるいは８ビットのデータを出力する。プロセッ
サ回路１は前述した筆記情報の１ライン分のデータ単位
でデータ圧縮する制御処理を行なうものであるが、圧縮
回路18はラインメモリ17に格納されたデータ分圧縮変換
を行なうとともに次のラインのデータをも連続データと
して圧縮する。尚、最終ラインの最終ドットの時にはラ
インの最終であることを示す信号が圧縮回路18に加わる
様に構成されており、カウント値がビット長データ発生
回路18−５に加わって最終データも変換して、圧縮デー
タを発生する。前述した圧縮回路より発生した圧縮デー
タは内部RAM19あるいはRAMカード20に格納される。内部
RAM19あるいはRAMカード20への格納はプロセッサ回路１
に接続しているキーボード24よりのキー押下信号によっ
て選択される。尚、プリンタ27への出力の時には１度読
取った圧縮データが内部RAM19に格納された後再度読出
されて伸長回路23でドットデータに逆変換され、印字制
御回路21を介してプリンタ22で印字される。前述した伸
長回路23は圧縮回路18と全く逆の動作処理を行なう回路
であり、圧縮されたドットデータをもとのドットデータ
に変換する回路である。

第４図は伸長回路23の詳細な回路構成図である。内部RA
M19に格納された圧縮データは４ビット単位でビット長
データ解読回路23−１にプロセッサ回路１より加わる。
ビット長データ解読回路23−１は４ビットデータである
かあるいは８ビットデータであるかを判別する判別回路
とラッチ回路とを有している。そして、加わったデータ
が４ビットデータであるか、あるいは８ビットデータで
あるかを判別回路で判別し、４ビットデータであった
時、すなわち４ビットの最上位ビットが“0"であった時
には下位３ビットをラッチ回路に格納する。また８ビッ
トデータであると判別した時すなわち最上位ビットが
“1"であった時には続く４ビットをも読込み、連続する
８ビットのうち、最上位ビット（“1"）を除いて７ビッ
トを前述したラッチ回路に格納する。この時全ビットが
全て“1"であるか否かをも判別する。

この判別において全ビットが“1"であった時には、再度
次の４ビットを読取り（プロセッサ回路１より加わ
る）、前述した８ビットデータであるかあるいは４ビッ
トデータであるかを判別して同様の動作を行なう。そし
て、得られた連続するドットを表わすデータをラッチ回
路のデータに加算する。全ビットが１であるデータが連
続して加わった時には前述した動作を順次くりかえして
行なう。この動作によってドットの連続数がラッチ回路
に格納されるので、この結果をビット長データ記憶回路
23−２に格納する。この格納の後、カウンタ23−３にク
ロックCKが加わり、カウンタ23−３はこのクロックCKを
カウントする。ビット長データ記憶回路23−２の出力と
カウンタ23−３の出力とは比較回路23−４に加わってお
り、比較回路23−４はこれらの出力が一致しているか否
かを判別する。一方、２値データ発生回路23−５はドッ
トイメージデータを作成する回路であり、伸長回路23が
動作した時には最初のデータを白すなわちドットデータ
では“0"であるとしてカウンタ23−３に加わるクロック
CKに同期して、１クロックごとに“0"のドットデータを
作成する。そして、この“0"のドットデータをカウンタ
23−３の出力とびット長データ記憶回路23−２の出力と
が一致するまでくりかえし発生する。そして、一致した
時には次には前述した動作によって再度ビット長データ
記憶回路23−２にビット長データ解読回路23−１のラッ
チ回路の値が格納されるので、再度同様の動作をくりか
えす。尚、この時には白（“0"）のドットデータではな
く黒（“1"）のドットデータを出力する。

圧縮回路18における圧縮は白あるいは黒のドットがいく
つ連続するかを白、黒、白・・・・の順に行なっている
ので、伸長回路23も圧縮データより白、黒、白・・・・
の順でドットデータを再生する。この再生されたデータ
が印字制御回路21を介してプリンタで印字される。

以上の動作によって、黒板の筆記部に書かれた筆記情報
は２値のイメージデータに変換されるとともに圧縮回路
18で圧縮データに変換されRAMカード20や内部RAM19に格
納される。内部RAM19は一時的に読取って圧縮したデー
タを記憶するメモリであるが、RAMカード20はプロセッ
サ回路１に対してコネクタを介して接続されており、１
度記憶したRAMカードを再度コネクタを介して接続する
ことによってプリンタ等に出力することができるもので
ある。尚、この動作はキーボート24に設けられたたとえ
ばRAMカード20の内容をプリンタ22にプリントすること
を指示するキーの押下によってなされる。

〔発明の効果〕

以上述べた様に本発明は筆記シートに書かれた筆記情報
をイメージデータを圧縮して記憶するものであり、本発
明によれば外部メモリの容量がドット対応で記憶するメ
モリの容量より少なくて筆記情報を記憶することを可能
とした電子黒板データ圧縮装置を得ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の回路構成図、 第２図は、４ビット長、８ビット長のデータ構成図、 第３図は、圧縮回路の詳細な回路構成図、 第４図は、伸長回路の詳細な回路構成図である。 18……圧縮回路、 18−１……パラレルシリアル変換回路、 18−２……変化点検出回路、 18−３、23−３……カウンタ、 18−４……ラッチ回路、 18−５……ビット長データ発生回路、 19……内部RAM、 20……RAMカード、 23……伸長回路、 23−１……ビット長データ解読回路、 23−２……ビット長データ記憶回路、 23−４……比較回路、 23−５……２値データ発生回路．

Claims (1)

【特許請求の範囲】
1. 【請求項１】筆記面に描かれた筆記情報を電気信号に変
   換して白ドットあるいは黒ドットとしてドット単位で読
   取る電子黒板において、 前記ドット単位で読取った筆記情報データの白ドットあ
   るいは黒ドットの連続するデータを４ビットあるいは８
   ビットのデータ長に圧縮する圧縮手段を有し、前記４ビ
   ットあるいは８ビットの圧縮データの先頭ビットを４ビ
   ットデータ長であるか８ビットデータ長であるかを区別
   するビットとして設定し、前記先頭ビットが０のときは
   ４ビットデータ長を示し１のときは８ビットデータ長を
   示すようにして、残りのビットを連続する白ドットある
   いは黒ドットの連続データのドットの数を表わすように
   し、前記８ビットのデータの全てが１の時には前記連続
   データのドットが続くことを表わすようにしたことを特
   徴とする電子黒板データ圧縮装置。