JPH07192465A - 半導体メモリー装置用電圧降下回路 - Google Patents
半導体メモリー装置用電圧降下回路Info
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- JPH07192465A JPH07192465A JP6298367A JP29836794A JPH07192465A JP H07192465 A JPH07192465 A JP H07192465A JP 6298367 A JP6298367 A JP 6298367A JP 29836794 A JP29836794 A JP 29836794A JP H07192465 A JPH07192465 A JP H07192465A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 31
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
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- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【目的】 本発明の目的は、所定の電圧レベルを安定的
に維持する降圧電圧を発生してメモリーブロック及びそ
の周辺回路を過負荷から保護し、その信頼性を向上させ
ることができる半導体メモリー装置の電圧降下回路を提
供する。 【構成】 本発明は、基準電圧発生部からの基準電圧を
スタンバイモード及びアクティブモードにより異なる電
圧レベルで降圧し、降圧された電圧をメモリーブロック
及びメモリー周辺回路側に送り出す降圧電圧駆動部と、
前記降圧電圧駆動部の出力電圧が所定の電圧レベルを越
えるのを検出するためのオーバシュート検出器と、前記
オーバシュート検出器の出力により前記メモリーブロッ
ク及びメモリー周辺回路に供給される電圧信号のレベル
を調節し、前記降圧電圧駆動部の出力電圧に発生したオ
ーバシュート成分を取り除く電圧調節部とを備える半導
体メモリー装置の電圧降下回路。
に維持する降圧電圧を発生してメモリーブロック及びそ
の周辺回路を過負荷から保護し、その信頼性を向上させ
ることができる半導体メモリー装置の電圧降下回路を提
供する。 【構成】 本発明は、基準電圧発生部からの基準電圧を
スタンバイモード及びアクティブモードにより異なる電
圧レベルで降圧し、降圧された電圧をメモリーブロック
及びメモリー周辺回路側に送り出す降圧電圧駆動部と、
前記降圧電圧駆動部の出力電圧が所定の電圧レベルを越
えるのを検出するためのオーバシュート検出器と、前記
オーバシュート検出器の出力により前記メモリーブロッ
ク及びメモリー周辺回路に供給される電圧信号のレベル
を調節し、前記降圧電圧駆動部の出力電圧に発生したオ
ーバシュート成分を取り除く電圧調節部とを備える半導
体メモリー装置の電圧降下回路。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリー装置に
含まれるメモリーブロック及びメモリー周辺回路に駆動
電圧を供給する電圧降下回路に関し、特にメモリーブロ
ック及びメモリ周辺回路の過負荷と係わりなく一定の電
圧レべルを有する駆動電圧を発生する半導体メモリー装
置の電圧降下回路に関する。
含まれるメモリーブロック及びメモリー周辺回路に駆動
電圧を供給する電圧降下回路に関し、特にメモリーブロ
ック及びメモリ周辺回路の過負荷と係わりなく一定の電
圧レべルを有する駆動電圧を発生する半導体メモリー装
置の電圧降下回路に関する。
【０００２】
【従来の技術】一般的に、半導体メモリー装置は多数の
２進情報を貯蔵するためのメモリーブロック及び、前記
メモリーブロックを駆動するためのメモリー周辺回路と
を備える。また前記半導体メモリー装置は、低電力化及
びトランジスタの信頼性を向上させるため、外部の電源
装置からの外部電源電圧を一定レベルの電圧に降下さ
せ、前記降下された電圧を前記メモリー周辺回路に供給
する電圧降下回路とをさらに備える。しかし、従来の半
導体メモリー装置の電圧降下回路はメモリー周辺回路の
過負荷により、オーバーシュート(Overshoot) 電圧のよ
うな交流成分を含む不安定な電圧を発生する問題点を抱
えている。前記従来の半導体メモリー装置の電圧降下回
路の問題点を添付した図面を参照して詳細に説明する。
２進情報を貯蔵するためのメモリーブロック及び、前記
メモリーブロックを駆動するためのメモリー周辺回路と
を備える。また前記半導体メモリー装置は、低電力化及
びトランジスタの信頼性を向上させるため、外部の電源
装置からの外部電源電圧を一定レベルの電圧に降下さ
せ、前記降下された電圧を前記メモリー周辺回路に供給
する電圧降下回路とをさらに備える。しかし、従来の半
導体メモリー装置の電圧降下回路はメモリー周辺回路の
過負荷により、オーバーシュート(Overshoot) 電圧のよ
うな交流成分を含む不安定な電圧を発生する問題点を抱
えている。前記従来の半導体メモリー装置の電圧降下回
路の問題点を添付した図面を参照して詳細に説明する。
【０００３】図１を参照すると、従来の半導体メモリー
装置の電圧降下回路は基準電圧発生部（図示せず）から
ノード（Ｎ１）を経て供給される基準電圧（ＶＲ）を共
通的に入力するスタンバイドライバー（１２）及びアク
ティブドライバー（１３）により構成された降圧電圧ド
ライバー（１１）とを備える。前記スタンバイドライバ
ー（１２）は外部からノード（Ｎ２）を経て印加される
スタンバイ制御信号（ＳＣＳ）により駆動され、ノード
（Ｎ４）に接触したメモリー周辺回路（１４）に一定の
レベルの第１駆動電圧を供給する。このために、前記ス
タンバイドライバー（１２）は前記ノード（Ｎ１）上の
基準電圧（ＶＲ）及び前記ノード（Ｎ４）上の降圧電圧
を差動増幅するための差動増幅器１２Ａと、前記差動増
幅器の出力を前記ノード（Ｎ４）側に出力させるための
出力部１２Ｂとを備えて電圧追従器の機能を果たす。即
ち、前記スタンバイドライバー（１２）は前記基準電圧
（ＶＲ）が変化することにより一定の比率を有して変化
する第１駆動電圧を発生する。前記差動増幅器は５つの
ＭＯＳトランジスタ（Ｑ１〜Ｑ５）で構成され、前記ス
タンバイ制御信号により駆動する。また前記出力部１２
Ｂも２つのＭＯＳトランジスタ（Ｑ６、Ｑ７）で構成さ
れ前記スタンバイ制御信号により駆動する。
装置の電圧降下回路は基準電圧発生部（図示せず）から
ノード（Ｎ１）を経て供給される基準電圧（ＶＲ）を共
通的に入力するスタンバイドライバー（１２）及びアク
ティブドライバー（１３）により構成された降圧電圧ド
ライバー（１１）とを備える。前記スタンバイドライバ
ー（１２）は外部からノード（Ｎ２）を経て印加される
スタンバイ制御信号（ＳＣＳ）により駆動され、ノード
（Ｎ４）に接触したメモリー周辺回路（１４）に一定の
レベルの第１駆動電圧を供給する。このために、前記ス
タンバイドライバー（１２）は前記ノード（Ｎ１）上の
基準電圧（ＶＲ）及び前記ノード（Ｎ４）上の降圧電圧
を差動増幅するための差動増幅器１２Ａと、前記差動増
幅器の出力を前記ノード（Ｎ４）側に出力させるための
出力部１２Ｂとを備えて電圧追従器の機能を果たす。即
ち、前記スタンバイドライバー（１２）は前記基準電圧
（ＶＲ）が変化することにより一定の比率を有して変化
する第１駆動電圧を発生する。前記差動増幅器は５つの
ＭＯＳトランジスタ（Ｑ１〜Ｑ５）で構成され、前記ス
タンバイ制御信号により駆動する。また前記出力部１２
Ｂも２つのＭＯＳトランジスタ（Ｑ６、Ｑ７）で構成さ
れ前記スタンバイ制御信号により駆動する。
【０００４】前記アクティブドライバー（１３）は外部
からノード（Ｎ３）を経て印加されるアクティブ制御信
号（ＡＣＳ）により駆動され、前記ノード（Ｎ４）に接
触した前記メモリー周辺回路（１４）に一定のレベルの
第２駆動電圧を供給する。このため、前記アクティブド
ライバー（１３）は前記ノード（Ｎ１）上の基準電圧
（ＶＲ）及び前記ノード（Ｎ４）上の降圧電圧を差動増
幅するための差動増幅器１３Ａと、前記差動増幅器の出
力を緩衝し緩衝された差動増幅器の出力を前記ノード
（Ｎ４）側に出力させるための出力用ＭＯＳトランジス
タ（Ｑ14）とを備えて電圧追従器の機能を果たす。即
ち、前記アクティブドライバー（１３）は前記基準電圧
（ＶＲ）が変化することにより一定の比率を有して変化
する第２駆動電圧を発生し、前記第２駆動電圧のレベル
は前記第１駆動電圧より高いレベルを有する。前記差動
増幅器は６つのＭＯＳトランジスタ（Ｑ８〜Ｑ13）で構
成され前記アクティブ制御信号により駆動される。
からノード（Ｎ３）を経て印加されるアクティブ制御信
号（ＡＣＳ）により駆動され、前記ノード（Ｎ４）に接
触した前記メモリー周辺回路（１４）に一定のレベルの
第２駆動電圧を供給する。このため、前記アクティブド
ライバー（１３）は前記ノード（Ｎ１）上の基準電圧
（ＶＲ）及び前記ノード（Ｎ４）上の降圧電圧を差動増
幅するための差動増幅器１３Ａと、前記差動増幅器の出
力を緩衝し緩衝された差動増幅器の出力を前記ノード
（Ｎ４）側に出力させるための出力用ＭＯＳトランジス
タ（Ｑ14）とを備えて電圧追従器の機能を果たす。即
ち、前記アクティブドライバー（１３）は前記基準電圧
（ＶＲ）が変化することにより一定の比率を有して変化
する第２駆動電圧を発生し、前記第２駆動電圧のレベル
は前記第１駆動電圧より高いレベルを有する。前記差動
増幅器は６つのＭＯＳトランジスタ（Ｑ８〜Ｑ13）で構
成され前記アクティブ制御信号により駆動される。
【０００５】
【発明が解決しようとする課題】しかし、前記アクティ
ブドライバー（１３）は、アクティブモードの時にメモ
リー周辺回路（１４）が過負荷状態になる場合、オーバ
シュートの現象のような交流雑音を含む駆動電圧を前記
ノード（Ｎ４）に発生させる。これを詳細に説明する
と、前記メモリー周辺回路（１４）の電流が急激に増加
する場合、ＶOL（殆ど接地電位）まで急激に降下する前
記ノード（Ｎ４）上の駆動電圧（Vint）により前記ＭＯ
Ｓトランジスタ（Ｑ14）が強くターンオンされ、第１供
給電源（Ｖcc）から自らのソース及びドレインを経て前
記ノード（Ｎ４）に供給される電流量を増加させ、前記
ノード（Ｎ４）上の降下される駆動電圧（Vint）を補償
する。しかし、前記ＭＯＳトランジスタ（Ｑ14）は前記
ノード（Ｎ４）上の駆動電圧（Vint）が前記基準電圧
（ＶＲ）のレベルまで補償されても、前記ノード（Ｎ
４）に供給される電流の量を大きく維持して前記駆動電
圧（Vint）にオーバシュートが発生する。
ブドライバー（１３）は、アクティブモードの時にメモ
リー周辺回路（１４）が過負荷状態になる場合、オーバ
シュートの現象のような交流雑音を含む駆動電圧を前記
ノード（Ｎ４）に発生させる。これを詳細に説明する
と、前記メモリー周辺回路（１４）の電流が急激に増加
する場合、ＶOL（殆ど接地電位）まで急激に降下する前
記ノード（Ｎ４）上の駆動電圧（Vint）により前記ＭＯ
Ｓトランジスタ（Ｑ14）が強くターンオンされ、第１供
給電源（Ｖcc）から自らのソース及びドレインを経て前
記ノード（Ｎ４）に供給される電流量を増加させ、前記
ノード（Ｎ４）上の降下される駆動電圧（Vint）を補償
する。しかし、前記ＭＯＳトランジスタ（Ｑ14）は前記
ノード（Ｎ４）上の駆動電圧（Vint）が前記基準電圧
（ＶＲ）のレベルまで補償されても、前記ノード（Ｎ
４）に供給される電流の量を大きく維持して前記駆動電
圧（Vint）にオーバシュートが発生する。
【０００６】したがって、本発明の目的はメモリーブロ
ック及びメモリー周辺回路の過負荷と係わりなく、所定
の電圧レベルを安定に維持する降圧電圧を発生すること
ができる半導体メモリー装置の電圧降下回路を提供する
ことにある。
ック及びメモリー周辺回路の過負荷と係わりなく、所定
の電圧レベルを安定に維持する降圧電圧を発生すること
ができる半導体メモリー装置の電圧降下回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、基準電圧発生手段からの基準電圧をスタ
ンバイモード及びアクティブモードにより異なる電圧レ
ベルに降圧し、降圧された電圧をメモリーブロック及び
メモリー周辺回路側に送り出す降圧電圧駆動手段と、前
記降圧電圧駆動手段の出力電圧が所定の電圧レベルを超
えるか否かを検出するためのオーバシュート検出手段
と、前記オーバシュート検出手段の出力により前記メモ
リーブロック及びメモリー周辺回路に供給される電圧信
号のレベルを調節し、前記降圧電圧駆動手段の出力電圧
に発生したオーバシュート成分を取り除く電圧調節手段
とを備える半導体メモリ装置用電圧降下回路にある。
め、本発明は、基準電圧発生手段からの基準電圧をスタ
ンバイモード及びアクティブモードにより異なる電圧レ
ベルに降圧し、降圧された電圧をメモリーブロック及び
メモリー周辺回路側に送り出す降圧電圧駆動手段と、前
記降圧電圧駆動手段の出力電圧が所定の電圧レベルを超
えるか否かを検出するためのオーバシュート検出手段
と、前記オーバシュート検出手段の出力により前記メモ
リーブロック及びメモリー周辺回路に供給される電圧信
号のレベルを調節し、前記降圧電圧駆動手段の出力電圧
に発生したオーバシュート成分を取り除く電圧調節手段
とを備える半導体メモリ装置用電圧降下回路にある。
【０００８】
【作用】前記構成により、本発明の半導体メモリー装置
の電圧降下回路はメモリーブロック及びメモリー周辺回
路の過負荷の際、メモリーブロック及びメモリー周辺回
路に供給される降圧電圧を一時的にミュートすることに
より、前記降圧電圧でのオーバシュート成分の発生を防
止することができる。前記オーバシュート成分の発生を
防止することにより、本発明の半導体メモリー装置の電
圧降下回路はメモリーブロック及びメモリー周辺回路を
過負荷から保護することができ、さらに半導体メモリー
装置の信頼性を向上させることができる。
の電圧降下回路はメモリーブロック及びメモリー周辺回
路の過負荷の際、メモリーブロック及びメモリー周辺回
路に供給される降圧電圧を一時的にミュートすることに
より、前記降圧電圧でのオーバシュート成分の発生を防
止することができる。前記オーバシュート成分の発生を
防止することにより、本発明の半導体メモリー装置の電
圧降下回路はメモリーブロック及びメモリー周辺回路を
過負荷から保護することができ、さらに半導体メモリー
装置の信頼性を向上させることができる。
【０００９】
【実施例】以下図面について本発明の実施の態様を詳細
に説明する。図２において、基準電圧発生部（図示せ
ず）から基準電圧（ＶＲ）を共通的に入力する降圧電圧
ドライバー（１１）及び、電圧補償部（１５）とを備え
る本発明の実施例による半導体メモリー装置の電圧降下
回路が示されている。前記降圧電圧ドライバー（１１）
は２つのノード（Ｎ２，Ｎ３）を経て印加されるスンタ
バイ制御信号(SCS) 及びアクティブ制御信号(ACS) によ
り２つのスタンバイモードとアクティブモードに駆動さ
れる。前記スタンバイ制御信号(SCS) が印加される場
合、前記基準電圧（ＶＲ）を第１所定のレベルに降圧
し、前記降圧電圧(Vint)をメモリー周辺回路（１４）に
供給する。逆に、前記アクティブ制御信号(ACS) が印加
される場合に、前記降圧電圧ドライバー（１１）は、前
記基準電圧を第２所定レベルに降圧し、降圧された電圧
(Vint)をノード（Ｎ４）を経て前記メモリー周辺回路
（１４）に供給する。さらに、前記第１所定レベルは前
記第２所定レベルより低く、また、前記メモリー周辺回
路（１４）は第１図で説明したように半導体メモリー装
置に含まれたメモリーブロック及びメモリー周辺回路を
含む。
に説明する。図２において、基準電圧発生部（図示せ
ず）から基準電圧（ＶＲ）を共通的に入力する降圧電圧
ドライバー（１１）及び、電圧補償部（１５）とを備え
る本発明の実施例による半導体メモリー装置の電圧降下
回路が示されている。前記降圧電圧ドライバー（１１）
は２つのノード（Ｎ２，Ｎ３）を経て印加されるスンタ
バイ制御信号(SCS) 及びアクティブ制御信号(ACS) によ
り２つのスタンバイモードとアクティブモードに駆動さ
れる。前記スタンバイ制御信号(SCS) が印加される場
合、前記基準電圧（ＶＲ）を第１所定のレベルに降圧
し、前記降圧電圧(Vint)をメモリー周辺回路（１４）に
供給する。逆に、前記アクティブ制御信号(ACS) が印加
される場合に、前記降圧電圧ドライバー（１１）は、前
記基準電圧を第２所定レベルに降圧し、降圧された電圧
(Vint)をノード（Ｎ４）を経て前記メモリー周辺回路
（１４）に供給する。さらに、前記第１所定レベルは前
記第２所定レベルより低く、また、前記メモリー周辺回
路（１４）は第１図で説明したように半導体メモリー装
置に含まれたメモリーブロック及びメモリー周辺回路を
含む。
【００１０】前記電圧補償部（１５）は、前記ノード
（Ｎ３）から前記アクティブ制御信号(ACS) を入力する
オーバシュート検出器（１６）と、前記オーバシュート
検出器（１６）の出力信号により所定幅のパルスを発生
するセルフディレイパルス発生器（１７）と、前記セル
フディレイパルス発生器（１７）からのパルス信号によ
り駆動されるカレントシンク（Current Sink）とにより
構成される。前記オーバシュート検出器（１６）は前記
アクティブ制御信号(ACS) が印加される間駆動され、前
記ノード（Ｎ１）からの基準電圧（ＶＲ）と前記ノード
（Ｎ４）からの前記降圧電圧（Vint）を差動増幅してオ
ーバシュート検出パルス信号を発生する。前記オーバシ
ュートパルス信号(Vintdet）は前記降圧電圧(Vint)が前
記基準電圧（ＶＲ）より大きい電圧レベルを維持する期
間に該当するパルス幅を有する。また、前記セルフディ
レイパルス発生器（１７）は前記オーバシュートパルス
信号(Vintdet）の下降エッジから一定の幅を有するパル
ス信号を発生する。さらに、前記カレントシンク（１
８）は前記セルフディレイパルス発生器（１７）から印
加されるパルス信号の期間の間に駆動され、前記ノード
（Ｎ４）上の前記降圧電圧（Vint）の一部をミュートさ
せる。前記カレントシンク（１８）のミュート動作によ
り、前記ノード（Ｎ４）上の前記降圧電圧（Vint）に発
生したオーバシュート成分は取り除かれる。
（Ｎ３）から前記アクティブ制御信号(ACS) を入力する
オーバシュート検出器（１６）と、前記オーバシュート
検出器（１６）の出力信号により所定幅のパルスを発生
するセルフディレイパルス発生器（１７）と、前記セル
フディレイパルス発生器（１７）からのパルス信号によ
り駆動されるカレントシンク（Current Sink）とにより
構成される。前記オーバシュート検出器（１６）は前記
アクティブ制御信号(ACS) が印加される間駆動され、前
記ノード（Ｎ１）からの基準電圧（ＶＲ）と前記ノード
（Ｎ４）からの前記降圧電圧（Vint）を差動増幅してオ
ーバシュート検出パルス信号を発生する。前記オーバシ
ュートパルス信号(Vintdet）は前記降圧電圧(Vint)が前
記基準電圧（ＶＲ）より大きい電圧レベルを維持する期
間に該当するパルス幅を有する。また、前記セルフディ
レイパルス発生器（１７）は前記オーバシュートパルス
信号(Vintdet）の下降エッジから一定の幅を有するパル
ス信号を発生する。さらに、前記カレントシンク（１
８）は前記セルフディレイパルス発生器（１７）から印
加されるパルス信号の期間の間に駆動され、前記ノード
（Ｎ４）上の前記降圧電圧（Vint）の一部をミュートさ
せる。前記カレントシンク（１８）のミュート動作によ
り、前記ノード（Ｎ４）上の前記降圧電圧（Vint）に発
生したオーバシュート成分は取り除かれる。
【００１１】図３は、図２に示したオーバシュート検出
器（１６）の詳細を示す回路図である。図３において、
前記オーバシュート検出器（１６）は基本的な動作構成
を見れば、動作モードで前記ノード（Ｎ１）上の基準電
圧（ＶＲ）と前記ノード（Ｎ４）上の降圧電圧（Vint）
を比較するための直列接続した二重比較器とを備える。
器（１６）の詳細を示す回路図である。図３において、
前記オーバシュート検出器（１６）は基本的な動作構成
を見れば、動作モードで前記ノード（Ｎ１）上の基準電
圧（ＶＲ）と前記ノード（Ｎ４）上の降圧電圧（Vint）
を比較するための直列接続した二重比較器とを備える。
【００１２】前記アクティブ制御信号(ACS) がロー論理
を有するスタンバイモードの場合、８個のＭＯＳトラン
ジスタ（Ｑ15乃至Ｑ22）よりなる一番目のロードラッチ
型（load latched）差動増幅器（１６Ａ）はオフされ、
ノード（Ｎ12）及びノード（Ｎ13）にロー論理の論理信
号を発生する。また６個のＭＯＳトランジスタ（Ｑ23乃
至Ｑ28）で形成された二番目の差動増幅器（１６Ｂ）も
オフされフリ−チャ−ジ状態であるハイ論理の論理信号
(Vintdet）を発生する。
を有するスタンバイモードの場合、８個のＭＯＳトラン
ジスタ（Ｑ15乃至Ｑ22）よりなる一番目のロードラッチ
型（load latched）差動増幅器（１６Ａ）はオフされ、
ノード（Ｎ12）及びノード（Ｎ13）にロー論理の論理信
号を発生する。また６個のＭＯＳトランジスタ（Ｑ23乃
至Ｑ28）で形成された二番目の差動増幅器（１６Ｂ）も
オフされフリ−チャ−ジ状態であるハイ論理の論理信号
(Vintdet）を発生する。
【００１３】逆に、前記アクティブ制御信号(ACS) がハ
イ論理を有するアクティブモードの場合、前記２つの差
動増幅器（１６Ａ）（１６Ｂ）が駆動される。これを詳
細に説明すると、８つのＭＯＳトランジスタ（Ｑ15乃至
Ｑ22）よりなる一番目の差動増幅器（１６Ａ）は前記基
準電圧（ＶＲ）と前記降圧電圧（Vint）の電圧レベルを
比較し、そして６個のＭＯＳトランジスタ（Ｑ23乃至Ｑ
28）よりなる２番目の差動増幅器（１６Ｂ）は、前記１
番目の差動増幅器（１６Ａ）の出力を増幅してオーバシ
ュートパルス信号(Vintdet) を発生する。
イ論理を有するアクティブモードの場合、前記２つの差
動増幅器（１６Ａ）（１６Ｂ）が駆動される。これを詳
細に説明すると、８つのＭＯＳトランジスタ（Ｑ15乃至
Ｑ22）よりなる一番目の差動増幅器（１６Ａ）は前記基
準電圧（ＶＲ）と前記降圧電圧（Vint）の電圧レベルを
比較し、そして６個のＭＯＳトランジスタ（Ｑ23乃至Ｑ
28）よりなる２番目の差動増幅器（１６Ｂ）は、前記１
番目の差動増幅器（１６Ａ）の出力を増幅してオーバシ
ュートパルス信号(Vintdet) を発生する。
【００１４】例えば、VR＜Vintの場合に、 MOSトランジ
スタ（Ｑ16）よりＭＯＳトランジスタ（Ｑ17）を通過す
る電流量が大きくなることにより、ＭＯＳトランジスタ
（Ｑ18）はＭＯＳトランジスタ（Ｑ19）より多い電流を
通過させ、ノード（Ｎ13）にハイ論理の論理信号を発生
し、前記ノード（Ｎ12）にはロー論理の論理信号を発生
させる。
スタ（Ｑ16）よりＭＯＳトランジスタ（Ｑ17）を通過す
る電流量が大きくなることにより、ＭＯＳトランジスタ
（Ｑ18）はＭＯＳトランジスタ（Ｑ19）より多い電流を
通過させ、ノード（Ｎ13）にハイ論理の論理信号を発生
し、前記ノード（Ｎ12）にはロー論理の論理信号を発生
させる。
【００１５】前記ノード（１３）上のハイ論理の論理信
号を入力される前記ＭＯＳトランジスタ（Ｑ26）は、前
記ＭＯＳトランジスタ（Ｑ25）より多い電流を通過さ
せ、前記ノード（Ｎ9 ）の論理信号をロー論理状態に遷
移させる。逆に、VR＞Vintの場合、前記ＭＯＳトランジ
スタ（Ｑ16）は前記ＭＯＳトランジスタ（Ｑ17）より多
い量の電流を通過させ前記ノード（Ｎ12）にハイ論理の
論理信号を発生し、前記ノード（Ｎ13）にはロー論理の
論理信号を発生させる。また、前記ノード（１２）から
ハイ論理を入力される前記ＭＯＳトランジスタ（Ｑ25）
は前記ＭＯＳトランジスタ（Ｑ26）より多い量の電流を
通過させ、前記ノード（Ｎ９）上の論理信号（Vint）を
ハイ論理状態に遷移させる。
号を入力される前記ＭＯＳトランジスタ（Ｑ26）は、前
記ＭＯＳトランジスタ（Ｑ25）より多い電流を通過さ
せ、前記ノード（Ｎ9 ）の論理信号をロー論理状態に遷
移させる。逆に、VR＞Vintの場合、前記ＭＯＳトランジ
スタ（Ｑ16）は前記ＭＯＳトランジスタ（Ｑ17）より多
い量の電流を通過させ前記ノード（Ｎ12）にハイ論理の
論理信号を発生し、前記ノード（Ｎ13）にはロー論理の
論理信号を発生させる。また、前記ノード（１２）から
ハイ論理を入力される前記ＭＯＳトランジスタ（Ｑ25）
は前記ＭＯＳトランジスタ（Ｑ26）より多い量の電流を
通過させ、前記ノード（Ｎ９）上の論理信号（Vint）を
ハイ論理状態に遷移させる。
【００１６】図４は、図２に示されたセルフディレイパ
ルス発生器の詳細に示す図面である。図４において、前
記セルフディレイパルス発生器（１７）は図２及び図３
に示したオーバシュート検出器（１６）からノード（Ｎ
９）を経て入力される、図５Ａのような前記オーバシュ
ートパルス信号（Vintdet ）の下降エッジから一定の幅
を有するハイ論理のパルス信号を発生する。
ルス発生器の詳細に示す図面である。図４において、前
記セルフディレイパルス発生器（１７）は図２及び図３
に示したオーバシュート検出器（１６）からノード（Ｎ
９）を経て入力される、図５Ａのような前記オーバシュ
ートパルス信号（Vintdet ）の下降エッジから一定の幅
を有するハイ論理のパルス信号を発生する。
【００１７】このために、前記セルフディレイパルス発
生器は前記ノード（Ｎ９）から前記オーバシュートパル
ス信号（Vintdet ）を反転させるためのインバータ（Ｇ
２）と、前記インバータ（Ｇ２）により反転したオーバ
シュートパルス信号を共通的に入力する遅延ライン（１
９）及びNANDゲート（Ｇ６）とを備える。
生器は前記ノード（Ｎ９）から前記オーバシュートパル
ス信号（Vintdet ）を反転させるためのインバータ（Ｇ
２）と、前記インバータ（Ｇ２）により反転したオーバ
シュートパルス信号を共通的に入力する遅延ライン（１
９）及びNANDゲート（Ｇ６）とを備える。
【００１８】前記遅延ライン（１９）は、前記インバー
タ（Ｇ２）及び前記NANDゲート（Ｇ６）の間に直列接続
した３個のインバータ（Ｇ３乃至Ｇ５）と、前記インバ
ータ（Ｇ３）の出力端子及び第２供給電圧源（Ｖss）の
間に接続されたキャパシター（Ｃ１）により構成され
る。前記遅延ライン（１９）は、前記反転されたオーバ
シュートパルス信号を一定の時間だけ遅延させ、また、
遅延した信号を再び反転させる。また前記遅延ライン
（１９）は前記遅延反転した信号を前記NANDゲート（Ｇ
６）に供給する。前記遅延ライン（１９）の遅延時間は
前記３個のインバータ（Ｇ３乃至Ｇ５）各々の電波遅延
時間の和に相当する。
タ（Ｇ２）及び前記NANDゲート（Ｇ６）の間に直列接続
した３個のインバータ（Ｇ３乃至Ｇ５）と、前記インバ
ータ（Ｇ３）の出力端子及び第２供給電圧源（Ｖss）の
間に接続されたキャパシター（Ｃ１）により構成され
る。前記遅延ライン（１９）は、前記反転されたオーバ
シュートパルス信号を一定の時間だけ遅延させ、また、
遅延した信号を再び反転させる。また前記遅延ライン
（１９）は前記遅延反転した信号を前記NANDゲート（Ｇ
６）に供給する。前記遅延ライン（１９）の遅延時間は
前記３個のインバータ（Ｇ３乃至Ｇ５）各々の電波遅延
時間の和に相当する。
【００１９】さらに、前記NANDゲート（Ｇ６）は前記イ
ンバータ（Ｇ２）の出力信号及び前記遅延ライン（１
９）の出力信号をNAND演算し、前記遅延ライン（１９）
の遅延時間に該当する幅を有するロー論理のパルス信号
を発生する。前記NANDゲート（Ｇ６）はNAND演算された
信号をインバータ（Ｇ７）に供給する。そうすると、前
記インバータ（Ｇ７）は前記NANDゲート（Ｇ６）の出力
信号を反転させ図５Ｂのようなパルス信号（det)を発生
させる。前記パルス信号(det）はノード（Ｎ10）を経て
図２に示したカレントシンク（１８）に供給される。ま
た、前記パルス信号(det) は図２のノード（Ｎ４）上の
降圧電圧（Vint）が、ノード（Ｎ１）上の基準電圧（Ｖ
Ｒ）より大きくなり始めた瞬間から前記遅延ライン（１
９）の遅延時間の間、ハイ論理を維持する。図６は、図
２に示したカレントシンク（１８）の一実施例の回路を
具体的に示す。図６において、前記カレントシンク（１
８）はノード（Ｎ10）を経て図２及び図４に示されたセ
ルフディレイパルス発生器（１７）からのパルス信号(d
et)を自らのゲート側に入力するＭＯＳトランジスタ
（Ｑ29）により形成される。前記ＭＯＳトランジスタ
（Ｑ29）はパルス信号(det）のハイ論理の期間の間、タ
ーンオンされノード（Ｎ４）を経て図２に示した降圧電
圧ドライバー（１１）からの降圧電圧（Vint）を第２電
圧供給源（Ｖss) 側にミュートさせ、前記降圧電圧（Vi
nt）に発生したオーバシュート成分を取り除く。
ンバータ（Ｇ２）の出力信号及び前記遅延ライン（１
９）の出力信号をNAND演算し、前記遅延ライン（１９）
の遅延時間に該当する幅を有するロー論理のパルス信号
を発生する。前記NANDゲート（Ｇ６）はNAND演算された
信号をインバータ（Ｇ７）に供給する。そうすると、前
記インバータ（Ｇ７）は前記NANDゲート（Ｇ６）の出力
信号を反転させ図５Ｂのようなパルス信号（det)を発生
させる。前記パルス信号(det）はノード（Ｎ10）を経て
図２に示したカレントシンク（１８）に供給される。ま
た、前記パルス信号(det) は図２のノード（Ｎ４）上の
降圧電圧（Vint）が、ノード（Ｎ１）上の基準電圧（Ｖ
Ｒ）より大きくなり始めた瞬間から前記遅延ライン（１
９）の遅延時間の間、ハイ論理を維持する。図６は、図
２に示したカレントシンク（１８）の一実施例の回路を
具体的に示す。図６において、前記カレントシンク（１
８）はノード（Ｎ10）を経て図２及び図４に示されたセ
ルフディレイパルス発生器（１７）からのパルス信号(d
et)を自らのゲート側に入力するＭＯＳトランジスタ
（Ｑ29）により形成される。前記ＭＯＳトランジスタ
（Ｑ29）はパルス信号(det）のハイ論理の期間の間、タ
ーンオンされノード（Ｎ４）を経て図２に示した降圧電
圧ドライバー（１１）からの降圧電圧（Vint）を第２電
圧供給源（Ｖss) 側にミュートさせ、前記降圧電圧（Vi
nt）に発生したオーバシュート成分を取り除く。
【００２０】図７は、図２に示したカレントシンク（１
８）の他の実施の一例回路を具体的に示す回路図であ
る。図７において、前記カレントシンク（１８）はノー
ド（Ｎ10）を経て図２及び図４に示されたセルフディレ
イパルス発生器（１７）からのパルス信号(det) を入力
されるインバータ（Ｇ８）と、前記ノード（Ｎ10）から
の前記パルス信号(det) を自らのゲート側に入力するＭ
ＯＳトランジスタ（Ｑ31）とを備える。前記ＭＯＳトラ
ンジスタ（Ｑ31）はパルス信号(det) のハイ論理の期間
の間、ターンオンされノード（Ｎ４）を経て図２に示し
た降圧電圧ドライバー（１１）からの降圧電圧（Vint）
を第２電圧供給源（Ｖss) 側にミュートさせる。
８）の他の実施の一例回路を具体的に示す回路図であ
る。図７において、前記カレントシンク（１８）はノー
ド（Ｎ10）を経て図２及び図４に示されたセルフディレ
イパルス発生器（１７）からのパルス信号(det) を入力
されるインバータ（Ｇ８）と、前記ノード（Ｎ10）から
の前記パルス信号(det) を自らのゲート側に入力するＭ
ＯＳトランジスタ（Ｑ31）とを備える。前記ＭＯＳトラ
ンジスタ（Ｑ31）はパルス信号(det) のハイ論理の期間
の間、ターンオンされノード（Ｎ４）を経て図２に示し
た降圧電圧ドライバー（１１）からの降圧電圧（Vint）
を第２電圧供給源（Ｖss) 側にミュートさせる。
【００２１】また、前記インバータ（Ｇ８）は前記ノー
ド（Ｎ10）からの前記パルス信号(det) を反転させ、反
転したパルス信号をＭＯＳトランジスタ（Ｑ30）のゲー
トに供給する。そうすると、前記ＭＯＳトランジスタ
（Ｑ30）は前記インバータ（Ｇ８）からの前記反転した
パルス信号のロー論理の期間の間、ターンオンされ前記
ノード（Ｎ４）からの降圧電圧（Vint）を前記第２電圧
供給源（Ｖss）側にミュートさせる。
ド（Ｎ10）からの前記パルス信号(det) を反転させ、反
転したパルス信号をＭＯＳトランジスタ（Ｑ30）のゲー
トに供給する。そうすると、前記ＭＯＳトランジスタ
（Ｑ30）は前記インバータ（Ｇ８）からの前記反転した
パルス信号のロー論理の期間の間、ターンオンされ前記
ノード（Ｎ４）からの降圧電圧（Vint）を前記第２電圧
供給源（Ｖss）側にミュートさせる。
【００２２】結果的に、両ＭＯＳトランジスタ（Ｑ30,
Ｑ31）は、前記ノード（Ｎ10）上のパルス信号がハイ論
理状態を維持する間、前記ノード（N4）上の降圧電圧
（Vint）をミュートさせることにより、前記降圧電圧
（Vint）に発生したオーバシュート成分を取り除く。ま
た、前記両ＭＯＳトランジスタ（Ｑ30, Ｑ31）はミュー
ト動作の際、電流の消耗量を最少化する。
Ｑ31）は、前記ノード（Ｎ10）上のパルス信号がハイ論
理状態を維持する間、前記ノード（N4）上の降圧電圧
（Vint）をミュートさせることにより、前記降圧電圧
（Vint）に発生したオーバシュート成分を取り除く。ま
た、前記両ＭＯＳトランジスタ（Ｑ30, Ｑ31）はミュー
ト動作の際、電流の消耗量を最少化する。
【００２３】
【発明の効果】上述したように、本発明の半導体メモリ
ー装置の電圧降下回路はメモリーブロック及びメモリー
周辺回路の過負荷の時、メモリーブロック及びメモリー
周辺回路に供給される降圧電圧を一時的にミュートする
ことにより、前記降圧電圧でのオーバシュート成分の発
生を防止することができる。前記オーバシュート成分の
発生を防止することにより、本発明の半導体メモリー装
置の電圧降下回路はメモリーブロック及びメモリー周辺
回路を過負荷から保護することができ、さらに、半導体
メモリー装置の信頼性を向上させることができる工業上
大なる効果がある。
ー装置の電圧降下回路はメモリーブロック及びメモリー
周辺回路の過負荷の時、メモリーブロック及びメモリー
周辺回路に供給される降圧電圧を一時的にミュートする
ことにより、前記降圧電圧でのオーバシュート成分の発
生を防止することができる。前記オーバシュート成分の
発生を防止することにより、本発明の半導体メモリー装
置の電圧降下回路はメモリーブロック及びメモリー周辺
回路を過負荷から保護することができ、さらに、半導体
メモリー装置の信頼性を向上させることができる工業上
大なる効果がある。
【図１】図１は、従来の半導体メモリー装置の電圧降下
回路の回路図である。
回路の回路図である。
【図２】図２は、本発明の実施例による半導体メモリー
装置の電圧降下回路のブロック図である。
装置の電圧降下回路のブロック図である。
【図３】図３は、図２に示したオーバシュート検出器の
実施の一例を示す具体的回路図である。
実施の一例を示す具体的回路図である。
【図４】図４は、図２に示したセルフディレイパルス発
生器の実施の一例の具体的回路図である。
生器の実施の一例の具体的回路図である。
【図５】図５Ａ及び図５Ｂは、図４に示した回路の入力
及び出力信号の波形図である。
及び出力信号の波形図である。
【図６】図６は、図２に示したカレントシンクの一実施
例の具体的回路図である。
例の具体的回路図である。
【図７】図７は、図２に示したカレントシンクの他の実
施例の具体的回路図である。
施例の具体的回路図である。
１１ 降圧電圧ドライバー １２ スタンバイドライバー １３ アクティブドライバー １４ メモリー周辺回路 １５ 電圧補償部、 １６ オーバシュート検出器 １７ セルフディレイパルス発生器 １８ カレントシンク Ｑ１乃至Ｑ31 ＭＯＳトランジスタ Ｇ１〜Ｇ５ インバータ Ｇ６ ＮＡＮＤゲート Ｇ７及びＧ８ インバータ Ｃ１ キャパシター Ｎ１，Ｎ２…Ｎ１０ ノード
Claims (2)
- 【請求項１】 メモリーブロックと、前記メモリーブロ
ックを制御するためのメモリー周辺回路と、前記メモリ
ーブロック及び前記メモリー周辺回路を駆動するため、
外部からの電源電圧を分圧するための基準電位発生手段
とを備えた半導体メモリー装置において、 前記基準電圧発生手段からの基準電圧をスタンバイモー
ド及びアクティブモードにより異なる電圧レベルで降圧
し、降圧した電圧を前記メモリーブロック及びメモリー
周辺回路側に送り出す降圧電圧駆動手段と、 前記降圧電圧駆動手段の出力電圧が、所定の電圧レベル
を超過するか否かを検出するためのオーバーシュート検
出手段と、 前記オーバーシュート検出手段の出力により、前記メモ
リーブロック及びメモリー周辺回路に供給される電圧信
号のレベルを調節し、前記降圧電圧駆動手段の出力電圧
に発生したオーバーシュート成分を取り除く電圧調節手
段とを備えたことを特徴とする半導体メモリー装置の電
圧降下回路。 - 【請求項２】 前記電圧調節手段が、前記降圧電圧駆動
手段の出力電圧に前記オーバーシュートが発生した場合
に所定の幅を有するパルス信号を発生するセルフディレ
イパルス発生器と、前記セルフディレイパルス発生器か
らの前記パルス信号の期間中、前記メモリーブロック及
びメモリー周辺回路に供給される電圧信号のレベルを降
下させるカレントシンクとを備えることを特徴とする請
求項１記載の半導体メモリー装置の電圧降下回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026086A KR0131746B1 (ko) | 1993-12-01 | 1993-12-01 | 내부 강압전원 회로 |
| KR93-26086 | 1993-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192465A true JPH07192465A (ja) | 1995-07-28 |
| JP2919761B2 JP2919761B2 (ja) | 1999-07-19 |
Family
ID=19369592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298367A Expired - Fee Related JP2919761B2 (ja) | 1993-12-01 | 1994-12-01 | 半導体メモリー装置用電圧降下回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5493234A (ja) |
| JP (1) | JP2919761B2 (ja) |
| KR (1) | KR0131746B1 (ja) |
| DE (1) | DE4442848C2 (ja) |
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