JPH07193167A - 高縦横比ビア形成方法 - Google Patents

高縦横比ビア形成方法

Info

Publication number
JPH07193167A
JPH07193167A JP6223755A JP22375594A JPH07193167A JP H07193167 A JPH07193167 A JP H07193167A JP 6223755 A JP6223755 A JP 6223755A JP 22375594 A JP22375594 A JP 22375594A JP H07193167 A JPH07193167 A JP H07193167A
Authority
JP
Japan
Prior art keywords
vias
layer
etching
layers
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6223755A
Other languages
English (en)
Inventor
Buinsento Wan Uennchiyou
ヴィンセント ワン ウェン−チョウ
Taiifua Chiyou Uiriamu
タイ−フア チョウ ウィリアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPH07193167A publication Critical patent/JPH07193167A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【目的】 多チップモジュール内の複数の重合誘電体層
を貫通する高縦横比のビアを形成する方法及びそのよう
な高縦横比のビアを設けた多チップモジュール構造を提
供する。 【構成】 好ましくは電子サイクロトロン共鳴（ＥＣ
Ｒ）エッチングがビアの形成に用いられ、それらの少な
くとも幾つかは３：１より大きな縦横比と、２０ミクロ
ンより大きな高さを有する。本発明によれば多チップモ
ジュール内の異なるパターン化された導電層に延在する
ビアは１段階で形成されうる。本発明による方法は多チ
ップモジュール内のコンデンサー板層へのビアを形成す
るのに特に有用である。何故ならばそれはビアがコンデ
ンサー板間の非常に薄い誘電体層を貫通して単独で形成
される場合にマスク層内の欠陥による短絡の危険を実質
的に除去するからである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は概括的には半導体装置の
パッキングに関し、特に半導体装置パッケージ内の高縦
横比のビア（ｖｉａ）を形成する方法に関する。
【０００２】
【従来の技術】半導体集積回路チップ（ＩＣチップ）の
装置密度は、それらが最初に導入されてから年毎に劇的
に増加し、数百万のディスクリート部品が今や単一のＩ
Ｃチップ上にごく普通に含まれる。加えて、その様なチ
ップが動作するクロック速度は劇的に増加し、マイクロ
波周波数のデジタル信号は今や高性能のシステムに用い
られる。用いられる装置のより高速化と共に複雑さが増
すことはチップのパッケージングの従来の方法に刺激を
与えた。
【０００３】種々の多チップモジュール構造が現代の高
性能ＩＣチップに対する改善されたパッケージングを提
供するという必要性に向けて開発されている。多チップ
モジュールを用いる一つの重要な理由は信号伝搬遅延を
最小化し、それによりシステムの性能を向上させること
である。多チップモジュール構造はチップの２又は３次
元配列を形成する１以上の基板上に複数のＩＣチップを
設ける。多チップモジュールの基板はモジュール上のチ
ップの相互接続のための信号路と同様に基板上に設けら
れた個々のチップへの電力及び接地を提供し、これらの
チップをモジュールの外にある他の装置と相互接続する
手段を含む。例として、チップへの給電は１ボルトレベ
ル以上の供給が必要とされる。結局基板はまたチップへ
の電力の高スイッチング速度に伴う直流ノイズを減少さ
せるバイパスコンデンサーを含む。基板上に設けられた
各チップに上記全てを供給する複雑さのために、その様
な基板は、種々のパターン化された導電層が所望の電圧
及び接地接続に対して用いられ、他の導電層は信号線と
して用いられる多層構造としてしばしば製作される。上
記のように、パターン化された導電性材料の少なくとも
２つの層がバイパスコンデンサーを形成するために専有
される。導電層間の短絡を防ぐため、パターン化された
導電層間に絶縁層がはさみ込まれる。
【０００４】初めは、多層多チップモジュール基板を形
成する主要な技術はセラミックによるもの（時々「同時
焼成」（ｃｏ−ｆｉｒｅｄ）セラミックと称される）で
あった。より最近では、銅及びポリイミドを用いること
に主に基づいた薄膜構造はポリイミドがほとんどのセラ
ミックよりもより好ましい誘電率を有する事実と同様に
実現されうるより小さい線幅及び層の厚さにより重要に
なってきた。加えて、銅／ポリイミド構造はシリコンウ
エーハ上で容易に成長され、半導体ウエーハの処理に関
して用いられる多くの器具及びある技術が薄膜多チップ
モジュール基板の製作に用いられうる。２つの技術がセ
ラミック部分と銅／ポリイミド部分の両方からなる多層
構造内で結合された他の多チップモジュールが開発され
てきた。
【０００５】多層多チップモジュールは種々の信号線、
電力線、接地線及びコンデンサーを構造の表面に接続す
る手段を必要とし、それによりそれらはモジュール上に
設けられたＩＣチップに結合されうる。種々の層とモジ
ュール表面との間のその様な接続は種々の層から表面に
走る「ビア」を用いて一般に作られる。ＩＣチップ又は
外部装置に直接接続する構造の表面に延在せずに層を相
互接続するため他のビアが構造内で用いられる。典型的
な従来技術では、層を表面に結合することは一連のビア
を形成することによりなされ、その各々は２つの層間の
距離を延長するのみであるが、ＩＣチップ又は外部装置
に接続する多チップモジュールの上面上に１以上の導電
層とパッドとの間の回路通路を設けるために電気的に接
続される。
【０００６】ビアは典型的には層のある材料を除去する
ことにより１以上の層を貫通して形成された開口からな
り、それは次に導電性材料で満たされる。斯くしてビア
は層の各側で上端及び下端を有し、それはそれを貫通し
て延在し、これらの端部間の電気伝導を可能にする。ビ
アという言葉は従来技術で１以上の層を貫通して形成さ
れた開口を言う場合のみに時々用いられたが、該開口は
後で導電性材料により満たされると理解される。この言
葉の特定の用法は一般的に本文脈より明らかであり、両
方の用法をこの明細書で用いる。
【０００７】上記のように、多チップモジュールを用い
る理由の１つはより高度に複合したＩＣチップで作らざ
るを得ない多数の相互接続による。多数の複合チップが
相互接続されなければならない場合、多層チップモジュ
ールのアーキテクチャーは釣り合った複雑さになる。材
料の多層を貫通する別の垂直の経路を設ける必要は、設
計者に構造の複雑さを複合させる困難な幾何学的問題を
与える。表面上及びモジュールの層内の領域又は「実際
の地所」はプレミアム付きであり、それ故に出来る限り
小さな領域を占有するビアを形成することが望ましい。
これをなすために、非常に高い縦横比、即ち平均ビア幅
又は直径に対するビア深さの比を有するビアを形成する
ことが望ましい。不運なことに、これまで、ビアを形成
するのに用いられてきたエッチングプロセスは高い縦横
比を達成しえなかった。何故ならばその理由の大部分
は、用いられたエッチングプロセスは充分に異方性でな
かったからである。高縦横比のビアを形成するために
は、横方向にエッチング又はアンダーカッティングする
ことなく好ましくは下方向にエッチングをすることが必
要である。
【０００８】多チップモジュールでビアを形成する種々
の方法が従来技術で知られている。寸法が比較的大きな
セラミック構造では、孔は単に穿孔され又はそれでなけ
れば種々のセラミックグリーンシート層内にそれらが硬
化する前に機械的に形成される。ビアのレーザー穿孔は
セラミック及び薄膜の両構造でビアを形成するのに時々
用いられる。最終的には湿式及び乾式エッチング技術が
用いられ、ポリイミドに孔を形成するのに特に一般的で
ある。従来技術で用いられてきたエッチング技術は集積
回路の製作に関して用いられてきたエッチング技術と類
似である一方で、構造の２つの型の尺度に著しい差があ
り、それ故に調整がなされなければならず、全ての技術
が転用可能ではない。例えば多チップモジュールで用い
られるポリイミド層はＩＣチップの製造に用いられる誘
電体層に比べ同程度又はより厚い。同様にビアの直径は
ＩＣチップで用いられるビアに比べ同程度又はより大き
い。
【０００９】図１に従来技術で知られた型の薄膜多層多
チップモジュール基板１０の部分断面図を示す。多数の
個別の層が比較的厚い基板１００の上面上に作製され
る。例えばその様な層は、以下に詳細に説明する如く、
シリコンウエーハに形成された挟み込まれた銅及びポリ
イミドの層からなる。図１は例えばポリイミドのような
絶縁性ポリマー材料１５５ａ−１５５ｉの層で分離され
た９つのパターン化された導電層１１０、１１５、１２
０、１２５、１３０、１３５、１４０、１４５、１５０
を示す。それで図１に示す各導電層に付随してポリイミ
ド層がある。モジュール層の累積厚さは１００ー１５０
ミクロンのオーダーである（ベース基板１００の厚さは
含まない）。
【００１０】多チップモジュール１０の上面上にＩＣチ
ップをモジュール１０に結合させる複数の結合パッド１
６０がある。類似のパッドが多チップモジュールを外部
装置に結合させるために用いられる。例えば半田バンプ
を用いるワイヤボンディング及びフリップチップボンデ
ィングを含む多くの良く知られた方法がＩＣチップを基
板に接続するのに用いられる。その様な方法は本発明の
範囲を越えると考えられ、従来技術で良く知られている
ので、更には説明しない。加えて中間又は「介入」基板
は多チップモジュール基板とそれに結合された一以上の
ＩＣチップとの間に設けられる。再び介入基板の使用の
より以上の全体にわたる説明は本発明の理解の上で必要
ない。
【００１１】図１に示すモジュールのパターン化された
導電層は例えば３つのコンデンサー板層１１０、１１５
及び１２０からなり、それらは電源と、ｙ方向信号層１
２５及び１４０、ｘ方向信号層１５０及び１４５、及び
接地層１３５及び１３０とに結合される。当業者はパタ
ーン化された各導電層はパターン化された導電層の下か
ら多チップモジュールの表面上への導電性路の一部を設
けるために隣接する誘電体層の接触ビアに用いられる部
分をまた有する。パターン化された導電層を組み立てる
典型的な方法は以下の通りである：銅のような金属の薄
膜がスパッタリング又は蒸着のような良く知られた方法
を用いて基板の露光された面全体にわたって堆積され
る。フォトレジストが金属層の表面上に塗布され、軟
（ｓｏｆｔ）焼成により硬化される。続いてレジストは
プリントされ（即ち所望のパターンを画成するマスクを
介して光に露光され）、金属層の選択された表面を覆わ
ないように現像される。続いてフォトレジストの残りは
更に硬化され（「硬（ｈａｒｄ）焼成され」），金属の
露出された表面は標準的なエッチング技術を用いてエッ
チングされて除去され、パターン化された金属層が残
る。残余のフォトレジストは除去され、即ち剥がされ
る。
【００１２】パターン化された導電層がこのように形成
された後に基板の上面上に液体のプリカーソルを塗布
し、所望の均一な厚さを得るために基板を回転させ、そ
の後に組成物を重合させるために層を熱硬化させること
により、ポリイミド層１５５は金属層の上面上に堆積さ
れる。従来技術では次の金属層を塗布する前に、ビア１
７５が標準的なフォトリソグラフィー技術を用いてポリ
イミド層内に形成される。しかしながら、ポリイミド層
内にビア１７５を形成する典型的なプロセスは金属層を
パターン化する上記方法に比べて幾分より複雑であり、
その中で典型的には金属のエッチングマスクはポリイミ
ドの表面上で形成されねばならない。斯くしてビアを形
成する典型的な従来技術のプロセスは誘電体の堆積、エ
ッチングマスク堆積、レジストパターン（レジストの堆
積、軟焼成、プリント、現像、硬焼成）、マスクパター
ン化、ビア形成のための誘電体エッチング、マスク剥離
及びビア充填を含む。図１の層は理解しやすいように尺
度の通りに描かれておらず、ポリイミド層は一般的にパ
ターン化された導電層に比べてかなり厚いが、例外とし
て容量を増加させるためにコンデンサー層間のポリイミ
ド層の厚さは減少される。
【００１３】斯くして従来技術では各導電層及び各誘電
体層に関する多くのプロセス段階があり、例えば多層構
造の製造は単調で退屈な時間のかかる骨の折れるプロセ
スである。無論各プロセス段階では損傷又は失敗の危険
があり、それにより使用可能な基板の全体での歩留りは
含まれるプロセス段階の数による。上記及び図１に示す
ように、銅／ポリイミド多層多チップモジュール構造の
製造の典型的な従来技術プロセスは各誘電体層が形成さ
れた後に、各ビアが隣接する導電層間にのみ延在するよ
うに、ビア１７５の形成を含む。それで金属層（最上の
導電層以外の）から多チップモジュールの表面への導電
性路を形成することは複数のビア形成プロセスを必要と
する。ある設計では、導電層の一部と多チップモジュー
ル表面間の電気伝導路は図１に示すように異なる位置の
異なる層内のビアを用いることにより幾分回り道にな
る。他の設計では、ある誘電体層内に形成されたビアは
その直下の誘電体層内に形成されたビアに重なり、結果
として生じた構造は多層を貫通して延在する単一ビアと
して考えられる。しかしながら、そのような構造はなお
複数のビア構成と関連したプロセスの複雑さを要する。
近接層間の配列が不正確、又は２つの別々に形成された
が接続されているビア間の界面が不充分でそれにより構
造の電気伝導性が影響される場合に、製造上の欠点が生
ずる。この方法で複数のセグメントに形成されたビアは
各層の界面があるゆえに円滑で連続した壁を有さない。
【００１４】レーザー穿孔が従来技術で材料の多層を貫
通するビアを形成するために用いられてきた。しかしな
がらレーザー穿孔は一度に１つの穴のみを穿孔しうるす
ぎず、複雑な多チップモジュールに関連して非常に多く
の穴を穿孔するのに非常に多くの時間を要するので、実
際的な有用性はない。一方で図１に示す種々の層の厚さ
は尺度に沿っておらず、図示のようにコンデンサーの構
造が多チップモジュール内に形成される場合に、コンデ
ンサーの板間の誘電体層（即ち層１５５ｈ及び１５５
ｉ）の厚さは最小化される。平行板コンデンサーに対
し、コンデンサーの容量（Ｃ）はコンデンサー板間の誘
電材の誘電率（ｋ）及び板間の重複領域（Ａ）に正比例
する一方で板間の間隔（ｔ）即ち誘電材質の厚さに逆比
例する。これは良く知られた式、Ｃ＝ｋＡ／ｔで表され
る。それで高容量のコンデンサーは高誘電率、対向する
板の大きな重複領域及び薄い誘電体層を有する材料の１
以上の組み合わせを必要とする。しかしながら上記タイ
プの多チップ構造内のパターン化された導電層間に各々
がその中に形成されたビアを有する非常に薄い誘電体層
を形成するのは難しく、それでその様な素子の製造歩留
りは低い。ビアのパターン化に用いられるマスク層内の
小さな欠陥即ち小さな孔または微小孔により薄い誘電体
層内のビアのエッチング中に困難が通常生ずる。エッチ
ングが完了した時、これらの欠陥はコンデンサー板間を
短絡させる意図せぬビアを効果的に形成する。
【００１５】図１に示すように、パターン化された導電
性材料の２以上の層はしばしばコンデンサー板を必要と
する。２以上の層の必要性は殆どの場合１ボルト以上が
多チップモジュールに結合したＩＣチップに供給される
ことにより、供給されたそれぞれの電圧レベルに対する
別々のコンデンサー板の必要が生ずる事実による。加え
て重複するコンデンサー板の重複領域（Ａ）全体は異な
るレベルで板を付加することにより増加しうる。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
はモジュールを製造するのに必要な多くのプロセス段階
を簡単化する多チップモジュール内の高縦横比のビアを
形成する方法を提供することにある。本発明の他の目的
は多層を貫通して延在する複数の異なる長さの高縦横比
のビアを形成する方法を提供することにある。
【００１７】本発明の更に他の目的はエッチングプロセ
スがなされる場合にビアの開口のアンダーカット又は横
エッチングが殆どないようビアをエッチングするより高
い異方性の方法を提供することにある。本発明のまた他
の目的は製造が簡単でビアにより占められている基板の
領域を最小化する新規な多チップモジュール基板を提供
することにある。
【００１８】本発明の更なる目的はコンデンサー板間の
誘電体層の厚さを増加させずに製造歩留りを増加させる
多チップモジュール内にコンデンサー板を形成する方法
を提供することにある。
【００１９】
【課題を解決するための手段】上記本発明の目的は、当
業者が本明細書を読むことにより明らかになる他のこと
と共に、多チップモジュール内及び本発明のプロセスに
より形成されるビアを組込む多チップモジュール構造内
の高縦横比のビアを形成する新規な１段階方法により実
現される。１つの特徴では、本発明のプロセスはポリイ
ミドのような重合材料の比較的厚い層に高縦横比のビア
をエッチングマスクを用いてエッチングする電子サイク
ロトロン共鳴（ＥＣＲ）エッチングを用いることからな
る。他の特徴で、本発明はそれらの中の異なったレベル
での複数の導電層を有する多層基板を提供する段階から
なり、該導電層は絶縁層により分離され、該多層基板の
上面に近接してマスクを位置させ、該マスクは該多層基
板内に形成されたビアに対応する複数の開口を有し、重
複する開口と実質的に同じ寸法を有するビアが形成さ
れ、該ビアは導電層から多層基板の上面に延在するよう
に該各開口の下の絶縁材料を同時に除去する。該絶縁材
料を同時に除去する段階はＥＣＲエッチング又はリアク
ティブイオンエッチング（ＲＩＥ）のどちらかを用いて
行なわれる。本発明は２０ミクロン以上の高さと３対１
以上の縦横比を有するビアに対し有用である。好ましく
は絶縁材料はポリイミドのような重合材料である。本発
明はまた複数の導電層と、該導電層間に挟み込まれた複
数の絶縁層と、該基板内に形成された複数のビアとから
なる多チップモジュール用の多層基板を含み、該ビアは
異なる高さであり、少なくとも該ビアの幾つかが３対１
以上の縦横比と２０ミクロン以上の高さを有し、該各ビ
アが平滑で連続した壁を有するように、該各ビアは実質
的に平坦な表面から該導電層の１つに延在する。
【００２０】
【作用】本発明によれば幾つかの又は全ての誘電体層が
形成された後にのみビアが形成されるため、コンデンサ
ー構造の製造歩留りを増加させるのみならず、多チップ
モジュール基板の形成に必要なプロセス段階の数をかな
り減少させる。特に本発明によるプロセスによれば誘電
性の各層内にビアを別々に形成するのに必要なプロセス
段階の非常に多くを省略しうる。
【００２１】本発明の好適実施例によれば、電子サイク
ロトロン共鳴（ＥＣＲ）エッチングを用い、それにより
誘電性の多層を貫通するビアはビアの高さのビアの平均
直径に対する比が３：１より大きいという非常に高い縦
横比を維持する一方で２０ミクロン以上の材料の比較的
大きな厚さを貫通する効果的なエッチングを可能にす
る。更に、ポリイミド層内に実質的にマスク層のアンダ
ーカットなしに、及び実質的にビアを広げずに２０ミク
ロンより大きなビアを形成できる。斯くして比較的厚い
ポリイミド層を貫通して形成されたビアはビアを画成す
るのに用いられたマスク層内の開口と実質的に同じ大き
さの上端での径を有しうる。
【００２２】
【実施例】本発明は多層多チップモジュール基板にビア
を形成する方法に係り、基板内で形成されたバイパスコ
ンデンサー層として用いられるパターン化された導電層
にビアを形成することに関連して特に有用である。本発
明による方法はコンデンサーの板間の薄い誘電体層内の
欠陥の発生を回避するのに特に有用である。本発明は各
誘電体層が形成された後にビアを形成する従来技術の方
法から出発する。むしろ本発明によれば幾つかの又は全
ての誘電体層が形成された後にのみビアが形成される。
幾つかの又は全ての誘電体層が形成されるまでビアの形
成を延期することはコンデンサー構造の製造歩留りを増
加させるのみならず、多チップモジュール基板の形成に
必要なプロセス段階の数をかなり減少させる。特に本発
明によるプロセスによれば誘電性の各層内にビアを別々
に形成するのに必要なプロセス段階の非常に多くを省略
しうる。
【００２３】誘電性の多層を貫通するビアを形成するの
に要求されることは例えばビアの高さのビアの平均直径
に対する比が３：１より大きいという非常に高い縦横比
を維持する一方で例えば２０ミクロン以上の材料の比較
的大きな厚さを貫通する効果的なエッチングを可能にす
る必要を含む。本発明者らは電子サイクロトロン共鳴
（ＥＣＲ）エッチングが本発明を実施するのに特に適切
であることを見いだし、ポリイミドの比較的大きな厚さ
を貫通する高度な異方性エッチングを示すことを明らか
にした。本発明者らはポリイミド層内に実質的にマスク
層のアンダーカットなしに、及び実質的にビアを広げず
に２０ミクロンより大きなビアを形成するためにＥＣＲ
エッチングをうまく用いた。斯くして比較的厚いポリイ
ミド層を貫通して形成されたビアはビアを画成するのに
用いられたマスク層内の開口と実質的に同じ大きさの上
端での径を有する。
【００２４】ＥＣＲはやっと受け入れられはじめたばか
りの比較的新しい半導体プロセス技術である。本発明者
らが知るかぎりＥＣＲは半導体素子組み立て中に薄層の
エッチングに用いられる一方で今までは多チップモジュ
ールの製造には適用されなかった。多チップモジュール
内の膜の厚さは半導体素子に関する膜厚と同じ程度か又
はより大きいことに注意すべきである。従って、多チッ
プモジュールのビアをエッチングするのにＥＣＲを適用
することにより本発明者らにより得られた結果は予期せ
ぬかつ驚くべきものであった。
【００２５】図２に本発明の１実施例による薄膜銅ポリ
イミド多チップモジュール基板１０’の概略断面図を示
す。以下に説明することを除き、基板１０’は図１に示
した基板１０と同じであり、これら２つの構造の共通の
特徴を表すのに同じ符号を用いる。図１の基板１０の層
内のビア１７５は内部にそれらがある誘電体層１５５が
形成された直後に形成され、それによりビアを形成する
複雑なプロセスが各誘電体層に対し繰り返される。図１
に概略を示すようにコンデンサー層１１０、１１５及び
１２０間のビア１７５は比較的短い。何故ならばそれら
がその中で形成される誘電体層１５５ｈ及び１５５ｉが
薄いからである。
【００２６】図２に示す本発明の実施例では、ビアはバ
イパスコンデンサーの板間の薄い誘電体層１５５ｈ及び
１５５ｉ内で単独では形成されない。その代わり本発明
の１段階エッチングプロセスにより、ビア２７６、２７
７、２７８は全てのコンデンサー構造が形成された後に
形成される。図２の実施例では、ビア２７６、２７７、
２７８は比較的厚い誘電体層１５５ｇの上面から異なる
板のレベル即ち異なるパターン化された導電層へ延在す
る。それでビア２７６は誘電体層１５５ｇのみを貫通し
てパターン化された導電層１２０へ延在し；ビア２７７
は誘電体層１５５ｇ及び１５５ｈを貫通してパターン化
された導電層１１５へ延在し；ビア２７８は誘電体層１
５５ｇ、１５５ｈ及び１５５ｉを貫通してパターン化さ
れた導電層１１０へ延在する。これらのビアがたとえ異
なる長さ、従ってそれらの幾つかが誘電性材料の多層を
貫通して延在するとしても、それらはみな以下に説明す
る１段階エッチングプロセスで形成される。
【００２７】上記のように、薄い誘電体層内のビアの形
成に関連して短絡の危険がある。実質的にアンダーカッ
トなしに又はそれが導電層に達した後で他のビアが形成
され続ける間により短いビアの側方への成長なしに本発
明によるビアを形成する方法によりビアが異なる長さを
有して形成されうる。これによりビアの直径がビアの電
気的特性が高度に均一に保たれうるように正確な制御が
なされうる。
【００２８】図２の実施例では、コンデンサー板を接続
するビアはコンデンサー構造上の比較的厚い誘電体層１
５５ｇが形成されたのちにのみ形成される。故にコンデ
ンサー板間の比較的薄い誘電体層内の予期しないビアを
形成する危険は効果的に除去される。何故ならばエッチ
ングマスクはこれらの薄膜上に直接形成されないからで
ある。マスク層内の微小孔により発生するどんなエッチ
ングも比較的遅い速度で進行し、導電層に達しない。故
にその様な欠陥は短絡を引き起こさない。加えて本発明
による１段階エッチング方法は各導電層が形成された後
のビアの形成に関する多くのプロセス段階を必要としな
い。
【００２９】図２の実施例では、本発明による１段階エ
ッチング方法を用いて形成されたビアはコンデンサー層
に結合するのに用いられるもののみである。これは従来
技術では製造上の欠陥の危険はコンデンサー層を結合す
るのに用いられる非常に短いビアで最も大きいからであ
る。図２の実施例で、コンデンサー層及び重ねられる厚
いポリイミド層１５５ｇが形成され、及びビア２７６、
２７７、２７８が形成された後に多チップモジュールの
残りの構造即ちパターン化された導電層１２５、１３
０、１３５、１４０、１４５、１５０、及び挟み込まれ
た誘電体層１５５ａー１５５ｆ、及び接触パッド１６０
が図１に関連して説明されたような従来技術の方法で形
成される。加えて残りの誘電体層は従来技術によりそれ
らに形成されたビア１７５を有する。
【００３０】本発明による他の実施例を図３に示し、以
下に説明する。図３の実施例では、コンデンサー板を多
チップモジュールの表面に結合するビア３７６、３７
７、３７８は全てのモジュールの層が形成された後に形
成される。故にビア３７６、３７７、３７８は全て導電
層１５５ａー１５５ｇを貫通して延在する。加えてビア
３７６、３７７はまた導電層１５５ｈを貫通して延在
し、ビア３７６は更に導電層１５５ｉを貫通して延在す
る。ビア３７６、３７７、３７８は１段階エッチングプ
ロセスで形成されるが、以下に詳細に説明するように、
それらの各々は異なる長さを有し、その下端は多チップ
モジュール構造内の異なるレベルでパターン化された導
電層で終端する。これらのビアの長さは１００ミクロン
を越える。エッチングが本発明の方法により行なわれる
場合、異なる長さを有する高縦横比のビアはそれにもか
かわらず実質的に同じ直径を有するように形成される。
ビア３７６、３７７、３７８から離れた図３の部分に示
すように、本発明による多チップモジュールの残りの構
造は従来技術の方法で形成されうる。
【００３１】３つのビア及びパターン化された金属の３
つのコンデンサー層が例として示されているが、当業者
にはより少ない又はより多い層が本発明により高縦横比
のビアにより結合されうること、及び１以上のビアが各
層に関して用いられうることがわかる。例えば、５つま
でのコンデンサー層が本発明者らにより現在考えられて
おり、本発明により１段階エッチングはそれらの全てに
ビアを形成しうる。同様に本発明の多層を貫通して延在
する高縦横比のビアがこの実施例では示されるが、コン
デンサー板に結合するためのみに用いられるようにビア
はどのモジュール内のパターン化された導電層にも接続
して用いられうる。
【００３２】図４に本発明のプロセスのフローチャート
を示す。プロセスは多チップモジュール基板が設けられ
る段階４０１から始まる。この基板は従来のもので、シ
リコン、セラミック、サファイア、金属（例えば銅又は
アルミニウム）、又は他の材料で作られうる。同様に基
板を準備する段階も従来のものである。本発明の目的の
ために、段階４０１で設けられた基板はその上に既に形
成された導電体及び／又は誘電体材料の種々の層を有す
る。
【００３３】段階４０２で、複数の挟み込まれたパター
ン化された導電層及び誘電体層が、形成された後の各導
電層にビアを形成する従来技術の段階が省略されること
を除き従来技術の方法で基板上に形成される。斯くして
第一の導電層が堆積され、パターン化され、第一の誘電
体層が第一のパターン化された層の上面上に形成され
る。導電層が除去された領域で誘電体層がより厚くなる
ように、誘電体層は導電層のパターン化中に除去された
全ての領域を充たすことに注意すべきである。その後付
加的なパターン化された導電層及び誘電体材料の層は順
次に堆積される。
【００３４】本発明は主に薄膜多チップモジュール基板
に関して用いられることを意図しており、ここではパタ
ーン化された導電層が銅のような金属で形成され、誘電
体層はポリイミドのような重合材料で形成される。「ポ
リイミド」という用語は実際には電子産業で広く用いら
れている重合組成物の種類を指している。上記タイプの
薄膜多チップモジュール内ではパターン化された金属層
は典型的には１ー５ミクロンのオーダーの厚さを有し、
一方ポリイミド層は３ー５０ミクロンのレンジの厚さを
有する。上記のように薄いポリイミド層（即ち３ミクロ
ンのオーダーの厚さ）はコンデンサー板を分離するのに
用いられ、一方比較的厚い、即ち１０ミクロンより厚い
ポリイミド層は基板内の他の構造を分離するのに用いら
れる。
【００３５】本発明によるビアは複数の導電層を貫通し
て延在するので、金属層は延在されたビアが形成される
べき領域内に金属が存在しないようにパターン化され
る。しかしながら図２、３に関して述べたように、本発
明によれば異なるビアが異なる導電層に延在する。段階
４０３では、複数の挟み込まれた導電層及び誘電体層が
形成された後にマスク層が誘電体層の最上面上に堆積さ
れる。マスク層はスパッタリング、蒸着又は化学的蒸着
（ＣＶＤ）のような従来技術の方法により堆積され用い
られる特定のエッチングプロセスに耐性を有さねばなら
ない。例えばに反応物質として酸素を用いるＥＣＲを用
いる場合、チタン（スパッタリングにより堆積される）
又は二酸化シリコン（ＣＶＤにより堆積される）の層は
エッチングマスクの材料として適切である。アルミニウ
ムはまたマスク層として通常用いられ、ハロゲンベース
のエッチング剤（ｅｔｃｈａｎｔ）が用いられる場合に
使用しうる。そのようなマスク層は典型的には厚さが約
１ミクロン以下であり、４分の１ミクロン以下の厚さで
機能するチタンを有する。マスク層は従来のフォトリソ
グラフィー技術を用いてビアが形成されるマスク層内に
位置する開口を作るためにパターン化される。そのよう
な開口は実質的に円形で、１０ミクロン以下のオーダー
の直径を有する。この直径は現在のＩＣチップに用いら
れるビアの直径に比べて比較的大きい一方で、それは従
来技術の薄膜多チップモジュールパッケージング技術の
ものに比べて非常に小さい。
【００３６】段階４０４で高度に異方性のエッチングプ
ロセスがエッチングマスクの開口により画成される誘電
体層の露光された領域内に複数のビアを同時に形成す
る。本発明の好ましい実施例では、ＥＣＲがエッチング
に用いられる。ＥＣＲでは、マイクロ波ｒｆエネルギー
（即ち２．４５ＧＨｚ）が低圧環境（即ち０．５ー２．
０ｍＴｏｒｒ）下で定常磁界により限られたプラズマを
作るために印加される。アルゴンのような不活性担体気
体とエッチングされるべき露光された表面を侵し除去す
る気体ハロゲン又は酸化化合物のような種類の１以上の
反応物質との混合物内でプラズマが発生される。バイア
ス電圧がイオン化された反応物質を処理される基板の表
面に誘引するのに用いられる。バイアス電圧は補助的な
ｒｆ電圧又は基板へのＤＣ電圧のどちらかを印加するこ
とにより得られる。反応生成物を除去し新たな反応気体
を供給するために、不活性担体気体と反応気体との混合
物はエッチングが進行するにつれてシステムを通して連
続的に流れる。
【００３７】従来技術で知られているように、所与のプ
ロセスに対する最適エッチングパラメータはエッチング
される誘電体層の性質及び厚さに大きく依存し、一般化
できない。例えば、異なるポリイミドの種類は異なるエ
ッチングの挙動を示す。そのような反応物質と担体気体
に対する反応気体の割合、プラズマ電力、バイアス電
圧、磁界強度、室内圧、気体流量、基板と発生源との間
隔、及び他のハードウエア特有の要因の全ては重要であ
る。当業者は日常作業の実験では反応パラメータを最適
化することが必要なことを認識するであろう。本発明を
実施するのに適切なＥＣＲシステムはフロリダのピータ
ースバーグにあるプラズマ・サーム（Ｐｌａｓｍａ Ｔ
ｈｅｒｍ）社から市販されている。本発明者等はこれま
でＥＣＲはポリイミドの比較的厚い層を貫通してエッチ
ングするのに用いられてこなかったと理解している。
【００３８】ＥＣＲエッチングの適切な高度な異方性の
挙動はプラズマからエッチングされるべき面への反応イ
オンの充分方向づけられた流れから生ずる。マイクロ波
周波数で動作するとき、場の方向が変化する高い割合に
より、プラズマ内で捕捉されたイオンはどの方向にも高
い平均速度を有さない。典型的には数百ボルトのレベル
のバイアス電圧はプラズマからイオンを抽出する。イオ
ンは高い速度を有さないので、それらは力線（ｆｉｅｌ
ｄ ｌｉｎｅ）に沿ってビア開口内に落ち、側壁と接触
せずに開口から底へ一直線に下動する傾向にある。（エ
ッチング剤気体とビアの側壁との間の接触は側壁のエッ
チングとマスク開口のアンダーカットとビアの拡幅をも
たらす）。プロセスの低い動作圧は、気体イオンの平均
自由行程が比較的長く、それにより気体の衝突はビアの
寸法内では頻繁ではなく、即ちビアを下方に移動するイ
オンは他のイオン又は分子と衝突し散乱されて側壁に接
触することはありそうにもないことを意味する。
【００３９】ＥＣＲが本発明のプロセスを実施するのに
好ましい一方で、リアクティブイオンエッチング（ＲＩ
Ｅ）は高度に異方性のエッチングが得られるようにプロ
セスパラメータが適切に調整される限りにおいて用いら
れうる。動作条件に依存してＲＩＥは等方性又は異方性
のどちらにもなりうる。それにもかかわらず、イオン衝
撃エネルギー（即ちバイアス電圧）とプラズマへ供給さ
れるエネルギーとを独立して制御できるので、ＥＣＲが
好ましい。ＲＩＥにおいてプラズマを発生させるのに用
いられるｒｆ電圧はまた基板をバイアスするのに用いら
れ、故にこれらの重要なエッチングパラメータを独立に
制御できない。更にまたＥＣＲはより低い圧力で動作
し、それ故により長い平均自由行程及びより少ない散乱
をもたらし；イオン化のより高いレベルをもたらし、そ
れ故により高いプラズマ密度をもたらし；及び全体的に
より低いプラズマポテンシャルを有する故にプラズマと
接触することによる基板の損傷の危険を減少する。これ
らの要因はとりわけＥＣＲが本発明による高縦横比のビ
アをより高い割合でエッチングするのを可能にし、ビア
は改善された特性、即ちより急峻な側壁、より少ないア
ンダーカット等を有する。より高度な異方性エッチング
は多くの理由により重要である。第一に、エッチングプ
ロセスが高度に異方的でない場合、たとえマスクを用い
たとしても、ビアはエッチングが進行するに従って拡幅
するために高縦横比のビアを形成しえない。比較的厚い
層をエッチングする場合にこれは特に問題である。第二
に高度に異方的でないエッチングプロセスを用いる場合
に、自然に生ずるより広いビアは多チップモジュール上
及び内のより多くの実際の地所を占め、これは望ましく
ない。最後に、アンダーカットが問題になる場合に、そ
れらの全てが類似の予想できる電気的特性を有する異な
る長さのビアを信頼性良く形成するのは難しい。発生す
るアンダーカット及び側方の成長の量はビアの長さに依
存し、短いビア内で生ずるより大きな側方の成長に比例
して変る。それでより高度な異方性エッチングプロセス
を用いない場合に、比較的短いビアと比較的長いビアを
同時にエッチングしようとすると、長いビアが完成する
時までに短いビアは許容できないほど広くなる。
【００４０】図５に本発明により作られたポリイミド内
の高縦横比のビアの走査電子顕微鏡像を示す。図５に示
すビアは約１０ー１１ミクロンの直径及び約３５ミクロ
ンの深さの開口を有し、約３：１の縦横比を有する。ビ
アの側壁はほとんど完全に垂直であり、それによりビア
の上端から下端までの直径はほとんど差がない。図４に
戻って、エッチングプロセスは導電性金属の層に到達す
るまで続けられ到達した時エッチングはエッチング剤が
パターン化された導電層の金属を侵せないことにより停
止する。斯くして、例えば、本発明による方法を用いて
図２の構造の例をエッチングする場合に、３つのビア即
ちビア２７６、２７７、２７８が形成され、エッチング
プロセスは初めにポリイミド層１５５ｇのみを貫通して
延在するビア２７６を完成させる。ビア２７６が金属層
１２０に到達するときエッチングはビア内で停止する。
ビアはみな実質的に同じ直径であると仮定すると、エッ
チング割合は実質的に同じであり、それらが付加的な層
を貫通して延在するのでエッチングはビア２７７、２７
８内で続く。特に本発明によるエッチング方法は非常に
異方的なので、ビア２７６は金属層１２０に達したのち
に認められるほどには拡幅せず、一方でビア２７７、２
７８内ではエッチングが続く。その後にビア２７７はパ
ターン化された導電層１１５に達したとき完了し、ビア
２７８は導電層１１０に達したとき完了する。最後の導
電層に到達したときに（即ち図２の場合層１１０）、エ
ッチングは完了しエッチングは停止する。本発明によれ
ば、ビアは全て高縦横比を有し、重ね合わせるマスクの
開口の平均直径と概略等しい平均直径を有する。
【００４１】プロセス（４０５）内の次の段階は導電性
金属で形成されたビアを満たすことである。当業者に良
く知られたビアを満たす多くの従来技術方法がある。用
いられた特定の方法は材料及び構造内で用いられる寸法
に依存する。めっき（ｐｌａｔｉｎｇ）技術はめっき液
を収容するのに充分広いビアに対して好ましい。他の可
能な方法は選択的ＣＶＤ又はエッチバック及び／又は機
械的包装と共になされるスパッタリングを含む。
【００４２】ビアが満たされた後、多チップモジュール
の従来のプロセスは従来技術により続けられる（段階４
０６）。例えば図２の実施例で、パターン化された導電
層１２５ー１５０が形成され、層間のビア１７５を有す
るポリイミド層１１５ａー１１５ｆで挟み込まれる。次
に表面接触パッド１６０が形成される。図３の実施例で
は、接触パッド１６０が形成される。構造に依存して他
のプロセス及び／又は特徴が含まれるのはむろんであ
る。
【００４３】本発明は好ましい実施例に関して特に説明
されてきたが種々の代替、修正及び適応は本発明の開示
に基づいてなされえ、本発明の範囲内である。本発明を
現在最も実際的で好ましい実施例であると思われるもの
に関して説明したが、本発明は開示された実施例に限定
されず、請求項の範囲内での種々の変更及び均等物を含
む。
【００４４】
【発明の効果】上記の如く本発明によれば、従来用いら
れてきたエッチングプロセスやレーザー穿孔に比べてモ
ジュールを製造するのに必要な多くのプロセス段階を簡
単化する多チップモジュール内の高縦横比のビアを形成
できる。より詳述すると、本発明によれば幾つかの又は
全ての誘電体層が形成された後にのみビアが形成される
ため、コンデンサー構造の製造歩留りを増加させるのみ
ならず、多チップモジュール基板の形成に必要なプロセ
ス段階の数をかなり減少させる。特に本発明によるプロ
セスによれば誘電性の各層内にビアを別々に形成するの
に必要なプロセス段階の非常に多くを省略しうる。
【００４５】本発明の好適実施例によれば、電子サイク
ロトロン共鳴（ＥＣＲ）エッチングを用い、それにより
誘電性の多層を貫通するビアはビアの高さのビアの平均
直径に対する比が３：１より大きいという非常に高い縦
横比を維持する一方で２０ミクロン以上の材料の比較的
大きな厚さを貫通する効果的なエッチングを可能にす
る。更に、ポリイミド層内に実質的にマスク層のアンダ
ーカットなしに、及び実質的にビアを広げずに２０ミク
ロンより大きなビアを形成できる。斯くして比較的厚い
ポリイミド層を貫通して形成されたビアはビアを画成す
るのに用いられたマスク層内の開口と実質的に同じ大き
さの上端での径を有しうる。
【００４６】本発明は、基板内で形成されたバイパスコ
ンデンサー層として用いられるパターン化された導電層
にビアを形成することに関して特に有用である。また本
発明による方法はコンデンサーの板間の薄い誘電体層内
の欠陥の発生を回避するのに特に有用である。
【図面の簡単な説明】
【図１】従来技術で知られたタイプの薄膜多チップモジ
ュール基板の概略断面図である。
【図２】本発明の１実施例の薄膜多チップモジュール基
板の概略断面図である。
【図３】本発明の他の実施例による薄膜多チップモジュ
ール基板の概略断面図である。
【図４】本発明による方法のフローチャートを示す図で
ある。
【図５】本発明により形成された高縦横比のビアの走査
電子顕微鏡像を示す。
【符号の説明】
１０ 薄膜多層多チップモジュール基板 １０’薄膜銅ポリイミド多チップモジュール基板 １００ 基板 １１０、１１５、１２０、１２５、１３０、１３５、１
４０、１４５、１５０導電層 １５５ａー１５５ｉ 絶縁性ポリマー材料 １６０ 結合パッド １７５、２７６、２７７、２７８ ビア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｎ 6921−4Ｅ Ｑ 6921−4Ｅ // Ｇ０１Ｒ 33/64 Ｇ０１Ｎ 24/14 Ｂ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】２０ミクロンより大きい厚さを有する重合
    材の層を形成し、 重合材の該層上にビアの直径を決める開口を有するマス
    クを設け、 該マスクの下の該層から重合材を除去するために電子サ
    イクロトロン共鳴エッチングを用い、それにより該層に
    高縦横比のビア（ｖｉａ）が形成される段階からなる高
    縦横比のビアを形成する方法。
  2. 【請求項２】絶縁層により分離された複数の導電層を異
    なるレベルで有する多層基板を設け、 該多層基板内に形成されるべきビアに対応する複数の開
    口を有するマスクを該多層基板の上面上に近接して位置
    させ、 重ね合わされる該開口と実質的に同じ寸法を有し、導電
    層から多層基板の上面に延在するビアが形成されるよう
    に同時に異方的に該各開口の下の絶縁材を除去すること
    からなる多層基板内に高縦横比のビアを形成する１段階
    方法。
  3. 【請求項３】 該絶縁材を同時に異方的に除去する該段
    階は電子サイクロトロン共鳴エッチングを用いてなされ
    る請求項２記載の方法。
  4. 【請求項４】 該絶縁材を同時に異方的に除去する該段
    階はリアクティブイオンエッチングを用いてなされる請
    求項２記載の方法。
  5. 【請求項５】 該ビアの少なくとも幾つかは２０ミクロ
    ン以上の高さを有する請求項２記載の方法。
  6. 【請求項６】 該ビアの少なくとも幾つかは３対１より
    大きな縦横比を有する請求項２記載の方法。
  7. 【請求項７】 該絶縁材は重合材である請求項２記載の
    方法。
  8. 【請求項８】 該重合材はポリイミドである請求項７記
    載の方法。
  9. 【請求項９】 複数の導電層と、 該導電層間に挟み込まれた複数の電気的絶縁層と、 基板内に形成された複数のビアとからなり、 該ビアは異なる高さを有し、該ビアの少なくとも幾つか
    は３対１より大きな縦横比及び１００ミクロンより小さ
    く２０ミクロンより大きな高さを有し、該各ビアは平滑
    で連続的な壁を有するように、該各ビアは実質的に平ら
    な面から該導電層の一つに延在する、多チップモジュー
    ル用多層基板。
  10. 【請求項１０】第一のパターン化された導電層からなる
    第一のコンデンサー板と、 該第一のパターン化された導電層に重ね合わされ５ミク
    ロンより小さな厚さを有する第一のポリイミド誘電体層
    と、 該第一のポリイミド誘電体層に重ね合わされ第二のパタ
    ーン化された導電層からなる第二のコンデンサー板と、 該第二のコンデンサー板層に重ね合わされ１０ミクロン
    より大きな厚さを有する第二のポリイミド誘電体層と、 該第一のコンデンサー板層と電気的に接触するよう該第
    一及び第二の誘電体層を貫通して連続的に延在し、約３
    対１より大きな縦横比及び約３０ミクロンより小さな最
    大直径を有する少なくとも１つのビアとからなる多層多
    チップモジュールの層内に埋め込まれた多チップモジュ
    ールに用いられるコンデンサー構造。
  11. 【請求項１１】 該第二のコンデンサー板と電気的に接
    触するよう該第二の導電層を貫通して延在する第二のビ
    アからなる請求項１０記載のコンデンサー構造。
  12. 【請求項１２】 該第一及び第二のビアはエッチングマ
    スクを介してエッチングすることにより同時に形成され
    る請求項１１記載のコンデンサー構造。
  13. 【請求項１３】 該ビアはエッチングマスクを介してエ
    ッチングすることにより同時に形成される請求項９記載
    の基板。
  14. 【請求項１４】 該エッチングはリアクティブイオンエ
    ッチングからなる請求項１３記載の基板。
  15. 【請求項１５】 該エッチングはリアクティブイオンエ
    ッチングからなる請求項１２記載のコンデンサー構造。
  16. 【請求項１６】 該ビアは約１０ミクロンより小さいか
    またはこれに等しい直径を有する請求項９記載の基板。
JP6223755A 1993-09-29 1994-09-19 高縦横比ビア形成方法 Pending JPH07193167A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12852493A 1993-09-29 1993-09-29
US128524 1993-09-29

Publications (1)

Publication Number Publication Date
JPH07193167A true JPH07193167A (ja) 1995-07-28

Family

ID=22435760

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6223755A Pending JPH07193167A (ja) 1993-09-29 1994-09-19 高縦横比ビア形成方法

Country Status (2)

Country Link
EP (1) EP0646954A3 (ja)
JP (1) JPH07193167A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
CN106507581A (zh) * 2016-12-30 2017-03-15 深圳天珑无线科技有限公司 电路板及其加工工艺
US12218041B2 (en) * 2021-04-22 2025-02-04 Qualcomm Incorporated Integrated circuit (IC) packages employing a capacitor-embedded, redistribution layer (RDL) substrate for interfacing an IC chip(s) to a package substrate, and related methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682927B2 (ja) * 1988-01-26 1994-10-19 松下電工株式会社 ポリフェニレンオキサイド樹脂系ｌｃｒ多層板
JPH01281732A (ja) * 1988-05-07 1989-11-13 Fujitsu Ltd 半導体装置の製造方法
JP2621342B2 (ja) * 1988-05-20 1997-06-18 日本電気株式会社 多層配線基板
JPH0319335A (ja) * 1989-06-16 1991-01-28 Fujitsu Ltd パターン形成方法
JP2850518B2 (ja) * 1990-10-17 1999-01-27 日本電気株式会社 有機樹脂多層配線基板および有機樹脂多層配線基板の製造方法
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5144526A (en) * 1991-08-05 1992-09-01 Hughes Aircraft Company Low temperature co-fired ceramic structure containing buried capacitors
JPH05243388A (ja) * 1991-11-29 1993-09-21 Nec Corp 半導体装置の製造方法
JPH05275568A (ja) * 1992-01-22 1993-10-22 Hitachi Ltd 多層配線回路板及びその製法

Also Published As

Publication number Publication date
EP0646954A2 (en) 1995-04-05
EP0646954A3 (en) 1997-08-27

Similar Documents

Publication Publication Date Title
US9018094B2 (en) Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
US6242279B1 (en) High density wire bond BGA
US6000130A (en) Process for making planar redistribution structure
EP0129389B1 (en) A method of producing a layered structure
CN1029274C (zh) 具有平面构图表面的多片组件和集成电路衬底
US6977348B2 (en) High density laminated substrate structure and manufacture method thereof
US7145238B1 (en) Semiconductor package and substrate having multi-level vias
EP0070380B1 (en) Discrete thin film capacitor
US20020139566A1 (en) Printed wiring board with controlled line impedance
JP2007520054A (ja) 単一マスクビア式方法および装置
WO1988002552A1 (en) Multichip integrated circuit packaging configuration and method
US6323435B1 (en) Low-impedance high-density deposited-on-laminate structures having reduced stress
EP0951739B1 (en) High density electrical connectors
KR100476117B1 (ko) 고밀도 상호접속 공통 회로기판 상에 증착된 박막층에서의응력을 제어하는 방법
KR20010088866A (ko) 고밀도 내부연결 인쇄 배선기판의 응력 완화 방법에 따른퇴적된 박막 축적 층의 디멘션화를 위한 배선기판 형성방법 및 그 배선기판
JPH07193167A (ja) 高縦横比ビア形成方法
US5532518A (en) Electrical connect and method of fabrication for semiconductor cube technology
JPH05335719A (ja) 配線基板の製造方法
JPH0685158A (ja) 電気伝送線路およびその製造方法
JPS6039849A (ja) 半導体装置の製造方法
JP2611273B2 (ja) 半導体装置の製造方法
JPH01189939A (ja) 半導体集積回路
JPS6366425B2 (ja)
JPH03101229A (ja) 半導体集積回路装置の製造方法
JPS6324622A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20011204