JPH07193186A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07193186A JPH07193186A JP5332762A JP33276293A JPH07193186A JP H07193186 A JPH07193186 A JP H07193186A JP 5332762 A JP5332762 A JP 5332762A JP 33276293 A JP33276293 A JP 33276293A JP H07193186 A JPH07193186 A JP H07193186A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor
- semiconductor device
- wiring pattern
- lead frame
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体装置の内部配線の複雑化に対して、半導
体基板上にその機能に影響の無い電気的に絶縁された導
電性配線パタ−ンを形成させることにより、内部配線が
簡略化された小型で生産性の良い半導体装置を提供する
ことを目的とする。 【構成】本発明の半導体装置は、第１の半導体基板１
と、第２の半導体基板と、前記第１及び第２の半導体基
板に電気的に接続された電極パッド１０と、この電極パ
ッドから電気的に絶縁され、かつ前記第１及び第２の半
導体基板の少なくともどちらか一方の上に、絶縁物７を
介して形成された導電性配線パタ−ン６と、前記第１及
び第２の半導体基板に対し所定位置に配置された複数の
リ−ドフレ−ム４と、前記第１の半導体基板と、前記第
２の半導体基板間及び前記リ−ドフレ−ム間を電気的に
接続するための複数のボンディングワイヤ３とを具備す
る。
体基板上にその機能に影響の無い電気的に絶縁された導
電性配線パタ−ンを形成させることにより、内部配線が
簡略化された小型で生産性の良い半導体装置を提供する
ことを目的とする。 【構成】本発明の半導体装置は、第１の半導体基板１
と、第２の半導体基板と、前記第１及び第２の半導体基
板に電気的に接続された電極パッド１０と、この電極パ
ッドから電気的に絶縁され、かつ前記第１及び第２の半
導体基板の少なくともどちらか一方の上に、絶縁物７を
介して形成された導電性配線パタ−ン６と、前記第１及
び第２の半導体基板に対し所定位置に配置された複数の
リ−ドフレ−ム４と、前記第１の半導体基板と、前記第
２の半導体基板間及び前記リ−ドフレ−ム間を電気的に
接続するための複数のボンディングワイヤ３とを具備す
る。
Description
【０００１】
【産業上の利用分野】本発明は、導電性配線パタ−ンを
有する半導体基板が搭載される半導体装置に関する。
有する半導体基板が搭載される半導体装置に関する。
【０００２】
【従来の技術】以下図を用いて従来の技術を説明する。
全図を通じて同一構成部分については同一符号を付け
る。図３は複数個の半導体基板を有する代表的な半導体
装置内部の素子の配置を示している。リ−ドフレ−ム４
は外囲器５中に形成されており、そのリ−ドフレ−ム４
には、半導体基板１及び半導体基板２が載置され電気的
に接続されているものと、それらを載置せずに前記半導
体基板周辺に形成されているものとがある。半導体基板
１には電力用素子が、半導体基板２には制御用素子がそ
れぞれ形成されている。半導体基板１は半導体基板２に
よって制御され、半導体装置外部に対してスイッチング
等の機能を果たす。電極パッド９の各々は各素子間の電
気信号を入出力するために各半導体基板上に形成されて
いる。ボンディングワイヤ３は半導体装置内の電気的接
続を行うもので、電極パッドを介し半導体基板間及び半
導体基板とリ−ドフレ−ム４間に形成される。半導体基
板間の電気的接続にはボンディングワイヤ３による直接
的な方法と、一方の半導体基板から伸びたボンディング
ワイヤ３の一端を、連続的に形成されたリ−ドフレ−ム
４上に接続し、もう一方の半導体基板から取り出された
ボンディングワイヤ３の一端を同一のリ−ドフレ−ム４
上に接続する間接的な方法とがあるが、リ−ドフレ−ム
４を用いると半導体装置は大型化するので、可能な限り
直接的な方法で接続するのが好ましい。複数個の半導体
基板を一つの外囲器中に搭載し、半導体基板間にボンデ
ィングワイヤによる電気的接続を持たせようとすると、
ボンディングワイヤが極端に長くなる場合が生じ、弛み
による絶縁不良の問題が生じる。ところで従来技術では
半導体基板間の電気的接続を間接的に行うことによって
絶縁不良を回避している。つまり図３の様にリ−ドフレ
−ム４を外囲器中に引き回して接続する方法が取られて
いる。近年、半導体装置の高機能化にともない外囲器中
の内部配線が複雑化し、リ−ドフレ−ム４の引き回しが
多くなっている。ところが引き回されたリ−ドフレ−ム
４が更に内部配線の複雑化に拍車を掛ける為、半導体装
置は大型化し生産性が低下している。この問題は電力用
半導体基板と制御用半導体基板で構成された半導体装置
に限ったことではなく、複数の半導体基板を１つの外囲
器に搭載したすべての半導体装置に共通する問題であ
る。
全図を通じて同一構成部分については同一符号を付け
る。図３は複数個の半導体基板を有する代表的な半導体
装置内部の素子の配置を示している。リ−ドフレ−ム４
は外囲器５中に形成されており、そのリ−ドフレ−ム４
には、半導体基板１及び半導体基板２が載置され電気的
に接続されているものと、それらを載置せずに前記半導
体基板周辺に形成されているものとがある。半導体基板
１には電力用素子が、半導体基板２には制御用素子がそ
れぞれ形成されている。半導体基板１は半導体基板２に
よって制御され、半導体装置外部に対してスイッチング
等の機能を果たす。電極パッド９の各々は各素子間の電
気信号を入出力するために各半導体基板上に形成されて
いる。ボンディングワイヤ３は半導体装置内の電気的接
続を行うもので、電極パッドを介し半導体基板間及び半
導体基板とリ−ドフレ−ム４間に形成される。半導体基
板間の電気的接続にはボンディングワイヤ３による直接
的な方法と、一方の半導体基板から伸びたボンディング
ワイヤ３の一端を、連続的に形成されたリ−ドフレ−ム
４上に接続し、もう一方の半導体基板から取り出された
ボンディングワイヤ３の一端を同一のリ−ドフレ−ム４
上に接続する間接的な方法とがあるが、リ−ドフレ−ム
４を用いると半導体装置は大型化するので、可能な限り
直接的な方法で接続するのが好ましい。複数個の半導体
基板を一つの外囲器中に搭載し、半導体基板間にボンデ
ィングワイヤによる電気的接続を持たせようとすると、
ボンディングワイヤが極端に長くなる場合が生じ、弛み
による絶縁不良の問題が生じる。ところで従来技術では
半導体基板間の電気的接続を間接的に行うことによって
絶縁不良を回避している。つまり図３の様にリ−ドフレ
−ム４を外囲器中に引き回して接続する方法が取られて
いる。近年、半導体装置の高機能化にともない外囲器中
の内部配線が複雑化し、リ−ドフレ−ム４の引き回しが
多くなっている。ところが引き回されたリ−ドフレ−ム
４が更に内部配線の複雑化に拍車を掛ける為、半導体装
置は大型化し生産性が低下している。この問題は電力用
半導体基板と制御用半導体基板で構成された半導体装置
に限ったことではなく、複数の半導体基板を１つの外囲
器に搭載したすべての半導体装置に共通する問題であ
る。
【０００３】
【発明が解決しようとする課題】本発明は上記の欠点を
除去するもので、電極パッドと絶縁物で電気的に絶縁す
るように形成された導電性配線パタ−ンを有する半導体
基板を搭載し、且つ外囲器内のリ−ドフレ−ムの引き回
しを少なくした単純な内部配線構造を持つ半導体装置を
提供することを目的とする。
除去するもので、電極パッドと絶縁物で電気的に絶縁す
るように形成された導電性配線パタ−ンを有する半導体
基板を搭載し、且つ外囲器内のリ−ドフレ−ムの引き回
しを少なくした単純な内部配線構造を持つ半導体装置を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
第１の半導体基板１と、第２の半導体基板と、前記第１
及び第２の半導体基板に電気的に接続された電極パッド
１０と、この電極パッドから電気的に絶縁され、かつ前
記第１及び第２の半導体基板の少なくともどちらか一方
の上に、絶縁物７を介して形成された導電性配線パタ−
ン６と、前記第１及び第２の半導体基板に対し所定位置
に配置された複数のリ−ドフレ−ム４と、前記第１の半
導体基板１と、前記第２の半導体基板２間及び前記リ−
ドフレ−ム４間を電気的に接続するための複数のボンデ
ィングワイヤ３と、前記第１の半導体基板１を間に挟ん
で配置された、前記第２の半導体基板２と前記リ−ドフ
レ−ム４間、もしくは異なる前記リ−ドフレ−ム４間の
電気的接続をとるための接続配線を有し、この接続配線
は、前記導電性配線パタ−ン６との間で電気的接続がな
されていることを特徴とする半導体装置。
第１の半導体基板１と、第２の半導体基板と、前記第１
及び第２の半導体基板に電気的に接続された電極パッド
１０と、この電極パッドから電気的に絶縁され、かつ前
記第１及び第２の半導体基板の少なくともどちらか一方
の上に、絶縁物７を介して形成された導電性配線パタ−
ン６と、前記第１及び第２の半導体基板に対し所定位置
に配置された複数のリ−ドフレ−ム４と、前記第１の半
導体基板１と、前記第２の半導体基板２間及び前記リ−
ドフレ−ム４間を電気的に接続するための複数のボンデ
ィングワイヤ３と、前記第１の半導体基板１を間に挟ん
で配置された、前記第２の半導体基板２と前記リ−ドフ
レ−ム４間、もしくは異なる前記リ−ドフレ−ム４間の
電気的接続をとるための接続配線を有し、この接続配線
は、前記導電性配線パタ−ン６との間で電気的接続がな
されていることを特徴とする半導体装置。
【０００５】
【作用】上記のように構成された半導体装置において
は、半導体基板上の導電性配線パタ−ンがリ−ドフレ−
ムの働きをするため、半導体装置内部のリ−ドフレ−ム
の引き回しを少なくすることができる。従って、内部配
線を簡略化した半導体装置を提供できる。
は、半導体基板上の導電性配線パタ−ンがリ−ドフレ−
ムの働きをするため、半導体装置内部のリ−ドフレ−ム
の引き回しを少なくすることができる。従って、内部配
線を簡略化した半導体装置を提供できる。
【０００６】
【実施例】以下、本発明の一実施例を従来例と同一部分
には同一符号を付して図面を参照して説明する。図１は
導電性配線パタ−ン６を有する半導体基板を搭載した半
導体装置内部における素子の配置図である。リ−ドフレ
−ム４は外囲器５中に形成されており、電力用半導体基
板１及び制御用半導体基板２はそのリ−ドフレ−ム４上
に形成されている。電力用半導体基板１上には電極パッ
ド９と導電性配線パタ−ン６が形成されている。ボンデ
ィングワイヤ３は、その一端が半導体基板の周辺領域の
所定箇所に接続され、且つその他端が電極パッド９及び
導電性配線パタ−ン６に接続されている。制御用半導体
基板２は電力用半導体基板１を制御するために載置され
ている。制御用半導体基板２の電気信号は、ボンディン
グワイヤ３及びリ−ドフレ−ム４を介して電力用半導体
基板１に伝達される。半導体基板の配置はボンディング
ワイヤ３の弛みを考慮して、半導体基板同士を隣接させ
るのが好ましいが、搭載する半導体基板が増加するにつ
れ、電力用半導体基板１と制御用半導体基板２の間隔が
大きくなる場合がある。これに対応して従来技術ではリ
−ドフレ−ム４を外囲器５内を引き回して半導体基板を
囲むように形成させていたが、本発明では半導体基板上
に導電性配線パタ−ン６を形成させ、ボンディングワイ
ヤ３を中継させることにより、リ−ドフレ−ム４の引き
回しを減少させている。つぎにこの導電性配線パタ−ン
６が半導体基板上でどのように形成されているかについ
て述べる。図２は図１においてＡ−Ａ´の方向に切断し
た場合の導電性配線パタ−ン６を有する半導体基板の断
面を示したものである。電力用半導体基板はリ−ドフレ
−ム４上に形成されるが、その基板上には回路配線領域
８と絶縁膜７、絶縁膜７上に導電性配線パタ−ン６、そ
してこれらの上に表面保護膜１０が形成される。ただ
し、導電性配線パタ−ン６上はボンディングワイヤ３と
接触をとるため表面保護膜１０は形成されない。従って
導電性配線パタ−ン６は、電力用半導体基板１と回路配
線領域８から電気的に絶縁が保たれており、半導体チッ
プの電気的特性には全く影響がない。故に、導電性配線
パタ−ン６はリ−ドフレ−ム４の機能を果たすことが可
能となり、外囲器５内部におけるリ−ドフレ−ム４の引
き回しが減少する。
には同一符号を付して図面を参照して説明する。図１は
導電性配線パタ−ン６を有する半導体基板を搭載した半
導体装置内部における素子の配置図である。リ−ドフレ
−ム４は外囲器５中に形成されており、電力用半導体基
板１及び制御用半導体基板２はそのリ−ドフレ−ム４上
に形成されている。電力用半導体基板１上には電極パッ
ド９と導電性配線パタ−ン６が形成されている。ボンデ
ィングワイヤ３は、その一端が半導体基板の周辺領域の
所定箇所に接続され、且つその他端が電極パッド９及び
導電性配線パタ−ン６に接続されている。制御用半導体
基板２は電力用半導体基板１を制御するために載置され
ている。制御用半導体基板２の電気信号は、ボンディン
グワイヤ３及びリ−ドフレ−ム４を介して電力用半導体
基板１に伝達される。半導体基板の配置はボンディング
ワイヤ３の弛みを考慮して、半導体基板同士を隣接させ
るのが好ましいが、搭載する半導体基板が増加するにつ
れ、電力用半導体基板１と制御用半導体基板２の間隔が
大きくなる場合がある。これに対応して従来技術ではリ
−ドフレ−ム４を外囲器５内を引き回して半導体基板を
囲むように形成させていたが、本発明では半導体基板上
に導電性配線パタ−ン６を形成させ、ボンディングワイ
ヤ３を中継させることにより、リ−ドフレ−ム４の引き
回しを減少させている。つぎにこの導電性配線パタ−ン
６が半導体基板上でどのように形成されているかについ
て述べる。図２は図１においてＡ−Ａ´の方向に切断し
た場合の導電性配線パタ−ン６を有する半導体基板の断
面を示したものである。電力用半導体基板はリ−ドフレ
−ム４上に形成されるが、その基板上には回路配線領域
８と絶縁膜７、絶縁膜７上に導電性配線パタ−ン６、そ
してこれらの上に表面保護膜１０が形成される。ただ
し、導電性配線パタ−ン６上はボンディングワイヤ３と
接触をとるため表面保護膜１０は形成されない。従って
導電性配線パタ−ン６は、電力用半導体基板１と回路配
線領域８から電気的に絶縁が保たれており、半導体チッ
プの電気的特性には全く影響がない。故に、導電性配線
パタ−ン６はリ−ドフレ−ム４の機能を果たすことが可
能となり、外囲器５内部におけるリ−ドフレ−ム４の引
き回しが減少する。
【０００７】
【発明の効果】本発明により、半導体チップの搭載数の
増加と多出力化による内部配線の複雑化に対して、半導
体装置に、導電性配線パタ−ンを形成させた半導体基板
を搭載することにより、リ−ドフレ−ム４の引き回しが
減少し、内部配線を簡略化することができる。その結
果、半導体装置の小型化、生産性の向上を実現すること
ができる。
増加と多出力化による内部配線の複雑化に対して、半導
体装置に、導電性配線パタ−ンを形成させた半導体基板
を搭載することにより、リ−ドフレ−ム４の引き回しが
減少し、内部配線を簡略化することができる。その結
果、半導体装置の小型化、生産性の向上を実現すること
ができる。
【図１】本発明の実施例を示した半導体装置内の素子配
置図。
置図。
【図２】本発明の半導体装置に搭載される電力用半導体
基板の断面図。
基板の断面図。
【図３】従来の半導体装置内部の素子配置図。
１ 電力用半導体基板 ２ 制御用半導体基板 ３ ボンディングワイヤ ４ リ−ドフレ−ム ５ 外囲器 ６ 導電性配線パタ−ン ７ 絶縁物 ８ 回路配線領域 ９ 電極パッド １０ 表面保護膜
Claims (1)
- 【請求項１】 第１の半導体基板と、 第２の半導体基板と、 前記第１及び第２の半導体基板に電気的に接続された電
極パッドと、 この電極パッドから電気的に絶縁され、かつ前記第１及
び第２の半導体基板の少なくともどちらか一方の上に、
絶縁物を介して形成された導電性配線パタ−ンと、 前記第１及び第２の半導体基板に対し所定位置に配置さ
れた複数のリ−ドフレ−ムと、 前記第１の半導体基板と、前記第２の半導体基板間及び
前記リ−ドフレ−ム間を電気的に接続するための複数の
ボンディングワイヤと、 前記第１の半導体基板を間に挟んで配置された、前記第
２の半導体基板と前記リ−ドフレ−ム間、もしくは異な
る前記リ−ドフレ−ム間の電気的接続をとるための接続
配線を有し、この接続配線は、前記導電性配線パタ−ン
との間で電気的接続がなされていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332762A JPH07193186A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5332762A JPH07193186A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193186A true JPH07193186A (ja) | 1995-07-28 |
Family
ID=18258564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5332762A Pending JPH07193186A (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470245A (zh) * | 2014-09-30 | 2016-04-06 | 瑞萨电子株式会社 | 半导体器件 |
| EP3703123A1 (en) * | 2019-02-27 | 2020-09-02 | Infineon Technologies Austria AG | Semiconductor component and semiconductor package |
-
1993
- 1993-12-27 JP JP5332762A patent/JPH07193186A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470245A (zh) * | 2014-09-30 | 2016-04-06 | 瑞萨电子株式会社 | 半导体器件 |
| EP3002784A1 (en) * | 2014-09-30 | 2016-04-06 | Renesas Electronics Corporation | Semiconductor device |
| US9530721B2 (en) | 2014-09-30 | 2016-12-27 | Renesas Electronics Corporation | Semiconductor device |
| EP3703123A1 (en) * | 2019-02-27 | 2020-09-02 | Infineon Technologies Austria AG | Semiconductor component and semiconductor package |
| US11158569B2 (en) | 2019-02-27 | 2021-10-26 | Infineon Technologies Austria Ag | Semiconductor component and semiconductor package |
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