JPH07193195A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPH07193195A JPH07193195A JP5331105A JP33110593A JPH07193195A JP H07193195 A JPH07193195 A JP H07193195A JP 5331105 A JP5331105 A JP 5331105A JP 33110593 A JP33110593 A JP 33110593A JP H07193195 A JPH07193195 A JP H07193195A
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- Japan
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- integrated circuit
- transistor
- circuit device
- cmos
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】電源端子の静電耐圧を上げるとともにラッチア
ップが起こりにくいＣＭＯＳ集積回路装置を提供する。 【構成】ＬＤＤ構造のＣＭＯＳトランジスタ１、２、３
を有するＣＭＯＳ集積回路装置において、電源端子４と
グランド端子５間に並列に耐圧用のシングルドレイン構
造のＭＯＳトランジスタ６と、耐圧用兼ラッチアップ防
止用のジャンパーダイオード７を設けている。
ップが起こりにくいＣＭＯＳ集積回路装置を提供する。 【構成】ＬＤＤ構造のＣＭＯＳトランジスタ１、２、３
を有するＣＭＯＳ集積回路装置において、電源端子４と
グランド端子５間に並列に耐圧用のシングルドレイン構
造のＭＯＳトランジスタ６と、耐圧用兼ラッチアップ防
止用のジャンパーダイオード７を設けている。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路装置に
関するものであり、特にＣＭＯＳデバイスの保護に関す
る。
関するものであり、特にＣＭＯＳデバイスの保護に関す
る。
【０００２】
【従来の技術】ＭＯＳ集積回路において集積性を向上さ
せる場合、ＭＯＳトランジスタの微細構造化が避けられ
ない。反面、微細化を進めるとチャンネル長が短くな
り、ホットエレクトロン効果が顕著になり、ＭＯＳトラ
ンジスタの信頼性が低下する。このため、最近では従来
のシングルドレイン構造に代えてＬＤＤ（Lightly Dope
dDrain）構造が用いられている。
せる場合、ＭＯＳトランジスタの微細構造化が避けられ
ない。反面、微細化を進めるとチャンネル長が短くな
り、ホットエレクトロン効果が顕著になり、ＭＯＳトラ
ンジスタの信頼性が低下する。このため、最近では従来
のシングルドレイン構造に代えてＬＤＤ（Lightly Dope
dDrain）構造が用いられている。
【０００３】このＬＤＤ構造にすると、シングルドレイ
ン構造のように高濃度で近接している場合に比べ、空乏
層の広がりが大きくなり、電界が弱くなり、基板電流、
ゲート電流が小さくなって、信頼性が向上する。
ン構造のように高濃度で近接している場合に比べ、空乏
層の広がりが大きくなり、電界が弱くなり、基板電流、
ゲート電流が小さくなって、信頼性が向上する。
【０００４】しかしながら、ＬＤＤ構造ではゲートの酸
化膜も薄くなり、静電気破壊を起こし易い。このよう
に、ＣＭＯＳ集積回路装置は微細化するにつれて入出力
端子の静電破壊耐電圧が低下することとなった。このた
め、信号の入出力端子に保護素子を設け、且つその保護
素子や内部のＣＭＯＳ素子のゲート酸化膜に直接高い電
圧が加わらないように回路設計上の工夫を行っている。
化膜も薄くなり、静電気破壊を起こし易い。このよう
に、ＣＭＯＳ集積回路装置は微細化するにつれて入出力
端子の静電破壊耐電圧が低下することとなった。このた
め、信号の入出力端子に保護素子を設け、且つその保護
素子や内部のＣＭＯＳ素子のゲート酸化膜に直接高い電
圧が加わらないように回路設計上の工夫を行っている。
【０００５】
【発明が解決しようとする課題】一方、電源端子に接続
される素子は集積化が進むにつれて加速度的に数が増加
し、設計上の回路チェックやパターンレイアウト上のチ
ェックミスにより電源端子の静電気に対する耐圧低下が
生じるようになっている。また、ＣＭＯＳ集積回路で
は、寄生トランジスタが必然的に生じるが、この寄生ト
ランジスタはサイリスタを構成するので、一度ＯＮにな
ると、そのＯＮ状態を維持し、本来のＣＭＯＳ素子の動
作を損なう結果となる。この寄生トランジスタのＯＮ維
持状態はラッチアップと呼ばれる。
される素子は集積化が進むにつれて加速度的に数が増加
し、設計上の回路チェックやパターンレイアウト上のチ
ェックミスにより電源端子の静電気に対する耐圧低下が
生じるようになっている。また、ＣＭＯＳ集積回路で
は、寄生トランジスタが必然的に生じるが、この寄生ト
ランジスタはサイリスタを構成するので、一度ＯＮにな
ると、そのＯＮ状態を維持し、本来のＣＭＯＳ素子の動
作を損なう結果となる。この寄生トランジスタのＯＮ維
持状態はラッチアップと呼ばれる。
【０００６】本発明はこのような点に鑑みなされたもの
であって、電源端子の静電耐圧を上げるとともにラッチ
アップが起こりにくいＣＭＯＳ集積回路装置を提供する
ことを目的とする。
であって、電源端子の静電耐圧を上げるとともにラッチ
アップが起こりにくいＣＭＯＳ集積回路装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、ＬＤＤ構造のＣＭＯＳ素子を有するＣＭ
ＯＳ集積回路装置において、電源端子とグランド端子間
に並列に耐圧用のシングルドレイン構造のＭＯＳトラン
ジスタと、耐圧用兼ラッチアップ防止用のジャンパーダ
イオードを設けている。
め本発明では、ＬＤＤ構造のＣＭＯＳ素子を有するＣＭ
ＯＳ集積回路装置において、電源端子とグランド端子間
に並列に耐圧用のシングルドレイン構造のＭＯＳトラン
ジスタと、耐圧用兼ラッチアップ防止用のジャンパーダ
イオードを設けている。
【０００８】
【作用】このような構成によると、シングルドレイン構
造のＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジ
スタに比べて一次降伏電圧が低いので、電源端子に印加
された静電パルスや過電圧サージに対し一次降伏を起こ
し、内部回路への高電圧印加を阻止する。尚、シングル
ドレイン構造のＭＯＳトランジスタの二次降伏電圧は高
いので、二次降伏を起こして、それ自身が破壊してしま
う可能性は比較的少ない。一方、ジャンパーダイオード
も順方向に静電パルスや過電圧サージがかかった場合、
ＯＮして耐圧素子として働く。また、このジャンパーダ
イオードは逆方向の高い電圧に対してはＯＦＦである
が、その抵抗によって入力端子から内部のＣＭＯＳ素子
へ流れてラッチアップを起こしうる電流を制限するの
で、ラッチアップ防止としても作用する。
造のＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジ
スタに比べて一次降伏電圧が低いので、電源端子に印加
された静電パルスや過電圧サージに対し一次降伏を起こ
し、内部回路への高電圧印加を阻止する。尚、シングル
ドレイン構造のＭＯＳトランジスタの二次降伏電圧は高
いので、二次降伏を起こして、それ自身が破壊してしま
う可能性は比較的少ない。一方、ジャンパーダイオード
も順方向に静電パルスや過電圧サージがかかった場合、
ＯＮして耐圧素子として働く。また、このジャンパーダ
イオードは逆方向の高い電圧に対してはＯＦＦである
が、その抵抗によって入力端子から内部のＣＭＯＳ素子
へ流れてラッチアップを起こしうる電流を制限するの
で、ラッチアップ防止としても作用する。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本実施例のＣＭＯＳ集積回路装置の要部を
示している。１と２はＣＭＯＳを成すＰチャンネルＭＯ
ＳトランジスタとＮチャンネルＭＯＳトランジスタであ
り、３はそれらのゲートに信号を与えるＭＯＳトランジ
スタである。
する。図１は本実施例のＣＭＯＳ集積回路装置の要部を
示している。１と２はＣＭＯＳを成すＰチャンネルＭＯ
ＳトランジスタとＮチャンネルＭＯＳトランジスタであ
り、３はそれらのゲートに信号を与えるＭＯＳトランジ
スタである。
【００１０】４は電源入力端子、５はグランド端子であ
る。８は保護回路であり、この保護回路８は電源端子４
とグランド端子５間に接続されたＮチャンネルＭＯＳト
ランジスタ６と、ジャンパーダイオード７とから成って
いる。ジャンパーダイオード７はカソード側に数Ωの抵
抗Ｒを有している。
る。８は保護回路であり、この保護回路８は電源端子４
とグランド端子５間に接続されたＮチャンネルＭＯＳト
ランジスタ６と、ジャンパーダイオード７とから成って
いる。ジャンパーダイオード７はカソード側に数Ωの抵
抗Ｒを有している。
【００１１】図２は図１の回路に対応した各素子の構造
図を示している。ただし、トランジスタ３は省略してい
る。図２において、１０はＰ型の半導体基板であり、１
１と１２は、それぞれトランジスタ６のソース領域とド
レイン領域であり、Ｎ+層から成っている。１３、１４
はソース電極とドレイン電極である。１５はゲート酸化
膜であり、１６はゲート電極である。この構造から分か
るように、ＭＯＳトランジスタ６はシングルドレイン構
造である。
図を示している。ただし、トランジスタ３は省略してい
る。図２において、１０はＰ型の半導体基板であり、１
１と１２は、それぞれトランジスタ６のソース領域とド
レイン領域であり、Ｎ+層から成っている。１３、１４
はソース電極とドレイン電極である。１５はゲート酸化
膜であり、１６はゲート電極である。この構造から分か
るように、ＭＯＳトランジスタ６はシングルドレイン構
造である。
【００１２】次に、１７はＮ+拡散層であり、基板１０
とＮ+拡散層１７間にＰＮ接合のダイオード７が形成さ
れる。右のＮ+拡散層１８上のコンタクトは電源端子４
に接続され、左のＮ+拡散層１９上のコンタクトは次段
のＣＭＯＳ素子に接続される。右のコンタクト６１と左
のコンタクト６２間には、Ｎ+拡散層による抵抗分Ｒが
生じる。図１に示されているＲはＮ+拡散層による抵抗
である。
とＮ+拡散層１７間にＰＮ接合のダイオード７が形成さ
れる。右のＮ+拡散層１８上のコンタクトは電源端子４
に接続され、左のＮ+拡散層１９上のコンタクトは次段
のＣＭＯＳ素子に接続される。右のコンタクト６１と左
のコンタクト６２間には、Ｎ+拡散層による抵抗分Ｒが
生じる。図１に示されているＲはＮ+拡散層による抵抗
である。
【００１３】ＣＭＯＳを成すトランジスタ１と２は、い
ずれもＬＤＤ構造をしている。２２はＮウエルであり、
このＮウエル２２にＰ層でソース領域２３とドレイン領
域２４が形成されている。２５、２６は低濃度のＰ-拡
散層である。２７、２８はソース電極とドレイン電極で
あり、２９はゲート酸化膜、３０はゲート電極である。
上記２２〜３０によってＬＤＤ構造のＰチャンネルＭＯ
Ｓトランジスタ１が形成されている。
ずれもＬＤＤ構造をしている。２２はＮウエルであり、
このＮウエル２２にＰ層でソース領域２３とドレイン領
域２４が形成されている。２５、２６は低濃度のＰ-拡
散層である。２７、２８はソース電極とドレイン電極で
あり、２９はゲート酸化膜、３０はゲート電極である。
上記２２〜３０によってＬＤＤ構造のＰチャンネルＭＯ
Ｓトランジスタ１が形成されている。
【００１４】次に、３１〜３８はＬＤＤ構造のＮチャン
ネルＭＯＳトランジスタ２を形成している。ここで、３
１、３２はＮ+層よりなるドレイン領域とソース領域で
あり、３３、３４は低濃度のＮ-拡散層である。３５は
ドレイン電極、３６はソース電極、３７はゲート酸化
膜、３８はゲート電極である。３９はグランド接続用の
Ｐ+領域である。
ネルＭＯＳトランジスタ２を形成している。ここで、３
１、３２はＮ+層よりなるドレイン領域とソース領域で
あり、３３、３４は低濃度のＮ-拡散層である。３５は
ドレイン電極、３６はソース電極、３７はゲート酸化
膜、３８はゲート電極である。３９はグランド接続用の
Ｐ+領域である。
【００１５】トランジスタ１とトランジスタ２及び基板
１０によって寄生のＰＮＰトランジスタＱ１とＮＰＮト
ランジスタＱ２が形成される。トランジスタ１のソース
電極を通して入力される電流がＰＮＰトランジスタＱ１
のエミッタに流入してＰＮＰトランジスタＱ１をＯＮさ
せると、ＮＰＮトランジスタＱ２もＯＮする。トランジ
スタＱ１とＱ２はサイリスタを構成するので、一度ＯＮ
になると、ラッチアップを起こす。しかし、本実施例で
は、ジャンパーダイオード７を成す部分の抵抗Ｒによっ
て電源端子４からトランジスタ１側へ流れる電流が制限
されるので、過電圧サージ等が電源端子に加わっても前
記ラッチアップは起こり難くくなる。
１０によって寄生のＰＮＰトランジスタＱ１とＮＰＮト
ランジスタＱ２が形成される。トランジスタ１のソース
電極を通して入力される電流がＰＮＰトランジスタＱ１
のエミッタに流入してＰＮＰトランジスタＱ１をＯＮさ
せると、ＮＰＮトランジスタＱ２もＯＮする。トランジ
スタＱ１とＱ２はサイリスタを構成するので、一度ＯＮ
になると、ラッチアップを起こす。しかし、本実施例で
は、ジャンパーダイオード７を成す部分の抵抗Ｒによっ
て電源端子４からトランジスタ１側へ流れる電流が制限
されるので、過電圧サージ等が電源端子に加わっても前
記ラッチアップは起こり難くくなる。
【００１６】図３において、ａは前記ＬＤＤ構造のＭＯ
Ｓトランジスタ１と２の電圧対電流特性を示している。
また、ｂはシングルドレイン構造のＭＯＳトランジスタ
６の電圧対電流特性を示している。これから分かるよう
に、シングルドレイン構造のトランジスタ６はＬＤＤ構
造のトランジスタ１、２に比し、一次降伏電圧が低く、
二次降伏電圧が高い。このため、電源端子４に正の静電
パルスや過電圧サージが加わったとき、トランジスタ６
がＯＮし、内部のトランジスタ１、２の破壊を防止す
る。このトランジスタの二次降伏電圧は高いので、それ
自身が壊れる可能性は低い。尚、電源端子４に負の静電
パルスや過電圧サージが加わった場合には、トランジス
タ６はＯＦＦであるが、トランジスタ６の寄生ダイオー
ドはＯＮし、又ダイオード７がＯＮして内部のトランジ
スタ１、２を保護する。
Ｓトランジスタ１と２の電圧対電流特性を示している。
また、ｂはシングルドレイン構造のＭＯＳトランジスタ
６の電圧対電流特性を示している。これから分かるよう
に、シングルドレイン構造のトランジスタ６はＬＤＤ構
造のトランジスタ１、２に比し、一次降伏電圧が低く、
二次降伏電圧が高い。このため、電源端子４に正の静電
パルスや過電圧サージが加わったとき、トランジスタ６
がＯＮし、内部のトランジスタ１、２の破壊を防止す
る。このトランジスタの二次降伏電圧は高いので、それ
自身が壊れる可能性は低い。尚、電源端子４に負の静電
パルスや過電圧サージが加わった場合には、トランジス
タ６はＯＦＦであるが、トランジスタ６の寄生ダイオー
ドはＯＮし、又ダイオード７がＯＮして内部のトランジ
スタ１、２を保護する。
【００１７】上記実施例では、Ｐ型基板を用いた場合を
挙げたが、Ｎ型基板を用いたものであってもよい。ま
た、上記実施例で、トランジスタ６はＮチャンネル型で
あったが、Ｐチャンネル型としてもよい。その場合は、
ゲートを電源端子４でなく、グランド端子５に接続す
る。
挙げたが、Ｎ型基板を用いたものであってもよい。ま
た、上記実施例で、トランジスタ６はＮチャンネル型で
あったが、Ｐチャンネル型としてもよい。その場合は、
ゲートを電源端子４でなく、グランド端子５に接続す
る。
【００１８】図４は上述した保護回路８の適用例につい
て示している。１つの集積回路装置に複数の電源端子が
設けられている場合があるが、このとき電源端子４０に
関し、内部の寄生ダイオード４１が充分大きく、これが
保護回路の役割をする場合には、この電源端子４０に保
護回路は設けない。一方、内部の寄生ダイオード４２が
小さい電源端子４３に関しては保護回路８を設ける。
て示している。１つの集積回路装置に複数の電源端子が
設けられている場合があるが、このとき電源端子４０に
関し、内部の寄生ダイオード４１が充分大きく、これが
保護回路の役割をする場合には、この電源端子４０に保
護回路は設けない。一方、内部の寄生ダイオード４２が
小さい電源端子４３に関しては保護回路８を設ける。
【００１９】
【発明の効果】以上説明したように、本発明によればＬ
ＤＤ構造のＣＭＯＳを有する超微細化の集積回路であっ
ても、電源端子から入ってくる外部サージ電圧や静電パ
ルスによる誤動作や破壊を充分防止することができると
ともに、寄生サイリスタのラッチアップを充分防止する
ことができる。
ＤＤ構造のＣＭＯＳを有する超微細化の集積回路であっ
ても、電源端子から入ってくる外部サージ電圧や静電パ
ルスによる誤動作や破壊を充分防止することができると
ともに、寄生サイリスタのラッチアップを充分防止する
ことができる。
【図１】本発明を実施したＣＭＯＳ集積回路装置の要部
回路図。
回路図。
【図２】その構造図。
【図３】ＬＤＤ構造とシングルドレイン構造の各ＭＯＳ
トランジスタの電圧対電流の特性図。
トランジスタの電圧対電流の特性図。
【図４】本発明の他の実施例の要部回路図。
１、２ ＣＭＯＳを構成するＬＤＤ構造のＭＯＳトラン
ジスタ ４ 電源端子 ５ グランド端子 ６ シングルドレイン構造のＭＯＳトランジスタ ７ ジャンパーダイオード ８ 保護回路 １０ 半導体基板 Ｑ１、Ｑ２ サイリスタを構成する寄生トランジスタ
ジスタ ４ 電源端子 ５ グランド端子 ６ シングルドレイン構造のＭＯＳトランジスタ ７ ジャンパーダイオード ８ 保護回路 １０ 半導体基板 Ｑ１、Ｑ２ サイリスタを構成する寄生トランジスタ
Claims (1)
- 【請求項１】ＬＤＤ構造のＣＭＯＳ素子を有するＣＭＯ
Ｓ集積回路装置において、電源端子とグランド端子間に
並列に耐圧用のシングルドレイン構造のＭＯＳトランジ
スタと、耐圧用兼ラッチアップ防止用のジャンパーダイ
オードを設けたことを特徴とするＣＭＯＳ集積回路装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33110593A JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ集積回路装置 |
| US08/363,880 US5561312A (en) | 1993-12-27 | 1994-12-27 | Protection device for a CMOS integrated circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33110593A JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193195A true JPH07193195A (ja) | 1995-07-28 |
| JP3320872B2 JP3320872B2 (ja) | 2002-09-03 |
Family
ID=18239923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33110593A Expired - Fee Related JP3320872B2 (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5561312A (ja) |
| JP (1) | JP3320872B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| US6943412B1 (en) | 1999-08-20 | 2005-09-13 | Nec Corporation | Semiconductor integrated circuit |
| JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3497689B2 (ja) * | 1997-03-14 | 2004-02-16 | 富士通株式会社 | 情報処理装置 |
| US5854504A (en) * | 1997-04-01 | 1998-12-29 | Maxim Integrated Products, Inc. | Process tolerant NMOS transistor for electrostatic discharge protection |
| US6236088B1 (en) * | 1997-06-30 | 2001-05-22 | Intersil Corporation | Semiconductor device gate structure for thermal overload protection |
| JP3720999B2 (ja) * | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
| JP4648533B2 (ja) * | 2000-10-30 | 2011-03-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US6417541B1 (en) * | 2001-01-12 | 2002-07-09 | Chartered Semiconductor Manufacturing Ltd | ESD protection network with field oxide device and bonding pad |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US7773442B2 (en) | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US8300370B2 (en) * | 2008-11-14 | 2012-10-30 | Mediatek Inc. | ESD protection circuit and circuitry of IC applying the ESD protection circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
-
1993
- 1993-12-27 JP JP33110593A patent/JP3320872B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/363,880 patent/US5561312A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
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| JP2010098838A (ja) * | 2008-10-16 | 2010-04-30 | Seiko Npc Corp | チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5561312A (en) | 1996-10-01 |
| JP3320872B2 (ja) | 2002-09-03 |
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