JPH07193214A - Via hole and method of forming the same - Google Patents

Via hole and method of forming the same

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JPH07193214A
JPH07193214A JP5330822A JP33082293A JPH07193214A JP H07193214 A JPH07193214 A JP H07193214A JP 5330822 A JP5330822 A JP 5330822A JP 33082293 A JP33082293 A JP 33082293A JP H07193214 A JPH07193214 A JP H07193214A
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JP
Japan
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layer
forming
hole
via hole
plating layer
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JP5330822A
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Japanese (ja)
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Katsuya Ozaki
克也 小崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 基板表面から高アスペクト比の貫通穴の内壁
の全域にかけて、厚みの大きい低抵抗金属層が高い密着
性でもって密着したバイアホール及びその形成方法を得
る。 【構成】 基板１の凹状穴１ａの内面を含む表面全域
に、該凹状穴１ａの内面に対して高い密着性を有し、か
つ、給電層機能を有するスパッタ層８を形成した後、該
スパッタ層８を触媒として、上記スパッタ層表面及び上
記凹状穴の内面の上記スパッタ層が形成されていない部
分に、これらスパッタ層表面及び凹状穴の内面に対して
高い密着性が得られる無電解Ｎｉ系合金メッキ層７を形
成し、上記スパッタ属８と上記無電解Ｎｉ合金メッキ層
７を給電層として、電解Ａｕメッキ層９を形成し、この
後、基板裏面の研磨及び裏面配線１１の形成を行う。 (57) [Summary] [Object] To obtain a via hole in which a low-resistance metal layer having a large thickness is in close contact with high adhesion from the substrate surface to the entire inner wall of a through hole having a high aspect ratio, and a method for forming the via hole. A sputtering layer 8 having high adhesion to the inner surface of the recessed hole 1a and having a power supply layer function is formed on the entire surface of the substrate 1 including the inner surface of the recessed hole 1a. Using the layer 8 as a catalyst, an electroless Ni-based material that provides high adhesion to the surface of the sputter layer and the inner surface of the recessed hole where the sputter layer is not formed, to the surface of the sputter layer and the inner surface of the recessed hole. The alloy plating layer 7 is formed, the electrolytic Au plating layer 9 is formed using the sputter metal 8 and the electroless Ni alloy plating layer 7 as power feeding layers, and then the back surface of the substrate is polished and the back wiring 11 is formed. .

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明はバイアホール及びその
形成方法に関し、特に高アスペクト比の穴を有するバイ
アホール及びその形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a via hole and a method for forming the same, and more particularly to a via hole having a high aspect ratio hole and a method for forming the same.

【０００２】[0002]

【従来の技術】従来より、半導体装置において、半導体
または絶縁体からなる基板の表面から、該基板に形成さ
れた貫通穴を介して該基板の裏面に導通する配線構造、
即ち、バイアホールを形成することが一般に行われてい
る。図９は従来の半導体装置におけるバイアホールの形
成工程を示す工程別断面図である。図において、１はＧ
ａＡｓ基板、１ａは凹状穴、１ｂは貫通穴、２はＳｉ
Ｎ，ＳｉＯＮ等からなる絶縁膜、３３はフォトレジスト
パターン、８は例えばＴｉ，Ａｕをこの順にスパッタリ
ングして得られたスパッタリングデポジション層（以
下、スパッタ層と称す。）、８ａは凹状の穴１ａの内壁
面のスパッタ層８が形成されなかった領域、９は電解Ａ
ｕメッキ層、１０は配線パターン、１１は基板１裏面に
蒸着，メッキ等により形成された低抵抗金属層である。2. Description of the Related Art Conventionally, in a semiconductor device, a wiring structure for conducting from a surface of a substrate made of a semiconductor or an insulator to a back surface of the substrate through a through hole formed in the substrate,
That is, forming a via hole is generally performed. 9A to 9C are cross-sectional views showing the steps of forming a via hole in a conventional semiconductor device. In the figure, 1 is G
aAs substrate, 1a is a concave hole, 1b is a through hole, 2 is Si
An insulating film made of N, SiON or the like, 33 is a photoresist pattern, 8 is a sputtering deposition layer (hereinafter referred to as a sputter layer) obtained by sputtering Ti and Au in this order, and 8a is a concave hole 1a. A region 9 where the sputter layer 8 is not formed on the inner wall surface of
The u-plated layer, 10 is a wiring pattern, and 11 is a low resistance metal layer formed on the back surface of the substrate 1 by vapor deposition, plating or the like.

【０００３】以下、この図に基づいてバイアホールの形
成工程を説明する。先ず、ＧａＡｓ基板１表面に例えば
ＳｉＮやＳｉＯＮ等からなる絶縁膜２を形成し、次い
で、図示しないフォトレジストパターンを形成した後、
このフォトレジストパターンをマスクにして、絶縁膜２
とＧａＡｓ基板１に、例えば反応性イオンエッチング
（以下、ＲＩＥと称す。）を施して、所定の幅及び深さ
を有する凹状穴１ａを形成し、この後、上記フォトレジ
ストパターンを除去すると図９(a) に示す状態となる。The process of forming a via hole will be described below with reference to this drawing. First, an insulating film 2 made of, for example, SiN or SiON is formed on the surface of a GaAs substrate 1, and then a photoresist pattern (not shown) is formed,
Using this photoresist pattern as a mask, the insulating film 2
9 and the GaAs substrate 1 are subjected to, for example, reactive ion etching (hereinafter referred to as RIE) to form a concave hole 1a having a predetermined width and depth. After that, when the photoresist pattern is removed, as shown in FIG. The state shown in (a) is reached.

【０００４】次に、凹状穴１ａの内面を含むＧａＡｓ基
板１表面の全面に対して、スパッタリングにより例えば
ＴｉとＡｕをこの順にスパッタリングしたスパッタ層８
を形成し（図９(b) ）、続いて、上記スパッタ層８の配
線とすべき部分以外の部分上にフォトレジストパターン
３３を形成した後、該フォトレジストパターン３３をマ
スクにして、上記スパッタ層８の低抵抗金属層を給電層
として、上記スパッタ層８の露出部表面に選択的に電解
Ａｕメッキ層９を形成すると、図９(c) に示す状態とな
る。Next, a sputtering layer 8 formed by sputtering, for example, Ti and Au in this order on the entire surface of the GaAs substrate 1 including the inner surface of the recessed hole 1a.
(FIG. 9 (b)), and subsequently, after forming a photoresist pattern 33 on the portion of the sputter layer 8 other than the portion to be the wiring, using the photoresist pattern 33 as a mask, the sputtering is performed. When the electrolytic Au plating layer 9 is selectively formed on the exposed surface of the sputter layer 8 using the low resistance metal layer of the layer 8 as a power feeding layer, the state shown in FIG. 9C is obtained.

【０００５】次に、上記フォトレジストパターン３３を
除去した後、イオンミリングまたはエッチングにより、
スパッタ層８の上記フォトレジストパターン３３の下に
配設されていた部分を選択的に除去すると、図９(d) に
示すように、配線パターン１０がＧａＡｓ基板１表面上
から凹状穴１ａの内壁面に沿って形成される。Next, after removing the photoresist pattern 33, by ion milling or etching,
When the portion of the sputter layer 8 disposed under the photoresist pattern 33 is selectively removed, the wiring pattern 10 is formed on the surface of the GaAs substrate 1 in the concave hole 1a as shown in FIG. 9 (d). It is formed along the wall surface.

【０００６】次に、ＧａＡｓ基板１を裏面側から研磨し
て貫通穴１ｂを形成し、該貫通穴１ｂから上記配線パタ
ーン１０の底部を露出させた後、最後に、この露出した
上記配線パターン１０の表面とＧａＡｓ基板１の裏面に
蒸着またはメッキによりＡｕ等からなる低抵抗金属層１
１を形成する。このようなバイアホールは、より具体的
には、高周波半導体ＩＣチップのマイクロストリップ線
路の接地用配線構造やＦＥＴのソース接地用配線構造と
して使用される。Next, the GaAs substrate 1 is polished from the back surface side to form a through hole 1b, the bottom portion of the wiring pattern 10 is exposed from the through hole 1b, and finally, the exposed wiring pattern 10 is formed. A low resistance metal layer 1 made of Au or the like on the front surface of the substrate and the back surface of the GaAs substrate 1 by vapor deposition or plating.
1 is formed. More specifically, such a via hole is used as a grounding wiring structure of a microstrip line of a high frequency semiconductor IC chip or a source grounding wiring structure of an FET.

【０００７】図１０，１１は、上記バイアホールを、Ｆ
ＥＴのソース接地用配線構造として用いた高周波高出力
ＭＭＩＣチップを示す図であり、図１０(a) はその構造
を概略的に示した平面図、図１０(b) は図１０(a) に図
示の符号Ａで示す部分を拡大して示す平面図、図１１
(a) は図１０(a) のXIa −XIa 線における断面構造を概
略的に示した図、図１１(b) は図１０(b) のXIb −XIb
線における断面構造を概略的に示した図である。FIGS. 10 and 11 show the above via hole as F
FIG. 11 is a diagram showing a high-frequency high-power MMIC chip used as a wiring structure for source grounding of ET, FIG. 10 (a) is a plan view schematically showing the structure, and FIG. 10 (b) is shown in FIG. 10 (a). 11 is an enlarged plan view showing a portion indicated by reference numeral A in FIG.
(a) is a diagram schematically showing a cross-sectional structure taken along line XIa-XIa of FIG. 10 (a), and FIG. 11 (b) is XIb-XIb of FIG. 10 (b).
It is the figure which showed roughly the cross-section structure in a line.

【０００８】図において、２００は電界効果トランジタ
（以下、ＦＥＴと称す。）等の能動素子を複数搭載した
ＧａＡｓＭＭＩＣチップ（以下、単に半導体チップと称
す。）で、そのＧａＡｓ基板１上には、複数のＦＥＴが
一列に並べられて形成されており、複数のＦＥＴの各ゲ
ート電極２０３ａは共通ゲート電極２０３で一つに繋が
り、ゲートボンディングパッド２０３に接続されてい
る。また、２０１ａは複数のＦＥＴの各ドレイン電極に
接続されたドレイン配線で、共通ドレイン配線２０１で
一つに繋がり、ドレインボンディングパッド２２１に接
続されている。また、１０ａは複数のＦＥＴの各ソース
電極に接続されたソース接地用配線で、これが、上記図
１１で示した配線パターン１０に相当し、貫通穴１ｂを
介して基板１裏面の接地された低抵抗金属層１１ａに接
続されている。In the figure, reference numeral 200 denotes a GaAs MMIC chip (hereinafter simply referred to as a semiconductor chip) on which a plurality of active elements such as field effect transistors (hereinafter referred to as FET) are mounted, and a plurality of GaAs MMIC chips are provided on the GaAs substrate 1. FETs are arranged in a line, and the gate electrodes 203a of the plurality of FETs are connected together by a common gate electrode 203 and connected to the gate bonding pad 203. Further, 201a is a drain wiring connected to each drain electrode of a plurality of FETs, which are connected together by a common drain wiring 201 and connected to a drain bonding pad 221. Reference numeral 10a is a source grounding wiring connected to each source electrode of a plurality of FETs, which corresponds to the wiring pattern 10 shown in FIG. 11, and is connected to the grounded low side of the back surface of the substrate 1 through the through hole 1b. It is connected to the resistance metal layer 11a.

【０００９】[0009]

【発明が解決しようとする課題】ところで、従来のバイ
アホールの形成工程は、上記のように、基板に形成され
た凹状穴１ａの内面を含む基板１の全面に対してスパッ
タ層８を形成した後、このスパッタ層８を給電層とし
て、電解メッキにより、該スパッタ層８の配線となるべ
き部分の表面にＡｕメッキ層９を選択的に形成し、この
後、基板１裏面を研磨して、上記凹状穴１ａを貫通させ
（貫通穴１ｂを形成し）、基板１裏面に低抵抗金属層１
１を形成することによって、形成されている。In the conventional via hole forming process, the sputter layer 8 is formed on the entire surface of the substrate 1 including the inner surface of the concave hole 1a formed in the substrate as described above. After that, the Au plating layer 9 is selectively formed on the surface of the portion of the sputtering layer 8 to be the wiring by electrolytic plating using the sputtering layer 8 as a power feeding layer, and then the back surface of the substrate 1 is polished, The low-resistance metal layer 1 is formed on the back surface of the substrate 1 by penetrating the concave hole 1a (forming a through hole 1b).
It is formed by forming 1.

【００１０】しかしながら、このような従来の方法で
は、凹状穴１ａが高アスペクト比を有する場合（例え
ば、開口幅６０μｍ以下，深さ１００μｍ以上）、図９
(b) に示すように、電解メッキを行う際の給電層となる
スパッタ層８を凹状穴１ａの内壁面全域に均一な厚みに
形成することができないため、電解Ａｕメッキ層９を凹
状穴１ａの内壁面に沿って均一な厚みに形成することが
できないという問題点があった。特に、スパッタ層８が
凹状穴１ａ内で完全に途切れてしまった場合には、凹状
穴１ａ内の上部と下部で電解Ａｕメッキ層９が途切れて
しまい、基板を研磨して上記凹状穴１ａを貫通させても
（貫通穴１ｂを形成しても）、基板１の表面側の配線
（電解Ａｕメッキ層９）と、裏面側の配線（低抵抗金属
層１１）とを貫通穴１ｂを介して導通できなくなってし
まうという問題点があった。However, in such a conventional method, when the concave hole 1a has a high aspect ratio (for example, the opening width is 60 μm or less and the depth is 100 μm or more), as shown in FIG.
As shown in (b), since it is not possible to form the sputter layer 8 serving as a power supply layer for electrolytic plating with a uniform thickness over the entire inner wall surface of the concave hole 1a, the electrolytic Au plating layer 9 is formed in the concave hole 1a. There was a problem that it could not be formed to a uniform thickness along the inner wall surface of the. In particular, when the sputtered layer 8 is completely discontinued in the concave hole 1a, the electrolytic Au plating layer 9 is discontinuous at the upper part and the lower part in the concave hole 1a, and the substrate is polished to form the concave hole 1a. Even if it is penetrated (even if the through hole 1b is formed), the wiring on the front surface side of the substrate 1 (electrolytic Au plating layer 9) and the wiring on the back surface side (low resistance metal layer 11) are provided through the through hole 1b. There was a problem that it could not be conducted.

【００１１】また、従来技術として、無電解メッキによ
り基板に形成された凹状穴に対してその内壁の全域にＡ
ｕメッキ層を形成した後、基板の研磨，裏面配線の形成
を行う方法があるが、Ａｕ層を無電解メッキで形成する
場合、メッキの成長速度が著しく遅いため、厚みの小さ
いメッキ層しか得ることができず、また、Ａｕメッキ層
は穴の内壁面との密着性が低いため、強度的に安定で、
しかも、低抵抗なバイアホールを形成することができな
いという問題点があった。In addition, as a conventional technique, a concave hole formed in a substrate by electroless plating is filled with A over the entire inner wall thereof.
Although there is a method of polishing the substrate and forming backside wiring after forming the u-plated layer, when the Au layer is formed by electroless plating, the growth rate of the plating is remarkably slow, and thus only the plated layer having a small thickness is obtained. In addition, since the Au plated layer has low adhesion to the inner wall surface of the hole, it is stable in strength,
In addition, there is a problem that a low resistance via hole cannot be formed.

【００１２】この発明は上記のような問題点を解消する
ためになされたものであり、半導体または絶縁体からな
る基板表面から高アスペクト比の貫通穴の内壁の全域に
かけて、大きな厚みの低抵抗金属層が高い密着性でもっ
て密着したバイアホール及びその形成方法を得ることを
目的とするものである。The present invention has been made to solve the above problems, and has a large thickness and low resistance metal from the surface of a substrate made of a semiconductor or an insulator to the entire inner wall of a through hole having a high aspect ratio. It is an object of the present invention to obtain a via hole in which a layer is in close contact with high adhesion and a method for forming the via hole.

【００１３】[0013]

【課題を解決するための手段】この発明にかかるバイア
ホール及びその形成方法は、基板の凹状穴の内面に、ス
パッタリングと無電解メッキを用いて、給電層機能を有
する下地金属層を形成した後、該下地金属層を給電層と
して、低抵抗金属からなる電解メッキ層を形成し、この
後、基板裏面の研磨及び裏面配線の形成を行うようにし
たものである。According to the present invention, a via hole and a method for forming the via hole are provided after forming a base metal layer having a power feeding layer function on the inner surface of a concave hole of a substrate by using sputtering and electroless plating. The underlying metal layer is used as a power feeding layer to form an electrolytic plating layer made of a low resistance metal, and thereafter, the back surface of the substrate is polished and the back surface wiring is formed.

【００１４】更に、この発明にかかるバイアホール及び
その形成方法は、その所定領域に凹状穴が形成された基
板の該凹状穴の内面を含む表面全域に、該凹状穴の内面
に対して高い密着性を有し、かつ、給電層機能を有する
スパッタ層を形成した後、該スパッタ層を触媒とする無
電解メッキにより、上記スパッタ層表面及び上記凹状穴
の内面の上記スパッタ層が形成されていない部分に、こ
れらスパッタ層表面及び凹状穴の内面に対して高い密着
性が得られる金属からなる無電解メッキ層を形成し、上
記スパッタ層と上記無電解メッキ層を給電層として、低
抵抗金属からなる電解メッキ層を形成した後、基板裏面
の研磨及び裏面配線の形成を行うようにしたものであ
る。Further, the via hole according to the present invention and the method for forming the via hole have a high close contact with the inner surface of the recessed hole over the entire surface including the inner surface of the recessed hole of the substrate in which the recessed hole is formed in the predetermined region. After forming the sputter layer having the property of supplying electricity and the function of the power feeding layer, the sputter layer on the surface of the sputter layer and the inner surface of the recessed hole is not formed by electroless plating using the sputter layer as a catalyst. In the part, an electroless plating layer made of a metal having high adhesion to the surface of the sputter layer and the inner surface of the concave hole is formed, and the sputter layer and the electroless plating layer are used as a power feeding layer, and a low resistance metal is formed. After the electrolytic plating layer is formed, the back surface of the substrate is polished and the back surface wiring is formed.

【００１５】更に、この発明にかかるバイアホール及び
その形成方法は、基板に形成された所定深さの凹状穴の
内面に、該凹状穴の内面に対して高い密着性が得られる
金属からなる無電解メッキ層を選択的に形成し、該無電
解メッキ層表面及び上記基板表面の全域に、これら表面
に対して高い密着性を有し、かつ、給電機能を有するス
パッタ層を形成し、上記スパッタ層と上記無電解メッキ
層を給電層として、低抵抗金属からなる電解メッキ層を
形成した後、基板裏面の研磨及び裏面配線の形成を行う
ようにしたものである。Further, the via hole according to the present invention and the method for forming the via hole are made of a metal which has a high adhesion to the inner surface of the concave hole formed in the substrate and having a predetermined depth. An electrolytic plating layer is selectively formed, and a sputter layer having high adhesion to the surfaces of the electroless plating layer and the surface of the substrate and having a power supply function is formed on the entire surface of the electroless plating layer and the sputtering surface. After the electrolytic plating layer made of a low resistance metal is formed by using the layer and the electroless plating layer as a power feeding layer, the back surface of the substrate is polished and the back surface wiring is formed.

【００１６】更に、この発明にかかるバイアホール及び
その形成方法は、上記凹状穴の内面に選択的に形成され
る無電解メッキ層を、その端部が、上記凹状穴から上記
基板表面より高い位置に突出しないよう形成し、この
後、上記スパッタ層と電解メッキ層を形成するようにし
たものである。Further, in the via hole and the method for forming the via hole according to the present invention, the electroless plating layer selectively formed on the inner surface of the recessed hole is positioned such that the end thereof is higher than the substrate surface from the recessed hole. It is formed so that it does not protrude, and then the sputter layer and the electrolytic plating layer are formed.

【００１７】[0017]

【作用】この発明においては、上記構成としたことによ
り、上記スパッタリングと無電解メッキを用いて形成さ
れる下地金属層によって、基板の凹状穴の内面全域が被
覆されることとなり、低抵抗金属からなる大きな厚みの
電解メッキを、該凹状穴の内面全域に沿って途切れを生
ずることなく形成することができる。In the present invention, by virtue of the above constitution, the entire inner surface of the concave hole of the substrate is covered with the base metal layer formed by using the above-mentioned sputtering and electroless plating. It is possible to form electrolytic plating having a large thickness along the entire inner surface of the concave hole without interruption.

【００１８】更に、この発明においては、上記構成とし
たことにより、凹状穴の内面全域がスパッタ層と無電解
メッキ層とにより被覆されることとなり、低抵抗金属か
らなる大きな厚みの電解メッキ層を凹状穴の内面全域に
沿って途切れを生ずることなく形成することができ、し
かも、上記スパッタ層と無電解メッキ層が、上記凹状穴
の内面に対して高い密着性を有するので、上記低抵抗金
属からなる電解メッキ層は、これらスパッタ層と無電解
メッキ層を媒介にして上記凹状穴の内面に対して高い密
着性をもって形成される。Further, according to the present invention, by virtue of the above construction, the entire inner surface of the concave hole is covered with the sputter layer and the electroless plating layer, and an electrolytic plating layer of a large thickness made of a low resistance metal is formed. The low-resistance metal can be formed along the entire inner surface of the recessed hole without interruption, and the sputter layer and the electroless plating layer have high adhesion to the inner surface of the recessed hole. The electrolytic plating layer made of is formed with high adhesion to the inner surface of the concave hole through the sputter layer and the electroless plating layer.

【００１９】更に、この発明においては、上記構成とし
たことにより、無電解メッキ層が凹状穴の内部から上記
基板表面より高い位置に突出しないので、スパッタ層と
電解メッキ層が、基板表面の凹状穴の開口周辺部で盛り
上がって形成されることがなくなり、上記スパッタ層及
び電解メッキ層を基板表面に平坦に形成することができ
る。Further, according to the present invention, since the electroless plating layer does not project from the inside of the concave hole to a position higher than the substrate surface by the above-mentioned structure, the sputter layer and the electrolytic plating layer are formed on the concave surface of the substrate surface. It is prevented from being raised and formed around the opening of the hole, and the sputter layer and the electrolytic plating layer can be formed flat on the substrate surface.

【００２０】[0020]

【実施例】【Example】

実施例１．図１はこの発明の実施例１による半導体装置
におけるバイアホールの形成工程を示す工程別断面図で
あり、図において、図９と同一符号は同一または相当す
る部分を示し、７はＮｉ−Ｐ，Ｎｉ−ＢまたはＮｉ−Ｂ
−Ｗ合金からなる無電解メッキ層（以下、無電解Ｎｉ系
合金メッキ層と称す。）である。Example 1. 1 is a cross-sectional view showing the steps of forming a via hole in a semiconductor device according to a first embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 9 denote the same or corresponding portions, and 7 denotes Ni-P, Ni-B or Ni-B
An electroless plating layer made of a -W alloy (hereinafter referred to as an electroless Ni-based alloy plating layer).

【００２１】以下、この図に基づいてバイアホールの形
成工程を説明する。先ず、ＧａＡｓ基板１表面に例えば
ＳｉＮやＳｉＯＮ等からなる絶縁膜２を形成し、次い
で、図示しないフォトレジストパターンを形成した後、
このフォトレジストパターンをマスクにして、絶縁膜２
とＧａＡｓ基板１に、例えばＲＩＥを施して、深さが１
００〜１２０μｍ、開口幅が５０〜６０μｍの凹状穴１
ａを形成し、この後、上記フォトレジストパターンを除
去する。The process for forming via holes will be described below with reference to this drawing. First, an insulating film 2 made of, for example, SiN or SiON is formed on the surface of a GaAs substrate 1, and then a photoresist pattern (not shown) is formed,
Using this photoresist pattern as a mask, the insulating film 2
And the GaAs substrate 1 is subjected to RIE, for example, so that the depth is 1
Recessed hole 1 with an opening width of 50 to 60 μm
After forming a, the photoresist pattern is removed.

【００２２】次に、凹状穴１ａの内面を含むＧａＡｓ基
板１表面の全面に対して、例えば、スパッタリングによ
り、厚みが５００オングストローム以下のＴｉ，Ｃｒま
たはＮｉからなる密着層と、厚みが２０００オングスト
ローム程度のＡｕからなる低抵抗金属層をこの順に積層
したスパッタ層８を形成し（図１(a) ）、続いて、上記
スパッタ層８の配線とすべき部分以外の部分上にフォト
レジストパターン３３を形成した後、該フォトレジスト
パターン３３をマスクにして、上記スパッタ層８を触媒
として、上記スパッタ層８の露出部の表面及び上記凹状
穴１ａの内面の上記スパッタ層８が形成されていない部
分に、選択的に厚み５０００オングストローム程度の無
電解Ｎｉ系合金メッキ層７を形成する（図１(b) 。ここ
で、無電解Ｎｉ系合金メッキ層７は、上記スパッタ層８
の表面及び凹状穴１ａの内面に対して高い密着性でもっ
て密着する。Next, with respect to the entire surface of the GaAs substrate 1 including the inner surface of the concave hole 1a, for example, by sputtering, an adhesion layer made of Ti, Cr or Ni having a thickness of 500 angstroms or less and a thickness of about 2000 angstroms. A low resistance metal layer made of Au is laminated in this order to form a sputter layer 8 (FIG. 1 (a)), and then a photoresist pattern 33 is formed on a portion of the sputter layer 8 other than a portion to be wiring. After the formation, the photoresist pattern 33 is used as a mask, and the sputter layer 8 is used as a catalyst for the surface of the exposed portion of the sputter layer 8 and the inner surface of the recessed hole 1a on the portion where the sputter layer 8 is not formed. Then, an electroless Ni-based alloy plating layer 7 having a thickness of about 5000 angstroms is selectively formed (FIG. 1 (b). Plating layer 7, the sputtered layer 8
And the inner surface of the concave hole 1a with high adhesion.

【００２３】次に、上記スパッタ層８のＡｕからなる低
抵抗金属層及び無電解Ｎｉ合金メッキ層７を給電層とし
て、該無電解Ｎｉ系合金メッキ層７表面に厚さ３μｍ以
上の電解Ａｕメッキ層９を形成する（図１(c) ）。次
に、上記フォトレジストパターン３３を除去した後、イ
オンミリングまたはエッチングにより、上記スパッタ層
８の上記フォトレジストパターン３３の下に配設されて
いた部分を選択的に除去すると、ＧａＡｓ基板１表面上
から凹状穴１ａの内壁面に沿って配線パターン１０が形
成される。そして、この後、ＧａＡｓ基板１を裏面側か
ら研磨し、凹状穴１ａを貫通させて貫通穴１ｂを形成し
て、上記配線パターン１０の底部を該貫通穴１ｂから露
出させた後、この露出した上記配線パターン１０の表面
とＧａＡｓ基板１の裏面に蒸着またはメッキによりＡｕ
層１１を形成すると、貫通穴１ｂを介して、配線パター
ン１０と裏面配線としてのＡｕ層１１が導通したバイア
ホールが得られる（図１(d) ）。ここで、ＧａＡｓ基板
１裏面の研磨は、スパッタ層８のＴｉ，ＣｒまたはＮｉ
からなる密着層が高抵抗であるので、該密着層が研磨に
より除去されて、その上層のＡｕからなる低抵抗金属層
が基板１裏面から露出するまで行うのが好ましい。Next, using the low resistance metal layer of Au of the sputter layer 8 and the electroless Ni alloy plating layer 7 as a power feeding layer, the surface of the electroless Ni alloy plating layer 7 is electrolytically Au plated to a thickness of 3 μm or more. A layer 9 is formed (FIG. 1 (c)). Next, after removing the photoresist pattern 33, the portion of the sputter layer 8 disposed under the photoresist pattern 33 is selectively removed by ion milling or etching. The wiring pattern 10 is formed along the inner wall surface of the concave hole 1a. Then, after that, the GaAs substrate 1 is polished from the back surface side, the through hole 1b is formed by penetrating the concave hole 1a, and the bottom portion of the wiring pattern 10 is exposed through the through hole 1b, and then exposed. Au is deposited on the surface of the wiring pattern 10 and the back surface of the GaAs substrate 1 by vapor deposition or plating.
When the layer 11 is formed, a via hole in which the wiring pattern 10 and the Au layer 11 as the backside wiring are conducted through the through hole 1b is obtained (FIG. 1 (d)). Here, the back surface of the GaAs substrate 1 is polished by Ti, Cr or Ni of the sputter layer 8.
Since the adhesion layer made of (3) has a high resistance, it is preferable that the adhesion layer is removed by polishing and the low resistance metal layer made of Au above it is exposed from the back surface of the substrate 1.

【００２４】このように本実施例では、ＧａＡｓ基板１
表面から凹状穴１ａの内面にかけて給電機能を有するス
パッタ層８を形成した後、このスパッタ層８表面と凹状
穴１ａの内面のスパッタ層８で被覆されなかった部分
に、無電解Ｎｉ系合金メッキ層７を形成し、この後、こ
れらスパッタ層８と無電解Ｎｉ系合金メッキ層７を給電
層として電解Ａｕメッキ層９を形成するので、凹状穴１
ａの内面全域に厚み３μｍ以上の電解Ａｕメッキ層９
を、途切れが生ずることなく、形成することができる。
また、上記スパッタ層８は、そのＴｉ，ＣｒまたはＮｉ
からなる密着層によって凹状穴１ａの内面に対して高い
密着性でもって密着し、無電解Ｎｉ系合金メッキ層７は
スパッタ層８及びバイアホール１ａの内面に対して高い
密着性でもって密着しているので、電解Ａｕメッキ層９
はこれらスパッタ層８と無電解Ｎｉ系合金メッキ層７を
介して、バイアホール１ａの内面に対して高い密着性を
もって形成されることになる。従って、電解Ａｕメッキ
層９の形成後、ＧａＡｓ基板１裏面を研磨して凹状穴１
ａを貫通させ、該裏面にＡｕ層１１を形成して得られる
バイアホールは、基板１の表面側の配線（電解Ａｕメッ
キ層９を含む配線パターン１０）と裏面配線（Ａｕ層１
１）とが貫通穴１ｂを介して確実に導通し、しかも、強
度的にも安定なものとなる。As described above, in this embodiment, the GaAs substrate 1
After forming a sputter layer 8 having a power feeding function from the surface to the inner surface of the concave hole 1a, an electroless Ni-based alloy plating layer is formed on the surface of the sputter layer 8 and the inner surface of the concave hole 1a which is not covered with the sputter layer 8. 7 is formed, and thereafter, the electrolytic Au plating layer 9 is formed by using the sputter layer 8 and the electroless Ni-based alloy plating layer 7 as a power supply layer.
Electrolytic Au plating layer 9 having a thickness of 3 μm or more on the entire inner surface of a
Can be formed without interruption.
The sputter layer 8 is made of Ti, Cr or Ni.
And the electroless Ni-based alloy plating layer 7 adheres to the inner surface of the sputter layer 8 and the via hole 1a with high adhesion. Therefore, the electrolytic Au plating layer 9
Will be formed with high adhesion to the inner surface of the via hole 1a via the sputter layer 8 and the electroless Ni-based alloy plating layer 7. Therefore, after forming the electrolytic Au plating layer 9, the back surface of the GaAs substrate 1 is polished to form the concave hole 1
The via holes obtained by penetrating a and forming the Au layer 11 on the back surface are wiring on the front surface side of the substrate 1 (wiring pattern 10 including the electrolytic Au plating layer 9) and back surface wiring (Au layer 1).
1) is surely conducted to each other through the through hole 1b, and is stable in strength.

【００２５】実施例２．図２，３はこの発明の実施例２
による半導体装置におけるバイアホールの形成工程を示
す工程別断面図であり、図において、図１，９と同一符
号は同一または相当する部分を示し、６６は無電解メッ
キの触媒となるＰｄ核である。Example 2. 2 and 3 show Embodiment 2 of the present invention.
FIG. 6 is a cross-sectional view of each step showing a step of forming a via hole in the semiconductor device according to FIG. 1, in which the same reference numerals as those in FIGS. 1 and 9 denote the same or corresponding portions, and 66 denotes a Pd nucleus which serves as a catalyst for electroless plating. .

【００２６】以下、この図に基づいてバイアホールの形
成工程を説明する。先ず、ＧａＡｓ基板１表面に、例え
ばＳｉＮやＳｉＯＮ等からなる絶縁膜２を形成し、次い
で、フォトレジストパターン３を形成した後、このフォ
トレジストパターン３をマスクにして、絶縁膜２とＧａ
Ａｓ基板１に、例えばＲＩＥを施して、例えば、深さが
１００〜１２０μｍ、開口幅が５０〜６０μｍの凹状穴
１ａを形成し、この後、フォトレジストパターン３をマ
スクにして凹状穴１ａの内面をＰｄ活性化液（例えばＰ
ｄＣｌ2 とＨＣｌの混合液）に浸漬し、該凹状穴１ａの
内面にＰｄ核６６を析出する（図２(a) ）。The process of forming via holes will be described below with reference to this drawing. First, an insulating film 2 made of, for example, SiN or SiON is formed on the surface of a GaAs substrate 1, and then a photoresist pattern 3 is formed. Then, using this photoresist pattern 3 as a mask, the insulating film 2 and Ga are formed.
For example, RIE is performed on the As substrate 1 to form a recessed hole 1a having a depth of 100 to 120 μm and an opening width of 50 to 60 μm, and then, the inner surface of the recessed hole 1a using the photoresist pattern 3 as a mask. Is a Pd activation solution (eg P
The mixture is dipped in a mixture of dCl2 and HCl) to deposit Pd nuclei 66 on the inner surface of the concave hole 1a (FIG. 2 (a)).

【００２７】次に、上記フォトレジストパターン３を除
去した後（図２(b) ）、上記絶縁膜２をマスクに、上記
Ｐｄ核６６を触媒として、凹状穴１ａの内面に厚み５０
００オングストスーム程度のＮｉ−Ｐ，Ｎｉ−Ｂまたは
Ｎｉ−Ｂ−Ｗ合金からなる無電解Ｎｉ系合金メッキ層７
を選択的に形成する（図２(c) ）。ここで、無電解Ｎｉ
系合金メッキ層７は凹状穴１ａの内面に対して高い密着
性でもって密着する。Next, after removing the photoresist pattern 3 (FIG. 2 (b)), the insulating film 2 is used as a mask, the Pd nucleus 66 is used as a catalyst, and the inner surface of the recessed hole 1a has a thickness of 50.
Electroless Ni-based alloy plating layer 7 made of Ni-P, Ni-B or Ni-B-W alloy having a thickness of about 00 angstrom
Are selectively formed (FIG. 2 (c)). Where electroless Ni
The system alloy plating layer 7 adheres to the inner surface of the concave hole 1a with high adhesion.

【００２８】次に、上記絶縁膜２の表面及び上記凹状穴
１ａ内に形成された上記無電解Ｎｉ系合金メッキ層７の
表面に、例えば、スパッタリングにより、厚みが５００
オングストローム以下のＴｉ，ＣｒまたはＮｉからなる
密着層と、厚みが２０００オングストローム程度のＡｕ
からなる低抵抗金属層をこの順に積層したスパッタ層８
を形成する（図３(a) ）。Next, a thickness of 500 is formed on the surface of the insulating film 2 and the surface of the electroless Ni-based alloy plating layer 7 formed in the concave hole 1a by, for example, sputtering.
Adhesion layer made of Ti, Cr or Ni having a thickness of less than angstrom and Au having a thickness of about 2000 angstrom
Sputter layer 8 in which low resistance metal layers of
Are formed (FIG. 3 (a)).

【００２９】次に、上記スパッタ層８の配線とすべき部
分以外の部分上にフォトレジストパターン３３を形成し
た後、該フォトレジストパターン３３をマスクにして、
スパッタ層８及び無電解Ｎｉ系合金メッキ層７表面に、
これらを給電層として、厚さ３μｍ以上の電解Ａｕメッ
キ層９を形成する（図３(b) ）。Next, after forming a photoresist pattern 33 on the portion of the sputter layer 8 other than the portion to be the wiring, using the photoresist pattern 33 as a mask,
On the surface of the sputter layer 8 and the electroless Ni-based alloy plating layer 7,
An electrolytic Au plating layer 9 having a thickness of 3 μm or more is formed using these as power feeding layers (FIG. 3 (b)).

【００３０】次に、上記フォトレジストパターン３３を
除去した後、イオンミリングまたはエッチングにより、
上記スパッタ層８の上記フォトレジストパターン３３の
下に配設されていた部分を選択的に除去すると、ＧａＡ
ｓ基板１表面上からバイアホール１ａの内壁面に沿って
配線パターン１０が形成される。そして、この後、Ｇａ
Ａｓ基板１を裏面側から研磨し、凹状穴１ａを貫通させ
て貫通穴１ｂを形成して、上記配線パターン１０の底部
を該貫通穴１ｂから露出させた後、この露出した上記配
線パターン１０の表面とＧａＡｓ基板１の裏面に蒸着ま
たはメッキによりＡｕ層１１を形成すると、貫通穴１ｂ
を介して、配線パターン１０と裏面配線としてのＡｕ層
１１が導通したバイアホールが得られる（図３(c) ）。Next, after removing the photoresist pattern 33, by ion milling or etching,
When the portion of the sputter layer 8 that is disposed under the photoresist pattern 33 is selectively removed, GaA
The wiring pattern 10 is formed on the surface of the substrate 1 along the inner wall surface of the via hole 1a. And after this, Ga
After polishing the As substrate 1 from the back surface side to form the through holes 1b by penetrating the recessed holes 1a and exposing the bottom portion of the wiring pattern 10 from the through holes 1b, the exposed wiring pattern 10 When the Au layer 11 is formed on the front surface and the back surface of the GaAs substrate 1 by vapor deposition or plating, the through hole 1b is formed.
Vias are obtained through which the wiring pattern 10 and the Au layer 11 as the backside wiring are conducted (FIG. 3 (c)).

【００３１】このように本実施例では、ＧａＡｓ基板１
の凹状穴１ａの内面に選択的に無電解Ｎｉ系合金メッキ
層７を形成した後、ＧａＡｓ基板１表面から無電解Ｎｉ
系合金メッキ層７の表面にかけて給電機能を有するスパ
ッタ層８を形成するようにしたので、これらスパッタ層
８及び無電解Ｎｉ系合金メッキ層７を給電層として電解
Ａｕメッキ層９を形成することにより、バイアホール１
ａの内面全域に厚み３μｍ以上の電解Ａｕメッキ層９
を、途切れが生ずることなく、形成することができる。
また、Ｎｉ−Ｐ，Ｎｉ−ＢまたはＮｉ−Ｂ−Ｗ合金から
なる無電解Ｎｉ系合金メッキ層７は、バイアホール１ａ
の内面に対して高い密着性でもって密着し、上記スパッ
タ層８はそのＴｉ，ＣｒまたはＮｉからなる密着層によ
り、無電解Ｎｉ系合金メッキ層７及び絶縁膜２の表面に
対して高い密着性でもって密着しているので、電解Ａｕ
メッキ層９は、これらスパッタ層８と無電解Ｎｉ系合金
メッキ層７を介して、バイアホール１ａの内面に対して
高い密着性をもって形成されることになる。従って、電
解Ａｕメッキ層９の形成後、ＧａＡｓ基板１裏面の研磨
して、該裏面にＡｕ層１１を形成すると、半導体基板の
表面側の配線（電解Ａｕメッキ層９を含む配線パターン
１０）と裏面配線（Ａｕ層１１）とが確実に導通し、し
かも、強度的にも安定な配線構造が得られる。As described above, in this embodiment, the GaAs substrate 1
After the electroless Ni-based alloy plating layer 7 is selectively formed on the inner surface of the recessed hole 1a, the electroless Ni is removed from the surface of the GaAs substrate 1.
Since the sputter layer 8 having a power feeding function is formed on the surface of the system alloy plating layer 7, the electrolytic Au plating layer 9 is formed by using the sputter layer 8 and the electroless Ni system alloy plating layer 7 as the power feeding layer. , Via hole 1
Electrolytic Au plating layer 9 having a thickness of 3 μm or more on the entire inner surface of a
Can be formed without interruption.
The electroless Ni-based alloy plating layer 7 made of Ni-P, Ni-B or Ni-B-W alloy is used as the via hole 1a.
The sputtering layer 8 adheres to the inner surface of the electroless Ni-based alloy plating layer 7 and the surface of the insulating film 2 with high adhesion by the adhesion layer made of Ti, Cr or Ni. Because of the close contact, electrolytic Au
The plating layer 9 is formed with high adhesion to the inner surface of the via hole 1a via the sputter layer 8 and the electroless Ni-based alloy plating layer 7. Therefore, after the electrolytic Au plating layer 9 is formed, the back surface of the GaAs substrate 1 is polished and the Au layer 11 is formed on the back surface, whereby wiring on the front surface side of the semiconductor substrate (wiring pattern 10 including the electrolytic Au plating layer 9) is formed. It is possible to obtain a wiring structure which is surely electrically connected to the back surface wiring (Au layer 11) and is stable in strength.

【００３２】実施例３．図４，５はこの発明の実施例３
による半導体装置におけるバイアホールの形成工程を示
す工程別断面図であり、図において、図１，９と同一符
号は同一または相当する部分を示し、４はＴｉ，Ｃｒま
たはＮｉからなる蒸着層、５はＡｕからなる蒸着層、６
はＰｄからなる蒸着層である。Example 3. 4 and 5 show Embodiment 3 of the present invention.
3A to 3D are cross-sectional views showing the steps of forming a via hole in a semiconductor device according to the present invention. In the drawings, the same reference numerals as those in FIGS. 1 and 9 denote the same or corresponding portions, 4 denotes a vapor deposition layer made of Ti, Cr or Ni, and 5 Is a deposition layer made of Au, 6
Is a vapor deposition layer made of Pd.

【００３３】以下、この図に基づいてバイアホールの形
成工程を説明する。先ず、ＧａＡｓ基板１表面に、例え
ばＳｉＮやＳｉＯＮ等からなる絶縁膜２を形成し、次い
で、フォトレジストパターン３を形成した後、このフォ
トレジストパターン３をマスクにして、絶縁膜２とＧａ
Ａｓ基板１に、例えばＲＩＥを施して、例えば、深さが
１００〜１２０μｍ、開口幅が５０〜６０μｍの凹状穴
１ａを形成する（図４(a) ）。The process of forming the via hole will be described below with reference to this drawing. First, an insulating film 2 made of, for example, SiN or SiON is formed on the surface of a GaAs substrate 1, and then a photoresist pattern 3 is formed. Then, using this photoresist pattern 3 as a mask, the insulating film 2 and Ga are formed.
For example, RIE is performed on the As substrate 1 to form a concave hole 1a having a depth of 100 to 120 μm and an opening width of 50 to 60 μm (FIG. 4 (a)).

【００３４】次に、フォトレジストパターン３をマスク
にして、凹状穴１ａの底面に、厚み５００オングストロ
ーム以下のＴｉ，ＣｒまたはＮｉからなる蒸着層４，５
００オングストローム以下のＡｕからなる蒸着層５，及
び厚み５００オングストローム以下のＰｄからなる蒸着
層６をこの順に形成する（図４(b) ）。ここで、Ｔｉ，
ＣｒまたはＮｉからなる蒸着層４は、バイアホール１ａ
の底面に対する密着層として機能し、Ｐｄからなる蒸着
層６は次の無電解メッキ工程における触媒となる。ま
た、Ａｕからなる蒸着層５は、Ｔｉ，ＣｒまたはＮｉか
らなる蒸着層４，とＰｄからなる蒸着層６がその線膨張
係数の違いによって剥がれてしまうことを防止するため
に、緩衝層としてこれらの間に挿入されたものである。Next, using the photoresist pattern 3 as a mask, vapor deposition layers 4 and 5 of Ti, Cr or Ni having a thickness of 500 angstroms or less are formed on the bottom surface of the concave hole 1a.
A vapor deposition layer 5 of Au having a thickness of 00 Å or less and a vapor deposition layer 6 of Pd having a thickness of 500 Å or less are formed in this order (FIG. 4 (b)). Where Ti,
The vapor deposition layer 4 made of Cr or Ni has a via hole 1a.
The vapor-deposited layer 6 made of Pd functions as a contact layer for the bottom surface of Pd, and becomes a catalyst in the next electroless plating process. Further, the vapor deposition layer 5 made of Au is used as a buffer layer in order to prevent the vapor deposition layer 4 made of Ti, Cr or Ni and the vapor deposition layer 6 made of Pd from being peeled off due to the difference in the linear expansion coefficient. Is inserted between.

【００３５】次に、上記フォトレジストパターン３を除
去した後（図４(c) ）、上記絶縁膜２をマスクに、上記
Ｐｄからなる蒸着層６を触媒として、凹状穴１ａの内面
に厚み５０００オングストローム程度の無電解Ｎｉ系合
金メッキ層７を形成する（図４(d) ）。Next, after removing the photoresist pattern 3 (FIG. 4 (c)), the insulating film 2 is used as a mask and the vapor deposition layer 6 made of Pd is used as a catalyst to form a thickness 5000 on the inner surface of the concave hole 1a. An electroless Ni-based alloy plating layer 7 having a thickness of about angstrom is formed (FIG. 4 (d)).

【００３６】次に、上記絶縁膜２の表面及び上記凹状穴
１ａ内の上記無電解Ｎｉ系合金メッキ層７の表面に、例
えば、スパッタリングにより、厚みが５００オングスト
ローム以下のＴｉ，ＣｒまたはＮｉからなる密着層と、
厚みが２０００オングストローム程度のＡｕからなる低
抵抗金属層をこの順に積層したスパッタ層８を形成する
（図５(a) ）。Next, the surface of the insulating film 2 and the surface of the electroless Ni-based alloy plating layer 7 in the concave hole 1a are made of Ti, Cr or Ni having a thickness of 500 angstroms or less, for example, by sputtering. Adhesion layer,
A sputter layer 8 is formed by stacking low resistance metal layers of Au having a thickness of about 2000 Å in this order (FIG. 5 (a)).

【００３７】次に、上記スパッタ層８の配線とすべき部
分以外の部分上にフォトレジストパターン３３を形成し
た後、該フォトレジストパターン３３をマスクにして、
スパッタ層８及び無電解Ｎｉ系合金メッキ層７表面に、
これらを給電層として、厚さ３μｍ以上の電解Ａｕメッ
キ層９を形成する（図５(b) ）。Next, after forming a photoresist pattern 33 on the portion of the sputter layer 8 other than the portion to be the wiring, the photoresist pattern 33 is used as a mask,
On the surface of the sputter layer 8 and the electroless Ni-based alloy plating layer 7,
An electrolytic Au plating layer 9 having a thickness of 3 μm or more is formed using these as power feeding layers (FIG. 5 (b)).

【００３８】次に、上記フォトレジストパターン３３を
除去した後、イオンミリングまたはエッチングにより、
上記スパッタ層８の上記フォトレジストパターン３３の
下に配設されていた部分を選択的に除去すると、ＧａＡ
ｓ基板１表面上からバイアホール１ａの内壁面に沿って
配線パターン１０が形成される。そして、この後、Ｇａ
Ａｓ基板１を裏面側から研磨し、凹状穴１ａを貫通させ
て貫通穴１ｂを形成して、上記配線パターン１０の底部
を該貫通穴１ｂから露出させた後、この露出した上記配
線パターン１０の表面とＧａＡｓ基板１の裏面に蒸着ま
たはメッキによりＡｕ層１１を形成すると、貫通穴１ｂ
を介して、配線パターン１０と裏面配線としてのＡｕ層
１１が導通したバイアホールが得られる（図５(c) ）。
ここで、ＧａＡｓ基板１裏面の研磨は、Ｔｉ，Ｃｒまた
はＮｉからなる蒸着層４が高抵抗であるので、該蒸着層
４が研磨により除去されて、その上層のＡｕからなる蒸
着層５が基板１裏面から露出するまで行うのが好まし
い。Next, after removing the photoresist pattern 33, by ion milling or etching,
When the portion of the sputter layer 8 that is disposed under the photoresist pattern 33 is selectively removed, GaA
The wiring pattern 10 is formed on the surface of the substrate 1 along the inner wall surface of the via hole 1a. And after this, Ga
After polishing the As substrate 1 from the back surface side to form the through holes 1b by penetrating the recessed holes 1a and exposing the bottom portion of the wiring pattern 10 from the through holes 1b, the exposed wiring pattern 10 When the Au layer 11 is formed on the front surface and the back surface of the GaAs substrate 1 by vapor deposition or plating, the through hole 1b is formed.
Vias are obtained through which the wiring pattern 10 and the Au layer 11 as the backside wiring are electrically connected to each other (FIG. 5 (c)).
Here, in the polishing of the back surface of the GaAs substrate 1, since the vapor deposition layer 4 made of Ti, Cr or Ni has a high resistance, the vapor deposition layer 4 is removed by polishing, and the vapor deposition layer 5 made of Au, which is an upper layer, is formed on the substrate. 1 It is preferable to carry out until the back surface is exposed.

【００３９】このような本実施例では、上記実施例２と
同様の効果が得られるとともに、無電解Ｎｉ系合金メッ
キ層７を形成する際の触媒を、Ｐｄの蒸着層６としたの
で、上記実施例２のように、Ｐｄ活性化液に半導体基板
（凹状穴の内面）を浸漬してＰｄ核を析出させるという
ような面倒な作業を行う必要がなくなる。In this embodiment as described above, the same effect as in Embodiment 2 can be obtained, and the catalyst for forming the electroless Ni-based alloy plating layer 7 is the Pd vapor deposition layer 6, so that There is no need to perform a troublesome work such as immersing the semiconductor substrate (the inner surface of the concave hole) in the Pd activation liquid to deposit Pd nuclei as in the second embodiment.

【００４０】上記実施例２，３のバイアホールの形成工
程では、無電解Ｎｉ系合金メッキ層７の形成工程におい
て、凹状穴１ａの最上部のＧａＡｓ面に成長するメッキ
層が、図６(a) に示すように、凹状穴１ａの空間内から
半導体基板上の空間に大きく突出した形状に成長するこ
とがある。このような場合には、図８(b) に示すよう
に、電解Ａｕメッキ層９の，ＧａＡｓ基板１表面の凹状
穴１ａ周辺部に形成される部分が凸凹になり、この部分
はパッドしてワイヤボンディングを行う場合、ワイヤを
安定に接合することができなくなる。以下に記す実施例
４はこのような上記実施例２，３で起こる不具合を解消
するためのものである。In the step of forming the via holes of Examples 2 and 3 described above, in the step of forming the electroless Ni-based alloy plating layer 7, the plating layer grown on the uppermost GaAs surface of the concave hole 1a is formed as shown in FIG. As shown in (), it may grow in a shape that largely protrudes from the space of the concave hole 1a to the space on the semiconductor substrate. In such a case, as shown in FIG. 8 (b), the electrolytic Au plating layer 9 has irregularities in the portion formed in the peripheral portion of the concave hole 1a on the surface of the GaAs substrate 1, and this portion is padded. When wire bonding is performed, the wires cannot be stably bonded. The fourth embodiment described below is to eliminate the problems that occur in the above second and third embodiments.

【００４１】実施例４．図７，８はこの発明の実施例４
による半導体装置におけるバイアホールの形成工程を示
す工程別断面図であり、図において、図１，９と同一符
号は同一または相当する部分を示し、２ａは絶縁膜、２
２は絶縁膜２の端部である。Example 4. 7 and 8 show Embodiment 4 of the present invention.
2A and 2B are sectional views for each step showing the step of forming a via hole in the semiconductor device according to FIG. 1, in which the same reference numerals as those in FIGS.
2 is an end portion of the insulating film 2.

【００４２】以下、この図に基づいてバイアホールの形
成工程を説明する。先ず、ＧａＡｓ基板１表面に、例え
ばＳｉＮやＳｉＯＮ等からなる絶縁膜２を形成し、次い
で、フォトレジストパターン３を形成した後、このフォ
トレジストパターン３をマスクにして、絶縁膜２とＧａ
Ａｓ基板１に、例えばＲＩＥを施して、ＧａＡｓ基板１
に所定幅及び所定深さを有する穴を形成した後、続い
て、該穴の内面に等方性化学エッチングを施して、該穴
の側壁面をサイドエッチングし、例えば、深さが１００
〜１２０μｍ、開口幅が５０〜６０μｍのバイアホール
１ａを形成する（図７(a) ）。ここで、絶縁膜２の端部
２２はバイアホール１ａ内の空間上にひさしとして突出
する。The process of forming via holes will be described below with reference to this drawing. First, an insulating film 2 made of, for example, SiN or SiON is formed on the surface of a GaAs substrate 1, and then a photoresist pattern 3 is formed. Then, using this photoresist pattern 3 as a mask, the insulating film 2 and Ga are formed.
For example, RIE is performed on the As substrate 1 to form the GaAs substrate 1.
After forming a hole having a predetermined width and a predetermined depth in the hole, isotropic chemical etching is performed on the inner surface of the hole to side-etch the side wall surface of the hole.
A via hole 1a having a width of 120 .mu.m and an opening width of 50 to 60 .mu.m is formed (FIG. 7 (a)). Here, the end portion 22 of the insulating film 2 projects as a canopy into the space in the via hole 1a.

【００４３】次に、上記実施例３と同様に、フォトレジ
ストパターン３をマスクにして、バイアホール１ａの底
面に、厚み５００オングストローム以下のＴｉ，Ｃｒま
たはＮｉからなる蒸着層４，５００オングストローム以
下のＡｕからなる蒸着層５，及び厚み５００オングスト
ローム以下のＰｄからなる蒸着層６をこの順に形成する
（図７(b) ）。Next, as in the third embodiment, using the photoresist pattern 3 as a mask, a vapor-deposited layer of Ti, Cr or Ni having a thickness of 500 Å or less and having a thickness of 4,500 Å or less is formed on the bottom surface of the via hole 1a. A vapor deposition layer 5 made of Au and a vapor deposition layer 6 made of Pd having a thickness of 500 angstroms or less are formed in this order (FIG. 7 (b)).

【００４４】次に、上記フォトレジストパターン３を除
去した後（図７(c) ）、上記絶縁膜２をマスクに、上記
Ｐｄからなる蒸着層６を触媒として、バイアホール１ａ
の内面に厚み５０００オングストローム程度の無電解Ｎ
ｉ系合金メッキ層７を形成する（図８(a) ）。ここで、
絶縁膜２は上述したように、その端部２２がバイアホー
ル１ａ内の空間上にひさしとして突出しているので、上
記無電解Ｎｉ系合金メッキ層７の端部がバイアホール１
ａの内部からＧａＡｓ基板１表面の高さを越える高い位
置に形成されるが防止される。After removing the photoresist pattern 3 (FIG. 7C), the insulating film 2 is used as a mask and the vapor deposition layer 6 made of Pd is used as a catalyst to form the via hole 1a.
Electroless N with a thickness of 5000 angstroms on the inner surface of
An i-based alloy plating layer 7 is formed (FIG. 8 (a)). here,
As described above, since the end portion 22 of the insulating film 2 projects as a canopy into the space inside the via hole 1a, the end portion of the electroless Ni-based alloy plating layer 7 is located at the end portion of the via hole 1a.
It is prevented from being formed inside the a at a high position exceeding the height of the surface of the GaAs substrate 1.

【００４５】次に、上記絶縁膜２の端部２２をイオンミ
リングまたは選択エッチングにより除去し（図８(b)
）、この後、上記実施例３の図５(a) 〜図５(c) に示
す工程と同様にして、スパッタ層８を形成し、電解Ａｕ
メッキ層９を選択的に形成した後、ＧａＡｓ基板１の裏
面を研磨し、ＧａＡｓ基板１の裏面にＡｕ層１１を形成
すると、バイアホール１ａを介して、配線パターン１０
と裏面配線としてのＡｕ層１１が導通した配線構造が得
られる（図８(c) ）。Next, the end portion 22 of the insulating film 2 is removed by ion milling or selective etching (FIG. 8 (b)).
), And thereafter, the sputter layer 8 is formed in the same manner as in the steps shown in FIGS.
After the plating layer 9 is selectively formed, the back surface of the GaAs substrate 1 is polished and the Au layer 11 is formed on the back surface of the GaAs substrate 1, and the wiring pattern 10 is formed through the via hole 1a.
A wiring structure in which the Au layer 11 as the back wiring is electrically connected is obtained (FIG. 8 (c)).

【００４６】このような本実施例では、上記実施例３と
同様の効果が得られるとともに、上述したように、上記
無電解Ｎｉ系合金メッキ層７の端部がバイアホール１ａ
の内部からＧａＡｓ基板１表面の高さを越える高い位置
に形成されることがないので、電解Ａｕメッキ層９のＧ
ａＡｓ基板１表面に形成される部分を確実に平坦状に形
成することができる。In this embodiment as described above, the same effect as in Embodiment 3 can be obtained, and as described above, the end portion of the electroless Ni-based alloy plating layer 7 has the via hole 1a.
Since it is not formed at a high position exceeding the height of the surface of the GaAs substrate 1 from the inside of the substrate, the G of the electrolytic Au plating layer 9 is
The portion formed on the surface of the aAs substrate 1 can be surely formed flat.

【００４７】尚、上記何れの実施例においても、無電解
Ｎｉ系合金メッキ層７の形成後、該無電解Ｎｉ系合金メ
ッキ層７の表面を置換型無電解Ａｕメッキにより置換す
るようにしてもよく、この場合は、無電解Ｎｉ系合金メ
ッキ層７と電解Ａｕメッキ層９との密着性をより良好な
ものとすることができる。In any of the above embodiments, after the electroless Ni-based alloy plating layer 7 is formed, the surface of the electroless Ni-based alloy plating layer 7 is replaced by substitution electroless Au plating. Of course, in this case, the adhesion between the electroless Ni-based alloy plating layer 7 and the electrolytic Au plating layer 9 can be improved.

【００４８】また、上記実施例２〜４では、無電解Ｎｉ
系合金メッキ層７を形成する際、マスクとして絶縁膜２
のみ用いているが、基板上の図示した領域以外の他の領
域に、他の金属パターンが露出している時は、無電解Ｎ
ｉ系合金メッキ層７の形成前に、この金属パターンを保
護するフォトレジストパターンを形成するようにしても
よい。In Examples 2 to 4 described above, electroless Ni was used.
The insulating film 2 is used as a mask when the system alloy plating layer 7 is formed.
Although only used, when other metal patterns are exposed in a region other than the illustrated region on the substrate, electroless N
Before forming the i-type alloy plating layer 7, a photoresist pattern that protects the metal pattern may be formed.

【００４９】また、上記何れの実施例においても、無電
解メッキ層として無電解Ｎｉ系合金メッキ層を用いた
が、本発明においては、Ｎｉ系合金以外のその被形成面
に対して高い密着性が得られる他の金属からなる無電解
メッキ層を使用できることは言うまでもない。また、上
記実施例では、低抵抗金属としてＡｕを使用したが、本
発明においては、低抵抗金属としてＡｇ，Ｃｕ等の他の
低抵抗金属を使用できることは言うまでもない。In each of the above examples, the electroless Ni-based alloy plating layer was used as the electroless plating layer, but in the present invention, high adhesion to the surface on which the Ni-based alloy other than the Ni-based alloy is formed. It goes without saying that it is possible to use an electroless plating layer made of another metal that can obtain the above. Further, although Au is used as the low resistance metal in the above-mentioned embodiments, it goes without saying that other low resistance metals such as Ag and Cu can be used as the low resistance metal in the present invention.

【００５０】また、上記何れの実施例も、ＧａＡｓ基板
を用いた半導体装置のバイアホールについて説明した
が、本発明のバイアホール及びその形成方法が、ＧａＡ
ｓとは異なる他の半導体からなる基板を用いた半導体装
置のバイアホール，及びサファイア等の絶縁体からなる
基板を用いた半導体装置のバイアホール，絶縁体からな
る基板を用いた半導体装置とは異なる範疇の他の装置の
バイアホールに適用できることは言うまでもない。Further, in each of the above embodiments, the via hole of the semiconductor device using the GaAs substrate has been described, but the via hole and the method of forming the same according to the present invention are GaA.
s is different from a semiconductor device using a substrate made of another semiconductor different from s, and a via hole of a semiconductor device using a substrate made of an insulator such as sapphire, or a semiconductor device using a substrate made of an insulator. It goes without saying that it can be applied to via holes of other devices in the category.

【００５１】[0051]

【発明の効果】この発明によれば、基板の凹状穴の内面
全域に、スパッタリングと無電解メッキを用いて給電層
機能を有する下地金属層を形成し、該下地金属層を給電
層として低抵抗金属からなる電解メッキ層を形成するの
で、凹状穴の内面全域に途切が生ずることなく形成され
た下地金属層上に、低抵抗金属からなる大きな厚みの電
解メッキ層が形成されることとなり、その結果、上記電
解メッキの形成後に基板裏面の研磨と裏面配線形成して
得られるバイアホールを、基板の表面側配線と裏面側配
線とが貫通穴を介して確実に導通したものとすることが
できる効果がある。According to the present invention, a base metal layer having a power feeding layer function is formed on the entire inner surface of a concave hole of a substrate by using sputtering and electroless plating, and the base metal layer is used as a power feeding layer to reduce the resistance. Since the electroplating layer made of metal is formed, a large-thickness electroplating layer made of a low-resistance metal is formed on the underlying metal layer formed without interruption over the entire inner surface of the recessed hole. As a result, the via hole obtained by polishing the back surface of the substrate and forming the back surface wiring after the formation of the electroplating can ensure that the front surface side wiring and the back surface side wiring of the board are electrically conducted through the through hole. There is an effect that can be done.

【００５２】更に、この発明によれば、基板の凹状穴の
内面を含む表面全域に、該凹状穴の内面に対して高い密
着性を有し、かつ、給電層機能を有するスパッタ層を形
成し、該スパッタ層を触媒とする無電解メッキにより、
上記スパッタ層表面及び上記凹状穴の内面の上記スパッ
タ層が形成されていない部分に、これらスパッタ層表面
及び凹状穴の内面に対して高い密着性が得られる金属か
らなる無電解メッキ層を形成し、上記スパッタ属と上記
無電解メッキ層を給電層として、低抵抗金属からなる電
解メッキ層を形成するので、該低抵抗金属からなる電解
メッキ層は上記スパッタ層及び無電解メッキ層を媒介と
して該内面に対して高い密着性をもって形成されること
となり、その結果、上記電解メッキの形成後に基板裏面
の研磨と裏面配線形成して得られるバイアホールを、基
板の表面側配線と裏面側配線とが貫通穴を介して確実に
導通し、しかも、強度的にも安定な信頼性に優れたもの
とすることができる効果がある。Further, according to the present invention, a sputter layer having high adhesion to the inner surface of the concave hole and having a power feeding layer function is formed on the entire surface including the inner surface of the concave hole of the substrate. By electroless plating using the sputter layer as a catalyst,
An electroless plating layer made of a metal that provides high adhesion to the sputter layer surface and the inner surface of the recessed hole is formed on the surface of the sputter layer and the inner surface of the recessed hole where the sputter layer is not formed. Since the electrolytic plating layer made of a low resistance metal is formed by using the sputter metal and the electroless plating layer as a power feeding layer, the electrolytic plating layer made of the low resistance metal is formed by using the sputter layer and the electroless plating layer as a medium. Since it is formed with high adhesion to the inner surface, as a result, the via holes obtained by polishing the back surface of the substrate and forming the back wiring after the formation of the above-mentioned electrolytic plating are separated by the front side wiring and the back side wiring of the board. There is an effect that it can be surely conducted through the through hole, and can be stable in strength and excellent in reliability.

【００５３】更に、この発明によれば、基板の凹状穴の
内面に対して高い密着性が得られる金属からなる無電解
メッキ層を選択的に形成し、該無電解メッキ層表面及び
上記基板表面の全域に、これら表面に対して高い密着性
を有し、かつ、給電機能を有するスパッタ層を形成し、
上記スパッタ層と上記無電解メッキ層を給電層として低
抵抗金属からなる電解メッキ層を形成するので、該低抵
抗金属からなる電解メッキ層は上記スパッタ層及び無電
解メッキ層を媒介として該内面に対して高い密着性をも
って形成されることとなり、その結果、上記電解メッキ
の形成後に基板裏面の研磨と裏面配線形成して得られる
バイアホールを、基板の表面側配線と裏面側配線とが貫
通穴を介して確実に導通し、しかも、強度的にも安定な
信頼性に優れたものとすることができる効果がある。Furthermore, according to the present invention, an electroless plating layer made of a metal that can obtain high adhesion to the inner surface of the concave hole of the substrate is selectively formed, and the surface of the electroless plating layer and the surface of the substrate are Has a high adhesion to these surfaces over the entire area of the
Since the electrolytic plating layer made of a low resistance metal is formed by using the sputter layer and the electroless plating layer as a power feeding layer, the electrolytic plating layer made of the low resistance metal is formed on the inner surface through the sputtering layer and the electroless plating layer. As a result, the via holes obtained by polishing the back surface of the substrate and forming the back surface wiring after forming the electrolytic plating described above form through-holes between the front surface side wiring and the back surface side wiring. There is an effect that it is possible to surely conduct electricity through the conductor and to have stable strength and excellent reliability.

【００５４】更に、この発明によれば、基板の凹状穴の
内面に選択的に形成される無電解メッキ層を、その端部
が、上記凹状穴から上記基板表面より高い位置に突出し
ないよう形成し、この後、スパッタ層及び低抵抗金属か
らなる電解メッキ層を形成するので、上記スパッタ層及
び低抵抗金属からなる電解メッキ層を、基板表面上にお
いて平坦に形成することができ、その結果、上記低抵抗
金属からなる電解メッキ層にワイヤボンディングを行う
場合、ワイヤを安定に接合できる効果がある。Further, according to the present invention, the electroless plating layer selectively formed on the inner surface of the concave hole of the substrate is formed so that its end does not protrude from the concave hole to a position higher than the surface of the substrate. Then, after this, since the sputter layer and the electroplated layer made of a low resistance metal are formed, the sputter layer and the electroplated layer made of a low resistance metal can be formed flat on the substrate surface. When wire bonding is performed on the electrolytic plating layer made of the low resistance metal, there is an effect that the wire can be stably bonded.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の実施例１による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 1 is a sectional view of each step showing a step of forming a via hole in a semiconductor device according to a first embodiment of the present invention.

【図２】この発明の実施例２による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 2 is a cross-sectional view for each step showing the step of forming a via hole in a semiconductor device according to Example 2 of the present invention.

【図３】この発明の実施例２による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 3 is a sectional view of each step showing a step of forming a via hole in a semiconductor device according to Example 2 of the present invention.

【図４】この発明の実施例３による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 4 is a sectional view for each step showing a step of forming a via hole in a semiconductor device according to Example 3 of the present invention.

【図５】この発明の実施例３による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 5 is a sectional view of each step showing a step of forming a via hole in a semiconductor device according to a third embodiment of the present invention.

【図６】この発明の実施例２，３のバイアホールの形成
工程で起こる不具合を説明するための図である。FIG. 6 is a diagram for explaining a defect that occurs in the via hole forming process of Examples 2 and 3 of the present invention.

【図７】この発明の実施例４による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 7 is a sectional view for each step showing the step of forming a via hole in a semiconductor device according to Example 4 of the present invention.

【図８】この発明の実施例４による半導体装置における
バイアホールの形成工程を示す工程別断面図である。FIG. 8 is a sectional view for each step showing a step of forming via holes in a semiconductor device according to Example 4 of the present invention.

【図９】従来の半導体装置におけるバイアホールの形成
工程を示す工程別断面図である。FIG. 9 is a sectional view of each step showing a step of forming a via hole in a conventional semiconductor device.

【図１０】従来の高周波高出力ＭＭＩＣを説明するため
の図で、図１０(a) はその概略平面図、図１０(b) は図
１０(a) の符号４で示す部分を拡大して示した平面図で
ある。FIG. 10 is a diagram for explaining a conventional high-frequency high-power MMIC, FIG. 10 (a) is a schematic plan view thereof, and FIG. 10 (b) is an enlarged view of a portion indicated by reference numeral 4 in FIG. 10 (a). It is the top view shown.

【図１１】図１０(a) のXIa −XIa 線における断面図
（図１１(a) ）と、図１０(b) のXIb −XIb 線における
断面図（図１１(b) ）である。11 is a sectional view taken along line XIa-XIa of FIG. 10 (a) (FIG. 11 (a)) and a sectional view taken along line XIb-XIb of FIG. 10 (b) (FIG. 11 (b)).

【符号の説明】[Explanation of symbols]

１ ＧａＡｓ基板 １ａ 凹状穴 １ｂ 貫通穴 ２，２ａ ＳｉＮ，ＳｉＯＮ等からなる絶縁膜 ３，３３ フォトレジストパターン ４ Ｔｉ，ＣｒまたはＮｉからなる蒸着層 ５ Ａｕからなる蒸着層 ６ Ｐｄからなる蒸着層 ７ Ｎｉ−Ｐ，Ｎｉ−ＢまたはＮｉ−Ｂ−Ｗ合金
からなる無電解メッキ層（無電解Ｎｉ系合金メッキ層） ８ スパッタリングデポジション層（スパッタ
層） ８ａ 凹状穴の内壁のスパッタ層が形成されていな
い領域 ９ 電解Ａｕメッキ層 ２２ 絶縁膜の端部 ６６ Ｐｄ核DESCRIPTION OF SYMBOLS 1 GaAs substrate 1a Recessed hole 1b Through hole 2,2a Insulating film made of SiN, SiON or the like 3,33 Photoresist pattern 4 Vapor deposition layer made of Ti, Cr or Ni 5 Vapor deposition layer 6 Au vapor deposition layer 6 Ni -P, Ni-B or Ni-B-W alloy electroless plating layer (electroless Ni-based alloy plating layer) 8 Sputtering deposition layer (sputtering layer) 8a Sputtering layer on inner wall of concave hole is not formed Region 9 Electrolytic Au plating layer 22 End of insulating film 66 Pd nucleus

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ２５Ｄ 3/48 Ｈ０１Ｌ 29/80 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location C25D 3/48 H01L 29/80

Claims (24)

【特許請求の範囲】[Claims] 【請求項１】 基板と、 上記基板に形成された穴と、 上記基板表面及び上記穴の内面に形成されたスパッタ金
属層と、 上記スパッタ金属層表面及び上記穴の内面に形成された
無電解メッキ層と、 上記無電解メッキ層表面に形成された電解メッキ層とを
有してなることを特徴とするバイアホール。1. A substrate, a hole formed in the substrate, a sputtered metal layer formed on the surface of the substrate and the inner surface of the hole, and an electroless layer formed on the surface of the sputtered metal layer and the inner surface of the hole. A via hole comprising a plated layer and an electrolytic plated layer formed on the surface of the electroless plated layer. 【請求項２】 基板と、 上記基板に形成された穴と、 上記穴の内面に形成された無電解メッキ層と、 上記基板表面及び上記無電解メッキ層表面に形成された
スパッタ金属層と、 上記無電解メッキ層表面及び上記スパッタ金属層表面に
形成された電解メッキ層とを有してなることを特徴とす
るバイアホール。2. A substrate, a hole formed in the substrate, an electroless plating layer formed on an inner surface of the hole, a sputtered metal layer formed on the substrate surface and the electroless plating layer surface, A via hole comprising an electroless plated layer surface and an electrolytic plated layer formed on the sputtered metal layer surface. 【請求項３】 請求項１または２の何れかに記載のバイ
アホールにおいて、 上記穴のアスペクト比（穴の深さ／穴の開口幅）が５／
３以上であることを特徴とするバイアホール。3. The via hole according to claim 1, wherein the hole has an aspect ratio (hole depth / hole opening width) of 5 /.
A via hole characterized by being 3 or more. 【請求項４】 請求項１または２の何れかに記載のバイ
アホールにおいて、 上記スパッタ金属層は、 上記穴の内壁面に密着するＴｉ，ＣｒまたはＮｉからな
る密着層と、 該密着層上に積層された低抵抗金属層とから構成されて
いることを特徴とするバイアホール。4. The via hole according to claim 1, wherein the sputtered metal layer is an adhesion layer made of Ti, Cr, or Ni that adheres to an inner wall surface of the hole, and the adhesion layer is formed on the adhesion layer. A via hole comprising a laminated low resistance metal layer. 【請求項５】 請求項１または２の何れかに記載のバイ
アホールにおいて、 上記無電解メッキ層がＮｉ系合金メッキ層であることを
特徴とするバイアホール。5. The via hole according to claim 1, wherein the electroless plating layer is a Ni-based alloy plating layer. 【請求項６】 請求項１または２に記載のバイアホール
において、 上記電解メッキ層が電解Ａｕメッキ層であることを特徴
とするバイアホール。6. The via hole according to claim 1, wherein the electrolytic plating layer is an electrolytic Au plating layer. 【請求項７】 基板の所定領域に所定深さの穴を形成す
る工程と、 上記穴の内面にスパッタ金属層を形成する工程と、 上記穴の内面及び上記スパッタ金属層表面に無電解メッ
キ層を形成する工程と、 上記無電解メッキ層表面に低抵抗金属からなる電解メッ
キ層を形成する工程とを含むことを特徴とするバイアホ
ールの形成方法。7. A step of forming a hole having a predetermined depth in a predetermined region of a substrate, a step of forming a sputtered metal layer on the inner surface of the hole, and an electroless plating layer on the inner surface of the hole and the surface of the sputtered metal layer. And a step of forming an electrolytic plating layer made of a low-resistance metal on the surface of the electroless plating layer, the method of forming a via hole. 【請求項８】 基板の所定領域に所定深さの穴を形成す
る工程と、 上記基板表面及び上記穴の内面に対してスパッタ金属層
を形成する工程と、 上記穴の内面の上記スパッタ金属層が形成されていない
領域，及び上記スパッタ金属層の配線となるべき部分の
表面に、上記スパッタ金属層を触媒として、無電解メッ
キ層を選択的に形成する工程と、 上記選択的に形成された無電解メッキ層表面に、上記ス
パッタ金属層及び上記無電解メッキ層を給電層として、
低抵抗金属からなる電解メッキ層を形成する工程とを含
むことを特徴とするバイアホールの形成方法。8. A step of forming a hole having a predetermined depth in a predetermined region of a substrate, a step of forming a sputtered metal layer on the surface of the substrate and the inner surface of the hole, and the sputtered metal layer on the inner surface of the hole. A step of selectively forming an electroless plating layer using the sputtered metal layer as a catalyst on the surface of the area where the sputtered metal layer is not formed and on the surface of the portion of the sputtered metal layer to be the wiring, On the surface of the electroless plating layer, the sputter metal layer and the electroless plating layer as a power supply layer,
And a step of forming an electrolytic plating layer made of a low resistance metal. 【請求項９】 請求項８に記載のバイアホールの形成方
法において、 上記穴のアスペクト比（穴の深さ／穴の開口幅）が５／
３以上であることを特徴とするバイアホールの形成方
法。9. The method for forming a via hole according to claim 8, wherein the aspect ratio of the hole (hole depth / hole opening width) is 5 /.
3. A method for forming a via hole, which is 3 or more. 【請求項１０】 請求項８に記載のバイアホールの形成
方法において、 上記スパッタ金属層の形成工程は、 上記穴の内面に、該内面に対して高い密着性が得られる
金属からなる第１スパッタ金属層を形成する工程と、 上記第１スパッタ金属層上に低抵抗金属からなる第２ス
パッタ金属層を形成する工程とからなることを特徴とす
るバイアホールの形成方法。10. The method of forming a via hole according to claim 8, wherein the step of forming the sputtered metal layer comprises a step of forming a first sputtered metal on the inner surface of the hole, the first sputtered metal being made of a metal having high adhesion to the inner surface. A method of forming a via hole, comprising: a step of forming a metal layer; and a step of forming a second sputtered metal layer made of a low resistance metal on the first sputtered metal layer. 【請求項１１】 請求項１０に記載のバイアホールの形
成方法において、 上記第１スパッタ金属層がＴｉ，ＣｒまたはＮｉからな
り、上記第２スパッタ金属層がＡｕからなることを特徴
とするバイアホールの形成方法。11. The via hole forming method according to claim 10, wherein the first sputtered metal layer is made of Ti, Cr or Ni, and the second sputtered metal layer is made of Au. Forming method. 【請求項１２】 請求項８に記載のバイアホールの形成
方法において、 上記無電解メッキ層がＮｉ系合金メッキ層であることを
特徴とするバイアホールの形成方法。12. The method of forming a via hole according to claim 8, wherein the electroless plating layer is a Ni-based alloy plating layer. 【請求項１３】 請求項８に記載のバイアホールの形成
方法において、 上記電解メッキ層が電解Ａｕメッキ層であることを特徴
とするバイアホールの形成方法。13. The method of forming a via hole according to claim 8, wherein the electrolytic plating layer is an electrolytic Au plating layer. 【請求項１４】 請求項１２に記載のバイアホールの形
成方法において、 上記Ｎｉ系合金メッキ層の表面層を置換型無電解Ａｕメ
ッキにより置換することを特徴とするバイアホールの形
成方法。14. The method of forming a via hole according to claim 12, wherein the surface layer of the Ni-based alloy plating layer is replaced by substitutional electroless Au plating. 【請求項１５】 基板の所定領域に所定深さの穴を形成
する工程と、 上記穴の内面に無電解メッキ層を選択的に形成する工程
と、 上記基板表面及び上記無電解メッキ層表面に、スパッタ
金属層を形成する工程と、 上記スパッタ金属層表面及び上記無電解メッキ層表面
に、上記スパッタ金属層及び無電解メッキ層を給電層と
して、低抵抗金属からなる電解メッキ層を形成する工程
とを含むことを特徴とするバイアホールの形成方法。15. A step of forming a hole having a predetermined depth in a predetermined area of a substrate, a step of selectively forming an electroless plating layer on the inner surface of the hole, and a step of forming a hole on the surface of the substrate and the surface of the electroless plating layer. A step of forming a sputtered metal layer, and a step of forming an electroplated layer made of a low resistance metal on the sputtered metal layer surface and the electroless plated layer surface using the sputtered metal layer and the electroless plated layer as a power feeding layer. A method of forming a via hole, comprising: 【請求項１６】 基板表面に絶縁膜を形成した後、上記
絶縁膜と上記基板に選択的に異方性エッチングを施し
て、上記絶縁膜の所定部分に開口を形成し、かつ、上記
基板の該開口下に位置する領域に所定深さの穴を形成す
る工程と、 上記穴の内面に選択的に等方性エッチングを施して、該
穴の横幅を拡げる工程と、 上記開口が形成された絶縁膜をマスクにして、上記穴の
内面に、無電解メッキ層を選択的に形成する工程と、 上記絶縁膜の上記無電解メッキ層が接触している部分
を、選択的に除去する工程と、 上記絶縁膜表面及び上記無電解メッキ層表面に、スパッ
タ金属層を形成する工程と、 上記スパッタ金属層及び上記無電解メッキ層を給電層と
して、上記無電解メッキ層表面及び上記スパッタ層の配
線となるべき部分の表面に、低抵抗金属からなる電解メ
ッキ層を形成する工程とを含むことを特徴とするバイア
ホールの形成方法。16. After forming an insulating film on the surface of the substrate, anisotropic etching is selectively performed on the insulating film and the substrate to form an opening at a predetermined portion of the insulating film, and A step of forming a hole having a predetermined depth in a region located below the opening; a step of selectively performing isotropic etching on the inner surface of the hole to widen the lateral width of the hole; A step of selectively forming an electroless plating layer on the inner surface of the hole using the insulating film as a mask; and a step of selectively removing a portion of the insulating film in contact with the electroless plating layer. A step of forming a sputtered metal layer on the surface of the insulating film and the surface of the electroless plated layer, and wiring of the surface of the electroless plated layer and the sputtered layer using the sputtered metal layer and the electroless plated layer as power feeding layers Low resistance on the surface of the part to be Method of forming a via hole which comprises a step of forming an electrolytic plating layer made of the genus. 【請求項１７】 請求項１５または１６に記載のバイア
ホールの形成方法において、 上記穴のアスペクト比（穴の深さ／穴の開口幅）が５／
３以上であることを特徴とするバイアホールの形成方
法。17. The method of forming a via hole according to claim 15, wherein the hole has an aspect ratio (hole depth / hole opening width) of 5 /.
3. A method for forming a via hole, which is 3 or more. 【請求項１８】 請求項１５または１６に記載のバイア
ホールの形成方法において、 上記無電解メッキ層がＮｉ系合金メッキ層であることを
特徴とするバイアホールの形成方法。18. The method for forming a via hole according to claim 15, wherein the electroless plating layer is a Ni-based alloy plating layer. 【請求項１９】 請求項１５または１６に記載のバイア
ホールの形成方法において、 上記無電解メッキ層の形成工程は、上記穴の底面に選択
的に蒸着させたＰｄ蒸着層を触媒として、Ｎｉ系合金メ
ッキ層を形成するものであることを特徴とするバイアホ
ールの形成方法。19. The method of forming a via hole according to claim 15 or 16, wherein the step of forming the electroless plating layer uses a Pd vapor deposition layer selectively vapor-deposited on the bottom surface of the hole as a catalyst. A method for forming a via hole, which comprises forming an alloy plating layer. 【請求項２０】 請求項１８または１９に記載のバイア
ホールの形成方法において、 上記Ｎｉ合金メッキ層の表面を置換型無電解Ａｕメッキ
により置換することを特徴とするバイアホールの形成方
法。20. The method for forming a via hole according to claim 18, wherein the surface of the Ni alloy plating layer is replaced by substitutional electroless Au plating. 【請求項２１】 請求項１５または１６に記載のバイア
ホールの形成方法において、 上記スパッタ金属層の形成工程は、 上記絶縁膜表面及び上記無電解メッキ層表面に、これら
表面に対して高い密着性が得られる金属からなる第１ス
パッタ金属層を形成する工程と、 上記第１スパッタ金属層上に低抵抗金属からなる第２ス
パッタ金属層を形成する工程とからなることを特徴とす
るバイアホールの形成方法。21. The method of forming a via hole according to claim 15 or 16, wherein the step of forming the sputtered metal layer has high adhesion to the surface of the insulating film and the surface of the electroless plating layer. And a step of forming a second sputtered metal layer of a low resistance metal on the first sputtered metal layer, and a step of forming a second sputtered metal layer of a low resistance metal on the first sputtered metal layer. Forming method. 【請求項２２】 請求項１５または１６に記載のバイア
ホールの形成方法において、 上記電解メッキ層が電解Ａｕメッキ層であることを特徴
とするバイアホールの形成方法。22. The method of forming a via hole according to claim 15 or 16, wherein the electrolytic plating layer is an electrolytic Au plating layer. 【請求項２３】 請求項２１に記載のバイアホールの形
成方法において、 上記第１スパッタ金属層がＴｉ，ＣｒまたはＮｉからな
り、上記第２スパッタ金属層がＡｕからなることを特徴
とするバイアホールの形成方法。23. The method of forming a via hole according to claim 21, wherein the first sputtered metal layer is made of Ti, Cr or Ni, and the second sputtered metal layer is made of Au. Forming method. 【請求項２４】 請求項７，８，１５，１６の何れかに
記載のバイアホールの形成方法において、 上記記載の工程を行った後、 上記穴が上記基板を貫通するように、上記基板の裏面を
研磨する工程と、 上記研磨によってその厚みが減少した上記基板の裏面
に、上記電解メッキ層と導通する低抵抗金属層を形成す
る工程とを行うことを特徴とするバイアホールの形成方
法。24. The method of forming a via hole according to claim 7, 8, 15, or 16, wherein after the step described above is performed, the via hole of the substrate is formed so that the hole penetrates the substrate. A method of forming a via hole, comprising: a step of polishing a back surface; and a step of forming a low resistance metal layer electrically connected to the electrolytic plating layer on the back surface of the substrate whose thickness is reduced by the polishing.
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