JPH07193442A - 演算増幅器およびそれを用いたｄａ変換装置と電圧比較器 - Google Patents

Abstract

(57)【要約】 【目的】 演算増幅器のオフセット補正を、小さな回路
規模で、容易化かつ高精度化すると共に適用したＤＡ変
換器や電圧比較器の小型高性能化を図る。 【構成】 差動増幅回路１１と負荷となるトランジスタ
で構成された入力段を持ち、さらにオフセットの調整の
ためのトリミング回路として補正用差動増幅回路１２を
有する演算増幅器において、補正の精度、及び容易性を
向上するため、補正用差動増幅回路１２にソ−ス抵抗挿
入形（ソ−スディジェネレ−ション）を採用し、かつ、
この抵抗１３の値を外部から制御可能とし、オフセット
値に対応した抵抗値を選ぶことにより、制御性を可変
し、例えば、小さいオフセットに対しては容易にかつ高
精度に補正を行い、また、大きなオフセットに対しては
大きな制御電圧を必要とすることなく補正を行う構成と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＡ変換装置や電圧比
較器等に用いられる演算増幅器に係わり、特に、低オフ
セットが要求される通信、音響、映像、制御等の用途に
好適な演算増幅器およびそれを用いたＤＡ変換装置と電
圧比較器に関するものである。

【０００２】

【従来の技術】演算増幅器は、電圧比較器、加減算器、
微積分回路等の線形演算装置や、リミッタ、対数変換回
路等の非線形演算装置、あるいは、アクティブフィル
タ、さらに、ＡＤ、ＤＡ変換装置など、広範な用途に用
いられている。この演算増幅器は、同種の２個のトラン
ジスタが左右対象にペアで配置され、２つの入力信号の
差電圧を増幅して出力するものであり、ペアのトランジ
スタのアンバランス等によるオフセットが生じる。この
ような演算増幅器のオフセットを補正する技術に関して
は、例えば、特開昭５９−１６１９０５号公報に記載の
ように、被差動増幅回路に、オフセット調整のための差
動増幅回路を設け、その制御電圧によってアンバランス
とした出力電流を被差動増幅回路に注入したり、また、
例えば、特開昭５９−６７７０４号公報に記載のよう
に、差動回路の負荷トランジスタを複数設け、選択的に
動作させることにより負荷電流を調節し、オフセットを
トリミング（補正）する技術が知られている。ここで、
差動増幅回路をオフセットトリミング回路として用いる
ものを第１の補正技術、複数の負荷トランジスタを用い
て補正を行なうものを第２の補正技術とし、第１、第２
の技術の説明を、図７〜図９を用いて行なう。

【０００３】図７は、従来の補正用差動増幅回路を有す
る演算増幅器の構成例を示す回路図である。本図７にお
いて、７１は被補正差動増幅回路、７２は補正用差動増
幅回路、７３はオフセットの大きさに対応したトリミン
グ制御電圧である。第１の補正技術では、補正用差動増
幅回路７２の入力であるトリミング用の制御電圧７３に
より、被補正差動増幅回路７１への注入電流にアンバラ
ンスを与え、被補正差動増幅回路７１のオフセットを補
正する。すなわち、本図７において、トランジスタMc3
のドレイン電流をテ−ル電流とし、補正用差動増幅回路
７２のトランジスタMc1、Mc2の入力電圧（制御電圧７
３）により、このテール電流を振り分け、被補正差動増
幅回路７１のトランジスタM1、M2の負荷電流を調整する
ことにより、オフセットを補正する。オフセットのトリ
ミング精度を向上するためには、補正用差動増幅回路７
２のトランジスタMc1、Mc2の相互コンダクタンス値（g
m）を低く設定するが、これにより、後述の図１１で示
すように、大きなオフセットを補正するため制御電圧を
広く設定可能としなければならず、トリミング回路の規
模の増大や、トリミング時間の増加を招く。ここで、図
８を用いて、差動増幅回路の入力電圧−出力電流特性を
説明する。

【０００４】図８は、差動増幅回路の入力電圧−出力電
流特性を示す説明図である。本図８において、８１は差
動増幅回路の差動入力電圧Vinに対する出力電流の特
性、８２はオフセット補正のために必要な補正出力電流
（Icomp）、８３は補正出力電流（Icomp）８２を出力す
るのに必要な入力電圧、すなわち、補正制御電圧（Vcom
p）、８４は補正電圧の変動範囲（ΔVcomp）である。い
まオフセットを補正するために、図中Icompと記された
大きさの補正出力電流８２が必要であるとすると、この
場合の適当な補正電圧は図中Vcompと記載された補正制
御電圧８３となる。補正制御電圧は、通常、基準電圧か
らの出力電圧を分圧するなどして得た電圧を用いるが、
この電圧は環境温度や電源電圧の変動や素子ばらつきに
より、図中ΔVcompで記したような変動範囲８４での変
動が生じる。これにより、補正出力電流８２（Icomp）
は設定値とは異なり、オフセットの管理値が、すなわ
ち、トリミング精度が劣化する。また、差動増幅回路自
身の上述の要因による特性変動により、補正電流が変動
してしまう問題もある。

【０００５】図９は、従来の複数の負荷トランジスタを
用いて補正を行なう演算増幅器の構成例を示す回路図で
ある。本図９において、９１は被補正差動増幅回路、９
２はオフセットトリミングのためのＭＯＳトランジス
タ、９３は負荷トランジスタ９２を選択するための制御
信号である。第２の補正技術では、動作させる負荷トラ
ンジスタ９２の数により、調整電流を設定する。この
際、精度良く補正するために、負荷トランジスタ９２の
サイズを、少しづつ異なった大きさに設定しておくこと
により、比較的容易に設定可能となる。しかし、実際の
演算増幅器の設計において、負荷トランジスタ９２は寄
生容量値を下げ、必要な利得を得るため、そのトランジ
スタゲ−ト幅を小さく設定することが多い。この場合、
小さな調整電流を得るため、調整用に設けるトランジス
タは負荷トランジスタより、さらに小さく設定しなけれ
ばならないが、特性の安定性から、ゲ−ト幅の最小値は
あるレベルで制限される。従って、微小な補正電流を精
度良く生成することは困難となる。

【０００６】図７で示した第１の補正技術では、前述の
補正電流の変動によるトリミング精度劣化が問題とな
る。これを抑えるために、図７における補正用差動増幅
回路７２の入力電圧に対する出力電流を決定する相互コ
ンダクタンス値（gm）を低く設定することが望ましい。
この相互コンダクタンス値（gm）を低減することによる
補正電流変動の抑圧状態を図１０に示す。

【０００７】図１０は、相互コンダクタンス値（gm）を
低減した時の差動増幅回路の入力電圧−出力電流特性を
示す説明図である。本図１０は、図８と同様な差動増幅
回路における入力電圧−出力電流特性を示したものであ
るが、通常の相互コンダクタンス値（gm）における特性
と、低減化した場合（以下、低gm化と記載）の特性を示
すものであり、図中１０１は、低gm化した場合の入出力
特性、１０２は通常の入出力特性、１０３は通常特性に
おける補正電流の変動幅、１０４は低gm化した差動増幅
回路における出力電流変動幅、１０５は補正電圧の変動
幅である。通常の特性では、補正電圧のばらつき（ΔVc
omp）、すなわち、補正電圧の変動幅１０５に起因する
補正電流の変動幅１０３（ΔIcomp1）は、図中に示され
る大きさとなるが、低gm化により、特性は、入出力特性
１０１の様になり、補正電流の変動は、より小さな補正
電流の変動幅１０４（ΔIcomp2）へと抑えられる。

【０００８】差動増幅回路における相互コンダクタンス
値（gm）を低く設定するには、 （Ａ）差動増幅回路のバイアス電流（テ−ル電流）を減
らす。 （Ｂ）差動増幅回路ＭＯＳトランジスタのW/Lを減ら
す。（Ｗを減らすか、Ｌを増す） 等の技術がある。ここで差動増幅回路の入出力特性は下
記の数（１）、（２）の式のように表される。 gm ＝√(Iss・μ・Cox・W/L) （１） Δvi＝√(Iss/(μ・Cox・W/(2L))) （２） ここで、Iss：差動増幅回路テ−ル電流、μ：キャリア
移動度 Cox：ゲ−ト酸化膜容量、W、L：MOSサイズ（ゲ−ト幅、
チャネル長） Δvi：差動増幅回路入力電圧範囲 尚、相互コンダクタンス（gm）とは、あるブラックボッ
クスの入出力伝達特性において、入力電圧（Vin）の変
化分に対する出力電流（Iout）の変化分を意味し、下記
の数（３）の式により表される。 gm=d(Iout)/d(Vin) [S] （３）

【０００９】上述の技術（Ａ）は、差動増幅回路テ−ル
電流（Iss）を低減することにより、相互コンダクタン
ス値（gm）を低減するが、一方で、（２）式より分かる
ように、入力電圧範囲を狭めてしまう。この場合の差動
増幅回路の入力電圧−出力電流特性を図１１に示す。図
１１は、テール電流を低減した時の差動増幅回路の入力
電圧−出力電流特性を示す説明図である。本図１１にお
いて、１１１は差動増幅回路テ−ル電流（Iss）低減時
の入出力特性、１１２は通常時の入出力特性、１１３は
補正電圧の変動幅、１１４は補正電圧変動に起因する通
常特性における出力電流変動、１１５は差動増幅回路テ
−ル電流（Iss）低減時における同様の出力電流変動、
１１６は差動増幅回路における入力電圧範囲である。差
動増幅回路テ−ル電流（Iss）の低減により、相互コン
ダクタンス値（gm）は小さくなっているが、差動電圧入
力範囲１１６が小さくなったことが分かる。これによ
り、トリミングの精度は劣化してしまう。また、差動増
幅回路テ−ル電流（Iss）を低減した場合、最大差動出
力電流も小さくなり、大きなオフセット電圧をトリミン
グできなくなる問題がある。

【００１０】また、技術（Ｂ）は、図１２のような構成
で可能となる。図１２は、補正用差動増幅回路のサイズ
を可変とした演算増幅器の構成例を示す回路図である。
本図１２において、１２１は被補正差動増幅回路、１２
２は補正用差動増幅回路、１２３は補正用差動増幅回路
においてトランジスタ（Mc1〜Mc6）を選択するための制
御信号である。この構成は、補正用差動増幅回路１２２
を構成するＭＯＳトランジスタのゲ−ト幅を可変とする
ために、トランジスタ（Mc1〜Mc6）を並列に複数個設
け、これを制御信号１２３により選択的に切替る技術で
ある。しかし、この技術では、被補正差動増幅回路に対
する寄生容量が付加されてしまう、また、トランジスタ
の選択に伴い負荷容量が変動するため、演算増幅器の周
波数特性が劣化、変動するため実用上は問題が多い。

【００１１】また、トランジスタMc7のドレイン電流を
テ−ル電流とする補正用差動増幅回路１２２のトランジ
スタMc1、Mc2の入力電圧（制御電圧）により、この電流
を振り分け、被補正差動増幅回路１２１のトランジスタ
M1,M2の負荷電流を調整することにより、オフセットを
補正する。しかし、前述したようにオフセットのトリミ
ング精度を向上するためには、補正用差動増幅回路１２
２のトランジスタMc1、Mc2の相互コンダクタンス（gm）
を低く設定するが、これにより大きなオフセットを補正
するためには、制御電圧を広く設定可能としなければな
らず、トリミング回路規模増大、および、トリミング時
間の増加を招く。

【００１２】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、補正電圧の変動等による条件下
においては、高精度にオフセットを管理し、且つオフセ
ット補正の調整すなわちトリミングも容易に行うという
要求には十分応えることができない点である。本発明の
目的は、これら従来技術の課題を解決し、オフセット補
正の調整の容易性と調整精度の向上を可能とし、また、
このようなオフセット補正の調整の容易性と調整精度の
向上に伴う回路規模の増大を回避することを可能とした
演算増幅器およびそれを用いたＤＡ変換装置と電圧比較
器を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の演算増幅器およびそれを用いたＤＡ変換装
置と電圧比較器は、（１）図１に示すように、演算増幅
器を構成する差動増幅回路１１の注入電流にアンバラン
スを与えて、この差動増幅回路１１のオフセットを補正
する補正用差動増幅回路１２に配置された２個のトラン
ジスタMc1、Mc2のソース間に、抵抗１３を設けることに
より、この補正用差動増幅回路１２の入力電圧に対する
出力電流を決定する相互コンダクタンス（gm）を低減さ
せることを特徴とする。また、（２）上記（１）に記載
の演算増幅器において、図２に示すように、補正用差動
増幅回路のソース間抵抗を可変抵抗２３で構成すること
を特徴とする。また、（３）上記（１）、もしくは、
（２）のいずれかに記載の演算増幅器において、図３に
示すように、補正用差動増幅回路のソース間抵抗を、制
御信号により抵抗値を選択する抵抗アレイ３３で構成す
ることを特徴とする。また、（４）上記（１）、もしく
は、（２）のいずれかに記載の演算増幅器において、図
４に示すように、補正用差動増幅回路のソ−ス間抵抗
を、ゲート電圧制御により抵抗値を設定するＭＯＳトラ
ンジスタ４３のオン抵抗で構成することを特徴とする。
また、（５）図５に示すように、演算増幅器を構成する
差動増幅回路５１の注入電流にアンバランスを与えて、
この差動増幅回路５１のオフセットを補正する補正用差
動増幅回路を、クロスカップル形差動増幅回路５２で構
成し、補正用差動増幅回路の入力電圧に対する出力電流
を決定する相互コンダクタンスを可変とすることを特徴
とする。また、（６）図６に示すように、演算増幅器を
構成する差動増幅回路６１の負荷電流を調節する複数の
ｎＭＯＳ形負荷トランジスタ６２のそれぞれのソース側
に、ｐＭＯＳ型トランジスタ６３を接続し、選択的に動
作させたｐＭＯＳ型トランジスタ６３とｎＭＯＳ形負荷
トランジスタ６２の電流の差を、差動増幅回路６１に注
入して、差動増幅回路のオフセットを補正することを特
徴とする。また、（７）上記（１）〜（６）のいずれか
に記載の演算増幅器をＤＡ変換装置に用いることを特徴
とする。また、（８）上記（１）〜（６）のいずれかに
記載の演算増幅器を電圧比較器に用いることを特徴とす
る。

【００１４】

【作用】本発明においては、まず、ソースディジェネレ
−ション構成とした差動増幅回路を、補正用差動増幅回
路として用いる。このことにより、制御電圧の変動に対
して感度を低くし、すなわちトリミング後の使用環境変
化等による制御電圧の変動に対して、トリミング精度の
劣化が最低限に押さえられることになる。また、このソ
−スディジェネレ−ション構成の補正用差動増幅回路の
ソース間抵抗に、可変抵抗や抵抗アレイ等を用いて、そ
の値を可変なものとする。あるいは、補正用差動増幅回
路をクロスカップル形差動増幅回路で構成する。このこ
とにより、相互コンダクタンス値（gm）を可変とし、ト
リミングのためのスイッチやそれを駆動するデコ−ド回
路などの回路規模を増加させることなく、補正電圧を広
範な値に設定可能とすることができる。すなわち、通常
のオフセット値に対しては、相互コンダクタンス値（g
m）を低減し、補正精度を向上させるが、大きなオフセ
ットに対しては相互コンダクタンス値（gm）を増大さ
せ、ある程度トリミング精度を犠牲にして、トリミング
回路の規模増大を押さえることが可能となる。また、差
動増幅回路の負荷電流を調節して差動増幅回路のオフセ
ットを補正する場合には、補正用の電流源を一方向のみ
に設けるのでなく、双方向に設け、その差電流を補正電
流とする。このことにより、微小な補正電流の設定を高
精度に、かつ容易に行えることができる。また、このよ
うな演算増幅器を用いることにより、ＤＡ変換装置や電
圧比較器の性能を向上させることができる。

【００１５】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の演算増幅器の本発明に係わ
る構成の第１の実施例を示す回路構成図である。本図に
おいて、１１は被補正用差動増幅回路、１２はソ−スデ
ィジェネレ−ション構成の補正用差動増幅回路（ソース
抵抗挿入形差動増幅回路）、１３は補正用差動増幅回路
１２のソ−スに挿入された抵抗、１４はオフセット補正
のための制御電圧である。本構成は、従来技術で示した
図７の回路において、補正用差動増幅回路１２のトラン
ジスタMc1,Mc2のソ−ス間に抵抗１３が挿入された構成
となっている。このような構成とすることにより、補正
用差動増幅回路１２のトランジスタMc1、Mc2の入力電圧
（制御電圧１４）により、補正用差動増幅回路１２に流
れるテール電流を振り分け、被補正用差動増幅回路１１
のトランジスタM1、M2の負荷電流を調整することによ
り、オフセットを補正するが、抵抗１３により、差動入
力電圧が分圧され、見かけ上、入力電圧が小さくなった
効果が得られる。これにより入力電圧範囲を狭めること
なく、相互コンダクタンス値（gm値）を低減でき、オフ
セットのトリミング精度が向上する。

【００１６】このように、オフセットのトリミング精度
を向上するために、補正用差動増幅回路１２のトランジ
スタMc1、Mc2のソース間に抵抗１３を設け、トランジス
タMc1、Mc2の相互コンダクタンス（gm）を低く設定す
る。しかし、低い相互コンダクタンス（gm）により、大
きなオフセットを補正するためには、制御電圧を広く設
定可能としなければならない。すなわち、本第１の実施
例における構成では、大きなオフセット電圧に対し、従
来技術の図７における通常の構成の補正用差動増幅回路
７２を用いた場合より、当然、大きな補正電圧が必要と
なる。従って、補正用差動増幅回路を本第１の実施例の
ようにソ−スディジェネレ−ション構成とした場合、補
正電圧を広範な値に設定可能であるようしておく必要が
ある。これはトリミングのためのスイッチやそれを駆動
するデコ−ド回路などの回路規模を増加させ、トリミン
グ回路の規模の増大、トリミング時間の増加を招くこと
になる。このような問題は、本図１における補正用差動
増幅回路１２の構成を前提に、さらに、次の図２で示す
ように、gm値を可変である構成とすることにより解決で
きる。

【００１７】図２は、本発明の演算増幅器の本発明に係
わる構成の第２の実施例を示す回路構成図である。本例
は、相互コンダクタンス値（gm）を可変とするために、
図１における補正用差動増幅回路１２の抵抗１３を可変
抵抗２３に置き換えたものである。図中２１は被補正差
動増幅回路、２２は補正用差動増幅回路、２３は可変抵
抗、２４は補正用の制御電圧である。可変抵抗２３は、
外付け抵抗としても良いが、次の図３で述べるような技
術により、オンチップで実現可能である。

【００１８】図３は、本発明の演算増幅器の本発明に係
わる構成の第３の実施例を示す回路構成図である。本例
は、図１におけるソ−ス間の抵抗１３を抵抗アレイで構
成したものであり、図中、３１は被補正差動増幅回路、
３２は補正用差動増幅回路、３３はソ−ス抵抗を可変と
するための抵抗アレイ、３４はオフセットのための制御
電圧、３５は抵抗値を設定する制御信号である。本構成
では、抵抗アレイ３３を、これと並列に設けたスイッチ
により選択的に接続し、抵抗値を変化させることによ
り、制御電圧３４に対する出力電流の制御特性を可変と
する。すなわち、通常のオフセットトリミングにおいて
は、抵抗アレイ３３の抵抗値を大きくし、相互コンダク
タンス値（gm）を低減して、トリミング精度の向上を図
る。また、オフセットが大きな値である場合は、抵抗ア
レイ３３の抵抗値を小さくして、相互コンダクタンス値
（gm）を増大させる。

【００１９】図４は、本発明の演算増幅器の本発明に係
わる構成の第４の実施例を示す回路構成図である。本例
は、図１におけるソ−ス間の抵抗１３を、ＭＯＳトラン
ジスタ（Mc3）のオン抵抗により構成したものであり、
図中、４１は被補正差動増幅回路、４２は補正用差動増
幅回路、４３はソ−ス抵抗を構成するためのＭＯＳトラ
ンジスタ、４４はこのＭＯＳトランジスタ４３のオン抵
抗を設定する制御電圧（２）、４５は補正用の制御電圧
（１）である。このＭＯＳトランジスタ４３（Mc3）の
ゲ−ト電圧（制御電圧（２）４４）により、ＭＯＳトラ
ンジスタ４３のオン抵抗値を制御し、補正用差動増幅回
路４２の相互コンダクタンス値（gm）を可変とする構成
である。オフセット電圧の大小とソ−ス挿入抵抗の大小
設定は、図３における技術と同一であるので、ここでは
割愛する。

【００２０】上記図１〜図４においては、補正用差動増
幅回路にソ−スディジェネレ−ション形の差動増幅回路
を用いることにより、相互コンダクタンス値（gm）を可
変とする構成を説明したが、ソ−スディジェネレ−ショ
ン形の差動増幅回路以外の差動増幅回路を用いても、相
互コンダクタンス値（gm）を可変とする構成も採用可能
である。例えば、相互コンダクタンス値（gm）可変な差
動増幅回路としては、演算増幅器の一種であるOTA(Oper
ational Transconductance Amplifier)を構成するため
種々の技術が提案されている。ここでは、一例として、
Wangらにより提案されたクロスカップル形差動増幅回路
（"Novel linearisation technique forimplementing l
arge signal ＭＯＳ tunable transconductor",Electro
n. Lett.,Vol.26,No.21,p.p.1819-1821,1990）が、素子
数も少なく、小回路規模で構成可能であるので、これを
用いた構成を、次の図５に示す。

【００２１】図５は、本発明の演算増幅器の本発明に係
わる構成の第５の実施例を示す回路構成図である。本図
５において、５１は被補正差動増幅回路、５２はクロス
カップル差動増幅回路からなる補正用差動増幅回路、５
３はクロスカップル差動増幅回路５２における相互コン
ダクタンス値（gm）を設定する制御電圧（２）、５４は
補正用の制御電圧（１）である。補正用差動増幅回路５
２は、制御電圧（２）５３により、差動段の相互コンダ
クタンス値（gm）が設定可能であるので、補正すべきオ
フセット値の大小に応じ、適当な電圧を設定する。

【００２２】次に、図９において示した従来技術であ
る、補正用のトランジスタを複数個設け、選択的に動作
させる構成に関する本発明に係わる実施例を図６に示
す。図６は、本発明の演算増幅器の本発明に係わる構成
の第６の実施例を示す回路構成図である。本図６におい
て、６１は被補正差動増幅回路、６２はN-ＭＯＳトラン
ジスタからなるシンク側の補正用定電流源群、６３はP-
ＭＯＳトランジスタからなるソ−ス側の補正用定電流源
群、６４は補正用定電流源群６２、６３を制御する制御
信号である。本例において、各補正用定電流源群６２、
６３の各トランジスタは、すべて同一サイズでも良く、
また、異なったサイズのトランジスタを設け、これらを
選択的に組み合わせることにより、より広範な補正電流
値を設定することが可能である。

【００２３】図９に示した従来の技術では、補正電流を
生成する定電流源群の出力を、直接トリミングに用いて
いる。この結果、微小な補正電流を得るために、極めて
小さなサイズのＭＯＳトランジスタを設けなくてはなら
なかった。しかし、本実施例では、微小な補正電流を得
るために、補正用定電流源群６２、６３をソ−ス側とシ
ンク側を設け、この差電流を補正電流として用いること
により、微小電流を精度良く生成することができる。す
なわち、補正用定電流源群を、図９に示した従来の技術
のように、シンク側、すなわち、電流を吸い込む側だけ
でなく、ソース側、すなわち、電流を吐き出す側にも設
けることにより、被補正差動増幅回路６１から引き抜く
（もしくは流し込む）補正電流を、N-ＭＯＳトランジス
タ（補正用定電流源群６２）とP-ＭＯＳトランジスタ
（補正用定電流源群６３）との差電流で決定でき、微小
電流を精度良く生成することができる。さらに、補正電
流の方向を可変とすることも容易に可能となる。

【００２４】演算増幅回路は、加減算器や微積分回路等
の線形演算回路や、リミッタや対数変換回路等の非線形
演算回路、あるいは、アクティブフィルタ、ＡＤ変換
器、ＤＡ変換器、電圧比較器など、広範囲に応用されて
いる。例えば、ＤＡ変換器、電圧比較器に、図１〜図６
に示した各演算増幅器を適用することにより、通信、音
響、映像のそれぞれの処理に係わる装置を、回路規模増
大を招くことなく高性能化することができる。

【００２５】以上、図１〜図６を用いて説明したよう
に、本実施例の演算増幅器では、ソ−スディジェネレ−
ション構成とした差動増幅回路を、補正用差動増幅回路
として用いる。このことにより、制御電圧の変動に対し
て感度の低い、すなわちトリミング後の使用環境変化等
による制御電圧の変動に対して、トリミング精度の劣化
が最低限に押さえることができる。また、ソース間の抵
抗を可変抵抗で構成して、相互コンダクタンス値（gm）
を可変とする。このことにより、通常のオフセット値に
対しては、相互コンダクタンス値（gm）低減して、補正
精度を向上させ、また、大きなオフセット値に対して
は、相互コンダクタンス値（gm）を増大させて、ある程
度トリミング精度を犠牲にして、トリミング回路の規模
増大を押さえることができる。また、補正用の電流源を
一方向のみ設けるのでなく、双方向に設け、その差電流
を補正電流とすることにより、微小な補正電流の設定
を、高精度に、かつ、容易に行なうことができる。ま
た、このような演算増幅器をＤＡ変換器や電圧比較器な
どに用いることにより、ＤＡ変換器や電圧比較器などの
小型化および高性能化を図ることができる。尚、本発明
は、図１〜図６を用いて説明した実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能である。

【００２６】

【発明の効果】本発明によれば、演算増幅器のオフセッ
ト補正を、回路規模増大を招くことなく、容易な調整
で、高精度に行なうことができ、演算増幅器を高性能化
することが可能となり、また、このような演算増幅器を
用いることにより、ＤＡ変換装置および電圧比較器の高
性能化と小型化が可能となる。

【図面の簡単な説明】

【図１】本発明の演算増幅器の本発明に係わる構成の第
１の実施例を示す回路構成図である。

【図２】本発明の演算増幅器の本発明に係わる構成の第
２の実施例を示す回路構成図である。

【図３】本発明の演算増幅器の本発明に係わる構成の第
３の実施例を示す回路構成図である。

【図４】本発明の演算増幅器の本発明に係わる構成の第
４の実施例を示す回路構成図である。

【図５】本発明の演算増幅器の本発明に係わる構成の第
５の実施例を示す回路構成図である。

【図６】本発明の演算増幅器の本発明に係わる構成の第
６の実施例を示す回路構成図である。

【図７】従来の補正用差動増幅回路を有する演算増幅器
の構成例を示す回路図である。

【図８】差動増幅回路の入力電圧−出力電流特性を示す
説明図である。

【図９】従来の複数の負荷トランジスタを用いて補正を
行なう演算増幅器の構成例を示す回路図である。

【図１０】相互コンダクタンス値（gm）を低減した時の
差動増幅回路の入力電圧−出力電流特性を示す説明図で
ある。

【図１１】テール電流を低減した時の差動増幅回路の入
力電圧−出力電流特性を示す説明図である。

【図１２】補正用差動増幅回路のサイズを可変とした演
算増幅器の構成例を示す回路図である。

【符号の説明】

１１、２１、３１、４１、５１、６１、７１、９１、１
２１ 被補正差動増幅回路 １２、２２、３２、４２、５２、７２、１２２ 補正用
差動増幅回路 １３ 抵抗 １４、２４、３４、７３ 制御電圧 ２３ 可変抵抗 ３２ 抵抗アレイ ３５、６４、９３、１２３ 制御信号 ４３ ＭＯＳトランジスタ ４４、５３ 制御電圧（２） ４５、５４ 制御電圧（１） ６２、６３、９２ 補正用定電流源群 ８１ 差動入力電圧Vinに対する出力電流特性 ８２ 補正出力電流 ８３ 補正制御電圧 ８４ 補正電圧の変動範囲 １０１ 低gm化した場合の入出力特性 １０２ 通常の入出力特性 １０３ 通常特性における補正電流の変動幅 １０４ 低gm化した出力電流変動幅 １０５ 補正電圧の変動幅 １１１ 差動増幅回路テール電流（Iss）低減時の入出
力特性 １１２ 通常時の入出力特性 １１３ 補正電圧の変動幅 １１４ 補正電圧変動に起因する通常特性における出力
電流変動 １１５ 差動増幅回路テール電流（Iss）低減時におけ
る出力電流変動 １１６ 差動回路における入力電圧範囲

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ２個のトランジスタが配置され、２つの
   入力信号の差電圧を出力する差動増幅回路と、該差動増
   幅回路の注入電流にアンバランスを与えて、該差動増幅
   回路のオフセットを補正する補正用差動増幅回路とから
   なる演算増幅器において、上記補正用差動増幅回路に配
   置された２個のトランジスタのソース間に抵抗を設け、
   該補正用差動増幅回路の入力電圧に対する出力電流を決
   定する相互コンダクタンスを低減させることを特徴とす
   る演算増幅器。
2. 【請求項２】 請求項１に記載の演算増幅器において、
   上記補正用差動増幅回路のソース間抵抗を、可変抵抗で
   構成することを特徴とする演算増幅器。
3. 【請求項３】 請求項１、もしくは、請求項２のいずれ
   かに記載の演算増幅器において、上記補正用差動増幅回
   路のソース間抵抗を、制御信号により抵抗値を選択する
   抵抗アレイで構成することを特徴とする演算増幅器。
4. 【請求項４】 請求項１、もしくは、請求項２のいずれ
   かに記載の演算増幅器において、上記補正用差動増幅回
   路のソ−ス間抵抗を、ゲート電圧制御により抵抗値を設
   定するＭＯＳトランジスタのオン抵抗で構成することを
   特徴とする演算増幅器。
5. 【請求項５】 ２つの入力信号の差電圧を出力する差動
   増幅回路と、該差動増幅回路の注入電流にアンバランス
   を与えて、該差動増幅回路のオフセットを補正する補正
   用差動増幅回路とからなる演算増幅器において、上記補
   正用差動増幅回路を、クロスカップル形差動増幅回路で
   構成し、上記補正用差動増幅回路の入力電圧に対する出
   力電流を決定する相互コンダクタンスを可変とすること
   を特徴とする演算増幅器。
6. 【請求項６】 ２つの入力信号の差電圧を出力する差動
   増幅回路と、該差動増幅回路の負荷電流を調節する複数
   のｎＭＯＳ形の負荷トランジスタからなり、上記複数の
   負荷トランジスタを選択的に動作させて上記差動増幅回
   路の負荷電流を調節し、上記差動増幅回路のオフセット
   を補正する演算増幅器において、上記複数のｎＭＯＳ形
   の負荷トランジスタのそれぞれのソース側に、ｐＭＯＳ
   型のトランジスタを接続し、選択的に動作させた上記ｐ
   ＭＯＳ型のトランジスタとｎＭＯＳ形の負荷トランジス
   タの電流の差を、上記差動増幅回路に注入して、上記差
   動増幅回路のオフセットを補正することを特徴とする演
   算増幅器。
7. 【請求項７】 請求項１〜請求項６のいずれかに記載の
   演算増幅器を用いることを特徴とするＤＡ変換装置。
8. 【請求項８】 請求項１〜請求項６のいずれかに記載
   の演算増幅器を用いることを特徴とする電圧比較器。