JPH07194095A - 電位生成回路 - Google Patents
電位生成回路Info
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- JPH07194095A JPH07194095A JP5334973A JP33497393A JPH07194095A JP H07194095 A JPH07194095 A JP H07194095A JP 5334973 A JP5334973 A JP 5334973A JP 33497393 A JP33497393 A JP 33497393A JP H07194095 A JPH07194095 A JP H07194095A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】
【目的】本発明はノイズの発生を防止して、内部回路の
誤動作を未然に防止し得る電位生成回路を提供すること
を目的とする。 【構成】発振出力信号ＳＧ１が発振回路２から昇圧回路
３に出力され、昇圧回路３では外部から供給される電源
Ｖccが前記発振出力信号ＳＧ１に基づいて昇圧されて内
部回路４に出力される。昇圧回路３の昇圧出力電圧Ｖ１
が不要となったとき、昇圧出力電圧Ｖ１の出力配線Ｌ１
と、電源Ｖccを供給する電源配線Ｌ２とが、発振出力信
号ＳＧ１に基づいて抵抗値が減少する電位制御回路６で
接続される。
誤動作を未然に防止し得る電位生成回路を提供すること
を目的とする。 【構成】発振出力信号ＳＧ１が発振回路２から昇圧回路
３に出力され、昇圧回路３では外部から供給される電源
Ｖccが前記発振出力信号ＳＧ１に基づいて昇圧されて内
部回路４に出力される。昇圧回路３の昇圧出力電圧Ｖ１
が不要となったとき、昇圧出力電圧Ｖ１の出力配線Ｌ１
と、電源Ｖccを供給する電源配線Ｌ２とが、発振出力信
号ＳＧ１に基づいて抵抗値が減少する電位制御回路６で
接続される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の内
部回路に所定の電位を供給する電位生成回路に関するも
のである。
部回路に所定の電位を供給する電位生成回路に関するも
のである。
【０００２】近年の半導体集積回路では、内部回路で種
々の電位を必要とすることから、外部端子に入力される
電源電圧に基づいて所要の電位を生成する電位生成回路
が内蔵されている。このような半導体集積回路では、消
費電力の低減を図るために、電位生成回路から出力され
る電位が不要な場合には、同電位生成回路の動作を停止
するように構成されている。
々の電位を必要とすることから、外部端子に入力される
電源電圧に基づいて所要の電位を生成する電位生成回路
が内蔵されている。このような半導体集積回路では、消
費電力の低減を図るために、電位生成回路から出力され
る電位が不要な場合には、同電位生成回路の動作を停止
するように構成されている。
【０００３】
【従来の技術】従来の電位生成回路を内蔵した半導体集
積回路の一例を図５に従って説明する。チップ１上に
は、発振回路２と、昇圧回路３と、内部回路４とが配設
され、同発振回路２と、昇圧回路３とから電位生成回路
が構成される。
積回路の一例を図５に従って説明する。チップ１上に
は、発振回路２と、昇圧回路３と、内部回路４とが配設
され、同発振回路２と、昇圧回路３とから電位生成回路
が構成される。
【０００４】前記発振回路２には外部端子を介して水晶
発振子５が接続され、同発振回路２はその水晶発振子５
から出力される基準周波数に基づいて、図６に示す所要
の発振出力信号ＳＧ１を生成する。
発振子５が接続され、同発振回路２はその水晶発振子５
から出力される基準周波数に基づいて、図６に示す所要
の発振出力信号ＳＧ１を生成する。
【０００５】前記発振回路２の発振出力信号ＳＧ１は、
前記昇圧回路３と、前記内部回路４とに出力される。前
記昇圧回路３は、容量と、スイッチング素子とで構成さ
れる公知の昇圧回路であり、外部端子を介して入力され
る電源電圧Ｖccと、前記発振出力信号ＳＧ１とに基づい
て、電源電圧Ｖccを昇圧して、図６に示す出力電圧Ｖ１
を前記内部回路４に供給する。
前記昇圧回路３と、前記内部回路４とに出力される。前
記昇圧回路３は、容量と、スイッチング素子とで構成さ
れる公知の昇圧回路であり、外部端子を介して入力され
る電源電圧Ｖccと、前記発振出力信号ＳＧ１とに基づい
て、電源電圧Ｖccを昇圧して、図６に示す出力電圧Ｖ１
を前記内部回路４に供給する。
【０００６】前記昇圧回路３から出力される出力電圧Ｖ
１は、前記発振出力信号ＳＧ１の周波数に基づいて設定
される。そして、図６に示すように出力電圧Ｖ１は発振
出力信号ＳＧ１の起動に基づいて立ち上がり、昇圧され
た出力電圧Ｖ１が内部回路４に供給される。
１は、前記発振出力信号ＳＧ１の周波数に基づいて設定
される。そして、図６に示すように出力電圧Ｖ１は発振
出力信号ＳＧ１の起動に基づいて立ち上がり、昇圧され
た出力電圧Ｖ１が内部回路４に供給される。
【０００７】また、昇圧された出力電圧Ｖ１の供給が不
要となった場合には、消費電力の低減を図るために、発
振回路２の発振出力信号ＳＧ１が停止され、昇圧回路３
での昇圧動作が停止される。
要となった場合には、消費電力の低減を図るために、発
振回路２の発振出力信号ＳＧ１が停止され、昇圧回路３
での昇圧動作が停止される。
【０００８】昇圧動作が停止されると、昇圧回路３内の
バッファ回路を構成するトランジスタのゲート容量、あ
るいはジャンクション容量により、出力電圧Ｖ１は低下
して、起動前の電源Ｖccレベルに収束する。
バッファ回路を構成するトランジスタのゲート容量、あ
るいはジャンクション容量により、出力電圧Ｖ１は低下
して、起動前の電源Ｖccレベルに収束する。
【０００９】前記内部回路４は、前記電源電圧Ｖcc及び
前記出力電圧Ｖ１に基づいて所定の動作を行う。
前記出力電圧Ｖ１に基づいて所定の動作を行う。
【００１０】
【発明が解決しようとする課題】ところが、上記のよう
な電位生成回路は、発振回路２から出力される発振出力
信号ＳＧ１が停止されて、昇圧回路３から出力される出
力電圧Ｖ１が低下する際、出力電圧Ｖ１にノイズＮ１が
発生する。
な電位生成回路は、発振回路２から出力される発振出力
信号ＳＧ１が停止されて、昇圧回路３から出力される出
力電圧Ｖ１が低下する際、出力電圧Ｖ１にノイズＮ１が
発生する。
【００１１】また、出力電圧Ｖ１が低下して、電源Ｖcc
レベルまで低下したとき、同出力電圧Ｖ１にノイズＮ２
が発生する。そして、前記ノイズＮ１，Ｎ２は内部回路
４の誤動作の原因となるという問題点がある。
レベルまで低下したとき、同出力電圧Ｖ１にノイズＮ２
が発生する。そして、前記ノイズＮ１，Ｎ２は内部回路
４の誤動作の原因となるという問題点がある。
【００１２】そこで、前記ノイズＮ１，Ｎ２による影響
を軽減するために、昇圧回路３と、内部回路４との間隔
を大きくして、両回路を接続する配線長を長くしたり、
あるいはノイズ除去用のダイオードを介在させる等の対
策を施すことが提案されている。
を軽減するために、昇圧回路３と、内部回路４との間隔
を大きくして、両回路を接続する配線長を長くしたり、
あるいはノイズ除去用のダイオードを介在させる等の対
策を施すことが提案されている。
【００１３】しかし、昇圧回路３と、内部回路４との間
隔を大きくすることは、チップ面積を増大させるという
問題点がある。また、昇圧回路３と、内部回路４との間
に、ノイズ除去用のダイオードを介在させても、ノイズ
吸収効果は同ダイオードや、昇圧回路３を構成するトラ
ンジスタの特性に左右される。
隔を大きくすることは、チップ面積を増大させるという
問題点がある。また、昇圧回路３と、内部回路４との間
に、ノイズ除去用のダイオードを介在させても、ノイズ
吸収効果は同ダイオードや、昇圧回路３を構成するトラ
ンジスタの特性に左右される。
【００１４】従って、昇圧回路３と、内部回路４との間
に、ノイズ除去用のダイオードを介在させても、ノイズ
Ｎ１，Ｎ２の影響を確実に防止することは困難であっ
た。この発明の目的は、ノイズの発生を防止して、内部
回路の誤動作を未然に防止し得る電位生成回路を提供す
ることにある。
に、ノイズ除去用のダイオードを介在させても、ノイズ
Ｎ１，Ｎ２の影響を確実に防止することは困難であっ
た。この発明の目的は、ノイズの発生を防止して、内部
回路の誤動作を未然に防止し得る電位生成回路を提供す
ることにある。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、発振出力信号ＳＧ１が発振回路２
から昇圧回路３に出力され、前記昇圧回路３では外部か
ら供給される電源Ｖccが前記発振出力信号ＳＧ１に基づ
いて昇圧されて内部回路４に出力される。前記昇圧回路
３の昇圧出力電圧Ｖ１が不要となったとき、前記昇圧出
力電圧Ｖ１の出力配線Ｌ１と、電源Ｖccを供給する電源
配線Ｌ２とが、前記発振出力信号ＳＧ１に基づいて抵抗
値が減少する電位制御回路６で接続される。
図である。すなわち、発振出力信号ＳＧ１が発振回路２
から昇圧回路３に出力され、前記昇圧回路３では外部か
ら供給される電源Ｖccが前記発振出力信号ＳＧ１に基づ
いて昇圧されて内部回路４に出力される。前記昇圧回路
３の昇圧出力電圧Ｖ１が不要となったとき、前記昇圧出
力電圧Ｖ１の出力配線Ｌ１と、電源Ｖccを供給する電源
配線Ｌ２とが、前記発振出力信号ＳＧ１に基づいて抵抗
値が減少する電位制御回路６で接続される。
【００１６】また、図２に示すように前記電位制御回路
は、前記出力配線Ｌ１と、前記電源配線Ｌ２との間に並
列に接続される複数のＰチャネルＭＯＳトランジスタＴ
r1〜Ｔrnと、前記発振出力信号ＳＧ１をカウントしたカ
ウント信号ＧＸ１〜ＧＸｎで前記ＰチャネルＭＯＳトラ
ンジスタＴr1〜Ｔrnを順次オンさせるカウンタ回路８と
から構成され、前記カウンタ回路８は前記昇圧回路３の
昇圧出力電圧Ｖ１が不要となったときに入力されるスト
ローブ信号ＳＴＢでカウント動作が開始される。
は、前記出力配線Ｌ１と、前記電源配線Ｌ２との間に並
列に接続される複数のＰチャネルＭＯＳトランジスタＴ
r1〜Ｔrnと、前記発振出力信号ＳＧ１をカウントしたカ
ウント信号ＧＸ１〜ＧＸｎで前記ＰチャネルＭＯＳトラ
ンジスタＴr1〜Ｔrnを順次オンさせるカウンタ回路８と
から構成され、前記カウンタ回路８は前記昇圧回路３の
昇圧出力電圧Ｖ１が不要となったときに入力されるスト
ローブ信号ＳＴＢでカウント動作が開始される。
【００１７】
【作用】昇圧回路３の昇圧出力電圧Ｖ１が不要となる
と、出力配線Ｌ１と、電源配線Ｌ２とは電位制御回路６
で接続されて、昇圧出力電圧Ｖ１は電源Ｖccレベルまで
緩やかに移行する。
と、出力配線Ｌ１と、電源配線Ｌ２とは電位制御回路６
で接続されて、昇圧出力電圧Ｖ１は電源Ｖccレベルまで
緩やかに移行する。
【００１８】また、図２においては、昇圧回路３の昇圧
出力電圧Ｖ１が不要となると、カウンタ回路８にストロ
ーブ信号ＳＴＢが入力されて、同カウンタ回路のカウン
ト動作が開始される。
出力電圧Ｖ１が不要となると、カウンタ回路８にストロ
ーブ信号ＳＴＢが入力されて、同カウンタ回路のカウン
ト動作が開始される。
【００１９】そして、カウンタ回路から出力されるカウ
ント信号ＧＸ１〜ＧＸｎに基づいて、ＰチャネルＭＯＳ
トランジスタＴr1〜Ｔrnが順次オンされて、出力配線Ｌ
１と、電源配線Ｌ２との間の抵抗値が順次減少する。
ント信号ＧＸ１〜ＧＸｎに基づいて、ＰチャネルＭＯＳ
トランジスタＴr1〜Ｔrnが順次オンされて、出力配線Ｌ
１と、電源配線Ｌ２との間の抵抗値が順次減少する。
【００２０】
【実施例】図２は本発明を具体化した第一の実施例を示
す。なお、前記従来例と同一構成部分は同一符号を付し
て説明する。
す。なお、前記従来例と同一構成部分は同一符号を付し
て説明する。
【００２１】チップ１上には、発振回路２と、昇圧回路
３と、内部回路４と、制御回路６と、スイッチ回路７と
が配設され、同発振回路２と、昇圧回路３及びスイッチ
回路７とから電位生成回路が構成される。
３と、内部回路４と、制御回路６と、スイッチ回路７と
が配設され、同発振回路２と、昇圧回路３及びスイッチ
回路７とから電位生成回路が構成される。
【００２２】前記発振回路２には外部端子を介して水晶
発振子５が接続され、同発振回路２はその水晶発振子５
から出力される基準周波数に基づいて、図４に示す所要
の発振出力信号ＳＧ１を生成する。
発振子５が接続され、同発振回路２はその水晶発振子５
から出力される基準周波数に基づいて、図４に示す所要
の発振出力信号ＳＧ１を生成する。
【００２３】前記発振回路２の発振出力信号ＳＧ１は、
前記スイッチ回路７を介して昇圧回路３に出力されると
ともに、前記内部回路４及び制御回路６に出力される。
前記昇圧回路３は、容量と、スイッチング素子とで構成
される公知の昇圧回路であり、外部端子を介して入力さ
れる電源電圧Ｖccと、前記発振出力信号ＳＧ１とに基づ
いて、電源電圧Ｖccを昇圧して、図４に示す出力電圧Ｖ
１を出力配線Ｌ１を介して前記内部回路４に供給する。
前記スイッチ回路７を介して昇圧回路３に出力されると
ともに、前記内部回路４及び制御回路６に出力される。
前記昇圧回路３は、容量と、スイッチング素子とで構成
される公知の昇圧回路であり、外部端子を介して入力さ
れる電源電圧Ｖccと、前記発振出力信号ＳＧ１とに基づ
いて、電源電圧Ｖccを昇圧して、図４に示す出力電圧Ｖ
１を出力配線Ｌ１を介して前記内部回路４に供給する。
【００２４】前記昇圧回路３から出力される出力電圧Ｖ
１は、前記発振出力信号ＳＧ１の周波数に基づいて設定
される。そして、図４に示すように出力電圧Ｖ１は発振
出力信号ＳＧ１の起動に基づいて立ち上がる。
１は、前記発振出力信号ＳＧ１の周波数に基づいて設定
される。そして、図４に示すように出力電圧Ｖ１は発振
出力信号ＳＧ１の起動に基づいて立ち上がる。
【００２５】前記スイッチ回路７には外部回路からスト
ローブ信号ＳＴＢが入力され、同ストローブ信号ＳＴＢ
が入力されると、同スイッチ回路７は開路される。前記
制御回路６はカウンタ回路８と、多数のＰチャネルＭＯ
ＳトランジスタＴr1〜Ｔrnとから構成される。そして、
各トランジスタＴr1〜Ｔrnのゲートには前記カウンタ回
路８のカウント信号ＧＸ１〜ＧＸｎが入力される。
ローブ信号ＳＴＢが入力され、同ストローブ信号ＳＴＢ
が入力されると、同スイッチ回路７は開路される。前記
制御回路６はカウンタ回路８と、多数のＰチャネルＭＯ
ＳトランジスタＴr1〜Ｔrnとから構成される。そして、
各トランジスタＴr1〜Ｔrnのゲートには前記カウンタ回
路８のカウント信号ＧＸ１〜ＧＸｎが入力される。
【００２６】前記トランジスタＴr1〜Ｔrnのソースは、
出力配線Ｌ１に接続され、ドレインは前記内部回路４に
電源Ｖccを供給する電源配線Ｌ２に接続される。そし
て、各トランジスタＴr1〜Ｔrnのトランジスタサイズは
Ｌレベルのカウント信号ＧＸ１〜ＧＸｎに基づいて、高
抵抗状態でオンされるように設定されている。
出力配線Ｌ１に接続され、ドレインは前記内部回路４に
電源Ｖccを供給する電源配線Ｌ２に接続される。そし
て、各トランジスタＴr1〜Ｔrnのトランジスタサイズは
Ｌレベルのカウント信号ＧＸ１〜ＧＸｎに基づいて、高
抵抗状態でオンされるように設定されている。
【００２７】前記カウンタ回路８の具体的構成を図３に
従って説明する。多数のカウンタセルＣ１〜Ｃｎはフリ
ップフロップ回路で構成され、前記発振回路２から出力
される発振出力信号ＳＧ１に基づく、クロック信号Ｃ
Ｋ，ＣＫＸが入力される。
従って説明する。多数のカウンタセルＣ１〜Ｃｎはフリ
ップフロップ回路で構成され、前記発振回路２から出力
される発振出力信号ＳＧ１に基づく、クロック信号Ｃ
Ｋ，ＣＫＸが入力される。
【００２８】前記各カウンタセルＣ１〜Ｃｎはクロック
信号ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベ
ルの出力信号をそれぞれインバータ回路ＩＶ１〜ＩＶｎ
に出力する。
信号ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベ
ルの出力信号をそれぞれインバータ回路ＩＶ１〜ＩＶｎ
に出力する。
【００２９】前記インバータ回路ＩＶ１〜ＩＶｎはカウ
ンタセルＣ１〜Ｃｎの出力信号を反転させて、カウント
信号ＧＸ１〜ＧＸｎとして出力する。従って、各カウン
タセルＣ１〜Ｃｎがクロック信号ＣＫ，ＣＫＸを１パル
ス分カウントすると、Ｌレベルのカウント信号ＧＸ１〜
ＧＸｎが出力される。
ンタセルＣ１〜Ｃｎの出力信号を反転させて、カウント
信号ＧＸ１〜ＧＸｎとして出力する。従って、各カウン
タセルＣ１〜Ｃｎがクロック信号ＣＫ，ＣＫＸを１パル
ス分カウントすると、Ｌレベルのカウント信号ＧＸ１〜
ＧＸｎが出力される。
【００３０】初段のカウンタセルＣ１には外部回路から
ストローブ信号ＳＴＢが入力され、そのストローブ信号
ＳＴＢがＬレベルとなると、カウンタセルＣ１はクロッ
ク信号ＣＫ，ＣＫＸのカウント動作を開始する。
ストローブ信号ＳＴＢが入力され、そのストローブ信号
ＳＴＢがＬレベルとなると、カウンタセルＣ１はクロッ
ク信号ＣＫ，ＣＫＸのカウント動作を開始する。
【００３１】そして、カウンタセルＣ１はクロック信号
ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベルの
ストローブ信号ＳＴＢ１を出力する。前記ストローブ信
号ＳＴＢ１はインバータ回路ＩＶと、ＮＡＮＤ回路Ｎ１
に入力される。
ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベルの
ストローブ信号ＳＴＢ１を出力する。前記ストローブ信
号ＳＴＢ１はインバータ回路ＩＶと、ＮＡＮＤ回路Ｎ１
に入力される。
【００３２】従って、Ｈレベルのストローブ信号ＳＴＢ
１はインバータ回路ＩＶでＬレベルに反転されてカウン
タセルＣ２に入力され、同ストローブ信号ＳＴＢ１がＨ
レベルとなると、カウンタセルＣ２がカウント動作を開
始する。
１はインバータ回路ＩＶでＬレベルに反転されてカウン
タセルＣ２に入力され、同ストローブ信号ＳＴＢ１がＨ
レベルとなると、カウンタセルＣ２がカウント動作を開
始する。
【００３３】前記カウンタセルＣ２はクロック信号Ｃ
Ｋ，ＣＫＸを１パルス分カウントすると、Ｈレベルのス
トローブ信号ＳＴＢ２を出力する。前記ストローブ信号
ＳＴＢ２はＮＡＮＤ回路Ｎ１に入力される。
Ｋ，ＣＫＸを１パルス分カウントすると、Ｈレベルのス
トローブ信号ＳＴＢ２を出力する。前記ストローブ信号
ＳＴＢ２はＮＡＮＤ回路Ｎ１に入力される。
【００３４】前記ＮＡＮＤ回路Ｎ１は前記ストローブ信
号ＳＴＢ１，ＳＴＢ２がともにＨレベルとなると、Ｌレ
ベルの信号ををカウンタセルＣ３に出力する。従って、
カウンタセルＣ３は前記ストローブ信号ＳＴＢ１，ＳＴ
Ｂ２がともにＨレベルとなると、カウント動作を開始す
る。
号ＳＴＢ１，ＳＴＢ２がともにＨレベルとなると、Ｌレ
ベルの信号ををカウンタセルＣ３に出力する。従って、
カウンタセルＣ３は前記ストローブ信号ＳＴＢ１，ＳＴ
Ｂ２がともにＨレベルとなると、カウント動作を開始す
る。
【００３５】また、前記カウンタセルＣ３はクロック信
号ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベル
のストローブ信号ＳＴＢ３を出力する。ＮＡＮＤ回路Ｎ
n-2 はカウンタセルＣ１〜Ｃn-1 から出力されるストロ
ーブ信号ＳＴＢ１〜ＳＴＢn-1 が入力され、各ストロー
ブ信号ＳＴＢ１〜ＳＴＢn-1 がすべてＨレベルとなる
と、Ｌレベルの信号をカウンタセルＣｎに出力する。
号ＣＫ，ＣＫＸを１パルス分カウントすると、Ｈレベル
のストローブ信号ＳＴＢ３を出力する。ＮＡＮＤ回路Ｎ
n-2 はカウンタセルＣ１〜Ｃn-1 から出力されるストロ
ーブ信号ＳＴＢ１〜ＳＴＢn-1 が入力され、各ストロー
ブ信号ＳＴＢ１〜ＳＴＢn-1 がすべてＨレベルとなる
と、Ｌレベルの信号をカウンタセルＣｎに出力する。
【００３６】従って、カウンタセルＣｎは前記ストロー
ブ信号ＳＴＢ１〜ＳＴＢn-1 がともにＨレベルとなる
と、カウント動作を開始する。このような動作により、
カウンタ回路８はストローブ信号ＳＴＢの入力に基づい
てクロック信号ＣＫ，ＣＫＸをカウントし、そのカウン
ト信号ＧＸ１〜ＧＸｎを順次Ｌレベルとするように動作
する。
ブ信号ＳＴＢ１〜ＳＴＢn-1 がともにＨレベルとなる
と、カウント動作を開始する。このような動作により、
カウンタ回路８はストローブ信号ＳＴＢの入力に基づい
てクロック信号ＣＫ，ＣＫＸをカウントし、そのカウン
ト信号ＧＸ１〜ＧＸｎを順次Ｌレベルとするように動作
する。
【００３７】前記カウンタセルＣ１〜Ｃｎにはリセット
信号ＣＬＸが入力され、同リセット信号ＣＬＫがＬレベ
ルとなると、各カウンタセルＣ１〜Ｃｎの出力信号がリ
セットされる。
信号ＣＬＸが入力され、同リセット信号ＣＬＫがＬレベ
ルとなると、各カウンタセルＣ１〜Ｃｎの出力信号がリ
セットされる。
【００３８】さて、この半導体集積回路に電源Ｖccが供
給されて、発振回路２から発振出力信号ＳＧ１が出力さ
れると、昇圧回路３では電源Ｖccと発振出力信号ＳＧ１
とに基づいて昇圧動作が開始され、同昇圧回路３の出力
電圧Ｖ１が電源Ｖccから立ち上がる。
給されて、発振回路２から発振出力信号ＳＧ１が出力さ
れると、昇圧回路３では電源Ｖccと発振出力信号ＳＧ１
とに基づいて昇圧動作が開始され、同昇圧回路３の出力
電圧Ｖ１が電源Ｖccから立ち上がる。
【００３９】そして、昇圧回路３の出力電圧Ｖ１と、電
源Ｖccとが内部回路４に供給されて、同内部回路４が動
作する。昇圧回路３から内部回路４に供給する出力電圧
Ｖ１が不要となって、外部からストローブ信号ＳＴＢが
入力されると、スイッチ回路７が開路されて、昇圧回路
３の昇圧動作が停止されるとともに、カウンタ回路８が
そのカウント動作を開始する。
源Ｖccとが内部回路４に供給されて、同内部回路４が動
作する。昇圧回路３から内部回路４に供給する出力電圧
Ｖ１が不要となって、外部からストローブ信号ＳＴＢが
入力されると、スイッチ回路７が開路されて、昇圧回路
３の昇圧動作が停止されるとともに、カウンタ回路８が
そのカウント動作を開始する。
【００４０】そして、カウンタ回路８のカウント信号Ｇ
Ｘ１〜ＧＸｎが順次Ｌレベルとなり、トランジスタＴr1
〜Ｔrnが順次オンされる。すると、出力配線Ｌ１と電源
配線Ｌ２との間の抵抗値が順次低下し、出力電圧Ｖ１が
電源Ｖccレベルまで緩やかに低下し、同出力電圧Ｖ１の
低下にともなうノイズの発生が防止される。
Ｘ１〜ＧＸｎが順次Ｌレベルとなり、トランジスタＴr1
〜Ｔrnが順次オンされる。すると、出力配線Ｌ１と電源
配線Ｌ２との間の抵抗値が順次低下し、出力電圧Ｖ１が
電源Ｖccレベルまで緩やかに低下し、同出力電圧Ｖ１の
低下にともなうノイズの発生が防止される。
【００４１】従って、内部回路４への出力電圧Ｖ１の供
給が不要となった場合には、同出力電圧Ｖ１を電源Ｖcc
レベルまで低下させて、消費電力を低減することができ
るとともに、ノイズによる内部回路４の誤動作を防止す
ることができる。
給が不要となった場合には、同出力電圧Ｖ１を電源Ｖcc
レベルまで低下させて、消費電力を低減することができ
るとともに、ノイズによる内部回路４の誤動作を防止す
ることができる。
【００４２】
【発明の効果】以上詳述したように、この発明はノイズ
の発生を防止して、内部回路の誤動作を未然に防止し得
る電位生成回路を提供することができる優れた効果を発
揮する。
の発生を防止して、内部回路の誤動作を未然に防止し得
る電位生成回路を提供することができる優れた効果を発
揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示すブロック図である。
【図３】一実施例のカウンタ回路を示す回路図である。
【図４】一実施例の動作を示す波形図である。
【図５】従来例を示すブロック図である。
【図６】従来例の動作を示す波形図である。
２ 発振回路 ３ 昇圧回路 ４ 内部回路 ６ 電位制御回路 ＳＧ１ 発振出力信号 Ｖcc 電源 Ｖ１ 昇圧出力電圧 Ｌ１ 出力配線 Ｌ２ 電源配線
Claims (2)
- 【請求項１】 発振回路（２）から発振出力信号（ＳＧ
１）を昇圧回路（３）に出力し、前記昇圧回路（３）は
外部から供給される電源（Ｖcc）を前記発振出力信号
（ＳＧ１）に基づいて昇圧して内部回路（４）に出力す
る電位生成回路であって、 前記昇圧回路（３）の昇圧出力電圧（Ｖ１）が不要とな
ったとき、前記昇圧出力電圧（Ｖ１）の出力配線（Ｌ
１）と、電源（Ｖcc）を供給する電源配線（Ｌ２）と
を、前記発振出力信号（ＳＧ１）に基づいて抵抗値が減
少する電位制御回路（６）で接続したことを特徴とする
電位生成回路。 - 【請求項２】 前記電位制御回路は、前記出力配線（Ｌ
１）と、前記電源配線（Ｌ２）との間に並列に接続され
る複数のＰチャネルＭＯＳトランジスタ（Ｔr1〜Ｔrn）
と、前記発振出力信号（ＳＧ１）をカウントしたカウン
ト信号（ＧＸ１〜ＧＸｎ）で前記ＰチャネルＭＯＳトラ
ンジスタ（Ｔr1〜Ｔrn）を順次オンさせるカウンタ回路
（８）とから構成し、前記カウンタ回路（８）は前記昇
圧回路（３）の昇圧出力電圧（Ｖ１）が不要となったと
きに入力されるストローブ信号（ＳＴＢ）でカウント動
作を開始することを特徴とする請求項１記載の電位生成
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334973A JPH07194095A (ja) | 1993-12-28 | 1993-12-28 | 電位生成回路 |
| US08/365,432 US5488327A (en) | 1993-12-28 | 1994-12-28 | Supply voltage generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334973A JPH07194095A (ja) | 1993-12-28 | 1993-12-28 | 電位生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07194095A true JPH07194095A (ja) | 1995-07-28 |
Family
ID=18283298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334973A Withdrawn JPH07194095A (ja) | 1993-12-28 | 1993-12-28 | 電位生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5488327A (ja) |
| JP (1) | JPH07194095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG83670A1 (en) * | 1997-09-02 | 2001-10-16 | Oki Techno Ct Singapore | A bias stabilization circuit |
| KR100257581B1 (ko) * | 1997-09-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어방법 |
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
| JP4813937B2 (ja) * | 2006-03-20 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
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| US5365121A (en) * | 1993-03-08 | 1994-11-15 | Motorola Inc. | Charge pump with controlled ramp rate |
-
1993
- 1993-12-28 JP JP5334973A patent/JPH07194095A/ja not_active Withdrawn
-
1994
- 1994-12-28 US US08/365,432 patent/US5488327A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150879A (en) * | 1997-09-22 | 2000-11-21 | Nec Corporation | Semiconductor apparatus for use in low voltage power supply |
Also Published As
| Publication number | Publication date |
|---|---|
| US5488327A (en) | 1996-01-30 |
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