JPH0719845B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0719845B2 JPH0719845B2 JP62033868A JP3386887A JPH0719845B2 JP H0719845 B2 JPH0719845 B2 JP H0719845B2 JP 62033868 A JP62033868 A JP 62033868A JP 3386887 A JP3386887 A JP 3386887A JP H0719845 B2 JPH0719845 B2 JP H0719845B2
- Authority
- JP
- Japan
- Prior art keywords
- aluminum wiring
- diffusion layer
- gate electrode
- mosfet
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は多層金属配線からなる半導体集積回路装置の構
造に関する。
造に関する。
従来の技術 多層金属配線からなる半導体集積回路装置の従来例を、
ＮチャンネルMOSLSIの場合について第２図に例示する。
第２図は２層アルミニウム配線からなるＮチャンネルMO
SLSIの要部の断面図である。このLSIはｐ型シリコン基
板１上に形成され、フィールド酸化膜２で分離された能
動領域に形成されたゲート酸化膜３、ゲート電極４とソ
ース・ドレイン拡散層５とからなるMOS型電界効果トラ
ンジスタ（以下、MOSFETと記す）QA,QB,QC,QDと、第１
アルミニウム配線８および第２アルミニウム配線10とで
構成されている。なお、ゲート電極４−第１アルミニウ
ム配線８間および第１アルミニウム配線８−第２アルミ
ニウム配線10間はそれぞれ第１層間絶縁膜７および第２
層間絶縁膜９で絶縁が保たれている。
ＮチャンネルMOSLSIの場合について第２図に例示する。
第２図は２層アルミニウム配線からなるＮチャンネルMO
SLSIの要部の断面図である。このLSIはｐ型シリコン基
板１上に形成され、フィールド酸化膜２で分離された能
動領域に形成されたゲート酸化膜３、ゲート電極４とソ
ース・ドレイン拡散層５とからなるMOS型電界効果トラ
ンジスタ（以下、MOSFETと記す）QA,QB,QC,QDと、第１
アルミニウム配線８および第２アルミニウム配線10とで
構成されている。なお、ゲート電極４−第１アルミニウ
ム配線８間および第１アルミニウム配線８−第２アルミ
ニウム配線10間はそれぞれ第１層間絶縁膜７および第２
層間絶縁膜９で絶縁が保たれている。
従来の多層アルミニウム配線LSIでは、回路を構成するM
OSFETの大部分は第２図に示したMOSFETQBのように、ゲ
ート電極４が第１アルミニウム配線８によって他のMOSF
ET（第２図の場合はQA）のソース・ドレイン拡散層５に
接続されている。しかし、MOSFETQCのようにそのゲート
電極４が第１アルミニウム配線８および第２アルミニウ
ム配線10を介して他のMOSFET（第２図の場合はQD）のソ
ース・ドレイン拡散層５に接続されるMOSFETも存在し
た。
OSFETの大部分は第２図に示したMOSFETQBのように、ゲ
ート電極４が第１アルミニウム配線８によって他のMOSF
ET（第２図の場合はQA）のソース・ドレイン拡散層５に
接続されている。しかし、MOSFETQCのようにそのゲート
電極４が第１アルミニウム配線８および第２アルミニウ
ム配線10を介して他のMOSFET（第２図の場合はQD）のソ
ース・ドレイン拡散層５に接続されるMOSFETも存在し
た。
発明が解決しようとする問題点 半導体集積回路の製造工程において、シリコン基板はド
ライエッチング、プラズマCVD、レジスト剥離、RFスパ
ッタリング等のプラズマ処理を被る。このようなプラズ
マ処理によってMOSFETのゲート酸化膜やゲート酸化膜−
シリコン界面が劣化する、いわゆる、プラズマダメージ
のあることが知られているが、アルミニウム配線を形成
する以前ではシリコン基板に高温処理を施すことが可能
なので、上述したようなプラズマダメージの影響は大幅
に低減できる。しかし、アルミニウム配線形成後では許
容できる熱処理温度が高々450℃程度なのでプラズマダ
メージによる素子の特性変動を回復させることができな
い。
ライエッチング、プラズマCVD、レジスト剥離、RFスパ
ッタリング等のプラズマ処理を被る。このようなプラズ
マ処理によってMOSFETのゲート酸化膜やゲート酸化膜−
シリコン界面が劣化する、いわゆる、プラズマダメージ
のあることが知られているが、アルミニウム配線を形成
する以前ではシリコン基板に高温処理を施すことが可能
なので、上述したようなプラズマダメージの影響は大幅
に低減できる。しかし、アルミニウム配線形成後では許
容できる熱処理温度が高々450℃程度なのでプラズマダ
メージによる素子の特性変動を回復させることができな
い。
第３図はプラズマ処理前後におけるMOSFETの２つのタイ
プA,Bの各特性変動について示したものであり、同図
（ａ）がプラズマ処理前、同図（ｂ）がプラズマ処理後
の（ドレイン電流）1/2対ゲート電圧特性を示してい
る。プラズマ処理時にゲート電極が拡散層と接続されて
いるタイプＢのMOSFETでは特性は変化しないが、プラズ
マ処理時にゲート電極がシリコン基板に対してフローテ
ィングな状態にあるタイプＡのMOSFETでは、プラズマ処
理によってしきい値電圧（第３図の特性の直線部分を延
長して横軸と交わった点のゲート電圧のこと）が低下し
ている。
プA,Bの各特性変動について示したものであり、同図
（ａ）がプラズマ処理前、同図（ｂ）がプラズマ処理後
の（ドレイン電流）1/2対ゲート電圧特性を示してい
る。プラズマ処理時にゲート電極が拡散層と接続されて
いるタイプＢのMOSFETでは特性は変化しないが、プラズ
マ処理時にゲート電極がシリコン基板に対してフローテ
ィングな状態にあるタイプＡのMOSFETでは、プラズマ処
理によってしきい値電圧（第３図の特性の直線部分を延
長して横軸と交わった点のゲート電圧のこと）が低下し
ている。
第３図ではプラズマ処理によってタイプＡのMOSFETのし
きい値電圧が低下する例を示したが、プラズマ処理によ
る素子の特性変動は、プラズマ処理装置の構造、処理条
件等よって異なっており、これらにより、しきい値電圧
が変動する。また、第３図（ｂ）のように特性が変化し
たMOSFETは450℃程度の熱処理では完全に回復しない。
きい値電圧が低下する例を示したが、プラズマ処理によ
る素子の特性変動は、プラズマ処理装置の構造、処理条
件等よって異なっており、これらにより、しきい値電圧
が変動する。また、第３図（ｂ）のように特性が変化し
たMOSFETは450℃程度の熱処理では完全に回復しない。
単層のアルミニウム配線で形成されたMOSLSIの場合、回
路を構成するMOSFETのゲート電極は全てアルミニウム配
線形成時にソース・ドレイン拡散層もしくはpn接合の拡
散層に接続されるので、アルミニウム配線形成後（詳し
くはアルミニウム配線用のアルミニウム膜がシリコン基
板上に形成された以後）は集積回路を構成する全てのMO
SFETはプラズマ処理によって特性が変化しないタイプＢ
の構造になっている。このために単層配線MOSLSIの場合
はアルミニウム配線形成後のプラズマ処理による悪影響
を受けることはない。
路を構成するMOSFETのゲート電極は全てアルミニウム配
線形成時にソース・ドレイン拡散層もしくはpn接合の拡
散層に接続されるので、アルミニウム配線形成後（詳し
くはアルミニウム配線用のアルミニウム膜がシリコン基
板上に形成された以後）は集積回路を構成する全てのMO
SFETはプラズマ処理によって特性が変化しないタイプＢ
の構造になっている。このために単層配線MOSLSIの場合
はアルミニウム配線形成後のプラズマ処理による悪影響
を受けることはない。
しかしながら、第２図に示したように従来の２層アルミ
ニウム配線LSIの場合、トランジスタQCのように第１層
アルミニウム配線８形成時にはゲート電極４がソース・
ドレイン拡散層５に接続されないトランジスタも存在す
る。このようなトランジスタのゲート電極４は第２アル
ミニウム配線10が形成されるまではシリコン基板１に対
してフローティングな状態、つまり第３図に示したタイ
プＡの構造になっている。よって第２図のQCのようなト
ランジスタは、第１アルミニウム配線形成から第２アル
ミニウム配線形成までの間のプラズマ処理、例えばアル
ミドライエッチング、レジストアッシング、RFスパッタ
リング、プラズマCVD等、によって特性が変化し、この
ためにLSIの製造歩留が低下する危険性があった。
ニウム配線LSIの場合、トランジスタQCのように第１層
アルミニウム配線８形成時にはゲート電極４がソース・
ドレイン拡散層５に接続されないトランジスタも存在す
る。このようなトランジスタのゲート電極４は第２アル
ミニウム配線10が形成されるまではシリコン基板１に対
してフローティングな状態、つまり第３図に示したタイ
プＡの構造になっている。よって第２図のQCのようなト
ランジスタは、第１アルミニウム配線形成から第２アル
ミニウム配線形成までの間のプラズマ処理、例えばアル
ミドライエッチング、レジストアッシング、RFスパッタ
リング、プラズマCVD等、によって特性が変化し、この
ためにLSIの製造歩留が低下する危険性があった。
問題点を解決するための手段 本発明はこのような欠点を解決するためになされたもの
であり、複数層の金属配線膜を有し、かつ、回路を構成
する全てのMOS型電界効果トランジスタのゲート電極
が、同ゲート電極を形成する導電膜もしくは第１層目の
金属配線膜を介して半導体基板上に形成された不純物拡
散層と電気的に接触している構成の半導体集積回路装置
である。
であり、複数層の金属配線膜を有し、かつ、回路を構成
する全てのMOS型電界効果トランジスタのゲート電極
が、同ゲート電極を形成する導電膜もしくは第１層目の
金属配線膜を介して半導体基板上に形成された不純物拡
散層と電気的に接触している構成の半導体集積回路装置
である。
作用 本発明によれば、少なくとも第１層目の金属膜形成時に
回路を構成する全てのMOSFETのゲート電極が半導体基板
上の拡散層に接続されるので、金属膜形成後のプラズマ
処理によってMOSFETの特性が変化することはない。
回路を構成する全てのMOSFETのゲート電極が半導体基板
上の拡散層に接続されるので、金属膜形成後のプラズマ
処理によってMOSFETの特性が変化することはない。
実施例 本発明の半導体集積回路装置の一実施例を、２層アルミ
ニウム配線のＮチャンネルMOSLSIに適用した場合につい
て第１図に例示する。第１図のLSIの要部の断面図に示
したように、本実施例のMOSLSIは、ｐ型シリコン基板１
上に形成され、フィールド酸化膜２で分離された能動領
域に形成されたゲート酸化膜３、ゲート電極４とソース
・ドレイン拡散層５とからなるMOSFETQ1,Q2,Q3,Q4と、
回路動作上必要でないn+型拡散層６と第１アルミニウム
配線８および第２アルミニウム配線10とで構成されてい
る。なお、ゲート電極４−第１アルミニウム配線８間お
よび第１アルミニウム配線８−第２アルミニウム配線10
間はそれぞれ第１層間絶縁膜７および第２層間絶縁膜９
で絶縁が保たれている。
ニウム配線のＮチャンネルMOSLSIに適用した場合につい
て第１図に例示する。第１図のLSIの要部の断面図に示
したように、本実施例のMOSLSIは、ｐ型シリコン基板１
上に形成され、フィールド酸化膜２で分離された能動領
域に形成されたゲート酸化膜３、ゲート電極４とソース
・ドレイン拡散層５とからなるMOSFETQ1,Q2,Q3,Q4と、
回路動作上必要でないn+型拡散層６と第１アルミニウム
配線８および第２アルミニウム配線10とで構成されてい
る。なお、ゲート電極４−第１アルミニウム配線８間お
よび第１アルミニウム配線８−第２アルミニウム配線10
間はそれぞれ第１層間絶縁膜７および第２層間絶縁膜９
で絶縁が保たれている。
さらに、本実施例のLSIでは、回路を構成する全てのMOS
FETのゲート電極４は、第１アルミニウム配線８によっ
て他のMOSFETのソース・ドレイン拡散層５に接続される
（第１図のQ2）あるいは回路動作上は必要でないn+型拡
散層６に接続される（第１図のQ3）。
FETのゲート電極４は、第１アルミニウム配線８によっ
て他のMOSFETのソース・ドレイン拡散層５に接続される
（第１図のQ2）あるいは回路動作上は必要でないn+型拡
散層６に接続される（第１図のQ3）。
第１図の実施例ではn+拡散層６をMOSFETQ3の隣に配置し
たためにLSIのチップ面積が大きくなった様に描いてあ
るが、実際はn+拡散層６とMOSFETQ3とが離れていても、
第１アルミニウム配線８でMOSFETQ3のゲート電極４があ
いている領域にn+拡散層６と接続されていれば良いの
で、n+拡散層６を追加しても、LSIのチップ面積はほと
んど増加しない。
たためにLSIのチップ面積が大きくなった様に描いてあ
るが、実際はn+拡散層６とMOSFETQ3とが離れていても、
第１アルミニウム配線８でMOSFETQ3のゲート電極４があ
いている領域にn+拡散層６と接続されていれば良いの
で、n+拡散層６を追加しても、LSIのチップ面積はほと
んど増加しない。
発明の効果 本発明によればLSIを構成する全てのMOSFETのゲート電
極は第１層目のアルミニウム配線によってソース・ドレ
イン拡散層あるいは半導体基板上に形成された不純物散
層に接続されるので、第１層目のアルミニウム配線形成
以後にシリコン基板に加えられる各種のプラズマ処理工
程においてMOSFETの特性が変動することはないので、多
層配線からなるLSIの歩留向上に効果を有する。
極は第１層目のアルミニウム配線によってソース・ドレ
イン拡散層あるいは半導体基板上に形成された不純物散
層に接続されるので、第１層目のアルミニウム配線形成
以後にシリコン基板に加えられる各種のプラズマ処理工
程においてMOSFETの特性が変動することはないので、多
層配線からなるLSIの歩留向上に効果を有する。
第１図は本発明による２層アルミニウム配線からなるMO
SLSIの要部の断面図、第２図は従来の２層アルミニウム
配線からなるMOSLSIの要部の断面図、第３図はプラズマ
処理前後におけるMOSFETの特性変動を説明するための各
特性図である。 １……ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソース・
ドレイン拡散層、６……n+型拡散層、７……第１層間絶
縁膜、８……第１アルミニウム配線、９……第２層間絶
縁膜、10……第２アルミニウム配線。
SLSIの要部の断面図、第２図は従来の２層アルミニウム
配線からなるMOSLSIの要部の断面図、第３図はプラズマ
処理前後におけるMOSFETの特性変動を説明するための各
特性図である。 １……ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソース・
ドレイン拡散層、６……n+型拡散層、７……第１層間絶
縁膜、８……第１アルミニウム配線、９……第２層間絶
縁膜、10……第２アルミニウム配線。
Claims (1)
- 【請求項１】多層の金属配線膜を有し、かつ回路を構成
する全ての絶縁ゲート形電界効果トランジスタのゲート
電極が、同ゲート電極を形成する導電膜もしくは第１層
目の金属配線膜を介して半導体基板上に形成された不純
物拡散層と電気的に接触していることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033868A JPH0719845B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033868A JPH0719845B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200559A JPS63200559A (ja) | 1988-08-18 |
| JPH0719845B2 true JPH0719845B2 (ja) | 1995-03-06 |
Family
ID=12398487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033868A Expired - Lifetime JPH0719845B2 (ja) | 1987-02-17 | 1987-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297960A (ja) * | 1989-05-12 | 1990-12-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
-
1987
- 1987-02-17 JP JP62033868A patent/JPH0719845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63200559A (ja) | 1988-08-18 |
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