JPH0719944B2 - 微細電子回路パッケージの製造方法 - Google Patents
微細電子回路パッケージの製造方法Info
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- JPH0719944B2 JPH0719944B2 JP3275496A JP27549691A JPH0719944B2 JP H0719944 B2 JPH0719944 B2 JP H0719944B2 JP 3275496 A JP3275496 A JP 3275496A JP 27549691 A JP27549691 A JP 27549691A JP H0719944 B2 JPH0719944 B2 JP H0719944B2
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/068—Apparatus for etching printed circuits
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/02—Local etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/08—Apparatus, e.g. for photomechanical printing surfaces
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1563—Reversing the PCB
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- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- ing And Chemical Polishing (AREA)
Description
【０００１】
【産業上の利用分野】本発明は微細電子回路パッケージ
の製造方法に係り、更に詳細に説明すれば、両面に回路
パターンを形成された微細電子回路パッケージの製造方
法に係る。
の製造方法に係り、更に詳細に説明すれば、両面に回路
パターンを形成された微細電子回路パッケージの製造方
法に係る。
【０００２】
【従来の技術】電子パッケージの一般的な構成及びその
製造方法については、例えばドナルド・Ｐ・セラヒム
（Donald P. Seraphim）外の著書「プリンシプルズ・オ
ブ・エレクトロニック・パッケージング（Principles o
f Electronic Packaging）」（マグローヒルブック社、
ニューヨーク、1988年）や、ラオ・Ｒ・トゥムマラ外の
著書「マイクロエレクトロニック・パッケージング・ハ
ンドブック（Microelectronic Packaging Handbook）」
（ヴァン・ノストランド・ラインホールド社、ニューヨ
ーク、1988年）に記載されている。
製造方法については、例えばドナルド・Ｐ・セラヒム
（Donald P. Seraphim）外の著書「プリンシプルズ・オ
ブ・エレクトロニック・パッケージング（Principles o
f Electronic Packaging）」（マグローヒルブック社、
ニューヨーク、1988年）や、ラオ・Ｒ・トゥムマラ外の
著書「マイクロエレクトロニック・パッケージング・ハ
ンドブック（Microelectronic Packaging Handbook）」
（ヴァン・ノストランド・ラインホールド社、ニューヨ
ーク、1988年）に記載されている。
【０００３】これらの著書が記述するように、電子回路
は、多くの電子回路部品、例えば数千又は数百万の抵
抗、コンデンサ、インダクタ、ダイオード及びトランジ
スタを含む。これらの回路部品を相互接続して電子回路
が形成され、複数の電子回路を相互接続して機能ユニッ
トが形成される。出力及び信号の分配は、かかる相互接
続を介して行われる。各機能ユニットは、機械的なサポ
ート及び構造的な保護を必要とする。電子回路が機能す
るには電気的エネルギーが必要であり、電子回路がその
機能を維持するには、熱エネルギーを除去することが必
要である。チップ、モジュール、回路カード、回路ボー
ド及びそれらの組み合わせのような微細電子パッケージ
を使用するのは、複数の回路部品や電子回路を保護した
り、収容したり、冷却したり、これらを相互接続するた
めである。
は、多くの電子回路部品、例えば数千又は数百万の抵
抗、コンデンサ、インダクタ、ダイオード及びトランジ
スタを含む。これらの回路部品を相互接続して電子回路
が形成され、複数の電子回路を相互接続して機能ユニッ
トが形成される。出力及び信号の分配は、かかる相互接
続を介して行われる。各機能ユニットは、機械的なサポ
ート及び構造的な保護を必要とする。電子回路が機能す
るには電気的エネルギーが必要であり、電子回路がその
機能を維持するには、熱エネルギーを除去することが必
要である。チップ、モジュール、回路カード、回路ボー
ド及びそれらの組み合わせのような微細電子パッケージ
を使用するのは、複数の回路部品や電子回路を保護した
り、収容したり、冷却したり、これらを相互接続するた
めである。
【０００４】集積回路の内部では、回路部品と回路部品
の相互接続や、回路と回路の相互接続や、放熱ないし機
械的な保護を、各集積回路チップが与える。この集積回
路チップをゼロ・レベルのパッケージと呼び、一方、モ
ジュール化されたチップを第１レベルのパッケージと呼
ぶ。
の相互接続や、回路と回路の相互接続や、放熱ないし機
械的な保護を、各集積回路チップが与える。この集積回
路チップをゼロ・レベルのパッケージと呼び、一方、モ
ジュール化されたチップを第１レベルのパッケージと呼
ぶ。
【０００５】これに加えて、少なくとも１つの第２レベ
ルのパッケージとして、回路カードが存在する。各回路
カードは、少なくとも４つの機能を発揮する。第１に、
回路カードが使用されるのは、所望の機能を遂行するの
に必要な回路又はビット・カウントの総数が、第１レベ
ルのパッケージ（チップ）のそれよりも多いからであ
る。第２に、回路カードは、他の回路部品との信号の相
互接続を与える。第３に、回路カードは、第１レベルの
パッケージに集積することが容易でない部品のためのサ
イトを与える。これらの部品は、例えばコンデンサ、精
密抵抗、インダクタ、電気機械的スイッチ、光カップラ
等を含む。第４に、回路カードは、放熱機能を与える。
ルのパッケージとして、回路カードが存在する。各回路
カードは、少なくとも４つの機能を発揮する。第１に、
回路カードが使用されるのは、所望の機能を遂行するの
に必要な回路又はビット・カウントの総数が、第１レベ
ルのパッケージ（チップ）のそれよりも多いからであ
る。第２に、回路カードは、他の回路部品との信号の相
互接続を与える。第３に、回路カードは、第１レベルの
パッケージに集積することが容易でない部品のためのサ
イトを与える。これらの部品は、例えばコンデンサ、精
密抵抗、インダクタ、電気機械的スイッチ、光カップラ
等を含む。第４に、回路カードは、放熱機能を与える。
【０００６】各パッケージは、セラミック・パッケージ
又は高分子パッケージのように、使用する誘電体材料に
よって特徴付けることができる。高分子をベースとした
複合体パッケージの基本的な製造方法は、前掲の第１の
著書「プリンシプルズ・オブ・エレクトロニック・パッ
ケージング」の第334頁〜第371頁に掲載されている論文
の「ポリマーズ・アンド・ポリマー・ベースド・コンポ
ジッツ・フォー・エレクトロニック・アプリケーション
ズ（Polymers and Polymer Based Compositesfor Elect
ronic Applications）」や、前掲の第２の著書「マイク
ロエレクトロニック・パッケージング・ハンドブック」
の第853頁〜第922頁に掲載されている論文の「プリンテ
ッド・サーキット・ボード・パッケージング（Printed
Circuit Board Packaging）」に記載されている。
又は高分子パッケージのように、使用する誘電体材料に
よって特徴付けることができる。高分子をベースとした
複合体パッケージの基本的な製造方法は、前掲の第１の
著書「プリンシプルズ・オブ・エレクトロニック・パッ
ケージング」の第334頁〜第371頁に掲載されている論文
の「ポリマーズ・アンド・ポリマー・ベースド・コンポ
ジッツ・フォー・エレクトロニック・アプリケーション
ズ（Polymers and Polymer Based Compositesfor Elect
ronic Applications）」や、前掲の第２の著書「マイク
ロエレクトロニック・パッケージング・ハンドブック」
の第853頁〜第922頁に掲載されている論文の「プリンテ
ッド・サーキット・ボード・パッケージング（Printed
Circuit Board Packaging）」に記載されている。
【０００７】通常のパッケージ製造プロセスでは、不織
布マット又は織布ウエブのような繊維体を樹脂に浸漬す
る。この工程は、例えばエポキシ樹脂溶液を繊維体に塗
布し、樹脂溶液から溶媒を蒸発させた後、樹脂を部分的
に硬化させることを含んでいる。部分的に硬化した樹脂
をＢステージ樹脂と呼ぶのに対し、繊維材料とＢステー
ジ樹脂の複合体をプレプレグと呼ぶ。取り扱いが容易
で、安定なプレプレグは、次の処理に備えて、これをシ
ート状に裁断することができる。
布マット又は織布ウエブのような繊維体を樹脂に浸漬す
る。この工程は、例えばエポキシ樹脂溶液を繊維体に塗
布し、樹脂溶液から溶媒を蒸発させた後、樹脂を部分的
に硬化させることを含んでいる。部分的に硬化した樹脂
をＢステージ樹脂と呼ぶのに対し、繊維材料とＢステー
ジ樹脂の複合体をプレプレグと呼ぶ。取り扱いが容易
で、安定なプレプレグは、次の処理に備えて、これをシ
ート状に裁断することができる。
【０００８】高分子基板の次の処理は、回路パターンを
形成するため、銅の信号配線パターン又は電力供給配線
パターンをプレプレグ上に形成するか、或いはプレプレ
グを積層して電力供給配線コアを形成することを含んで
いる。回路パターンの形成には、アディティブ法又はサ
ブトラクティブ法を用いることができる。
形成するため、銅の信号配線パターン又は電力供給配線
パターンをプレプレグ上に形成するか、或いはプレプレ
グを積層して電力供給配線コアを形成することを含んで
いる。回路パターンの形成には、アディティブ法又はサ
ブトラクティブ法を用いることができる。
【０００９】サブトラクティブ法は、例えば前掲の第１
の著書「プリンシプルズ・オブ・エレクトロニック・パ
ッケージング」の第372頁〜第423頁に掲載されている論
文の「リソグラフィ・イン・エレクトロニック・サーキ
ット・パッケージング（Lithography In Electronic Ci
rcuit Packaging）」に記載されている。この論文に記
載されているように、少なくとも約1.4ミル（1オンス／
平方フィート）の厚みを有する銅を基板に被覆するのが
普通である。その後、回路パターンを定義するために、
銅を被覆した基板上にレジストを塗布する。これに続い
て、露光及び現像を行うと、回路パターンとなるべき部
分の銅がレジストによって覆われ、残りの部分の銅は露
出したままとなる。
の著書「プリンシプルズ・オブ・エレクトロニック・パ
ッケージング」の第372頁〜第423頁に掲載されている論
文の「リソグラフィ・イン・エレクトロニック・サーキ
ット・パッケージング（Lithography In Electronic Ci
rcuit Packaging）」に記載されている。この論文に記
載されているように、少なくとも約1.4ミル（1オンス／
平方フィート）の厚みを有する銅を基板に被覆するのが
普通である。その後、回路パターンを定義するために、
銅を被覆した基板上にレジストを塗布する。これに続い
て、露光及び現像を行うと、回路パターンとなるべき部
分の銅がレジストによって覆われ、残りの部分の銅は露
出したままとなる。
【００１０】銅の上にレジストをパターニングした基板
は、銅のエッチング液を含有するエッチング室を通過す
る。これらのエッチング液は、銅を水溶性の銅化合物及
び銅錯体に転化する。かかる銅化合物及び銅錯体は、ス
プレー吹き付けによって除去される。レジストの下に位
置する銅に対するエッチング液の化学的作用は、極めて
僅かである。エッチングの後に、レジストを除去する
と、所望の回路パターンの形状をした銅が残る。
は、銅のエッチング液を含有するエッチング室を通過す
る。これらのエッチング液は、銅を水溶性の銅化合物及
び銅錯体に転化する。かかる銅化合物及び銅錯体は、ス
プレー吹き付けによって除去される。レジストの下に位
置する銅に対するエッチング液の化学的作用は、極めて
僅かである。エッチングの後に、レジストを除去する
と、所望の回路パターンの形状をした銅が残る。
【００１１】複合プリント回路パッケージは、コア（信
号コア、信号／信号コア、電力供給コア、電力供給／電
力供給コア、信号／電力供給コアを含む）を、付加的な
プレプレグシートの間に入れ、表面に回路パターンを形
成することによって製造される。バイア（via）及びス
ルーホールとしての穴は、前述のように回路パターンを
形成する前又は後に、個々のコア構造体に穿設するか、
或いは部分的に積層されたモジュールに穿設することが
できる。
号コア、信号／信号コア、電力供給コア、電力供給／電
力供給コア、信号／電力供給コアを含む）を、付加的な
プレプレグシートの間に入れ、表面に回路パターンを形
成することによって製造される。バイア（via）及びス
ルーホールとしての穴は、前述のように回路パターンを
形成する前又は後に、個々のコア構造体に穿設するか、
或いは部分的に積層されたモジュールに穿設することが
できる。
【００１２】複合回路構造体（多層パッケージ）は、そ
の表面及び銅とのスルーホールの相互接続を被覆するよ
うに、パネル・メッキされる。続いて前述のリソグラフ
・エッチング・プロセスを用いて、これらの複合回路構
造体の表面に、回路パターンをサブトラクティブ的に形
成する。この場合、表面の銅の厚みは50μか又はそれ以
上となるのが普通である。
の表面及び銅とのスルーホールの相互接続を被覆するよ
うに、パネル・メッキされる。続いて前述のリソグラフ
・エッチング・プロセスを用いて、これらの複合回路構
造体の表面に、回路パターンをサブトラクティブ的に形
成する。この場合、表面の銅の厚みは50μか又はそれ以
上となるのが普通である。
【００１３】前述のパネル・メッキ及びリソグラフ・エ
ッチングを利用するプロセスについて観察される１つの
問題は、回路パターンの線幅の均一性である。線幅が不
均一であると、インピーダンスが不均一となり、その結
果、同一層上の配線間のみならず層間の配線、スタブ及
び反射部での電磁効果に悪影響を及ぼす。これらの全て
は、信号の完全性を減少させる。
ッチングを利用するプロセスについて観察される１つの
問題は、回路パターンの線幅の均一性である。線幅が不
均一であると、インピーダンスが不均一となり、その結
果、同一層上の配線間のみならず層間の配線、スタブ及
び反射部での電磁効果に悪影響を及ぼす。これらの全て
は、信号の完全性を減少させる。
【００１４】パネル・メッキ及びリソグラフ・エッチン
グを利用するプロセスでは、パネルの大きさが増すにつ
れて線幅の均一性が低下する。これは、大きな単一ユニ
ット・パネル及びそれより大きなマルチユニット・パネ
ルの双方について該当する。かかるマルチユニット・パ
ネルを、単一ユニット・パネルとして製造し、回路パタ
ーンを形成した後、これを複数のユニットへ分割する。
この問題が最も深刻となるのは、回路の密度が高く、許
容範囲が小さく、しかも線幅が狭いパッケージの場合で
ある。
グを利用するプロセスでは、パネルの大きさが増すにつ
れて線幅の均一性が低下する。これは、大きな単一ユニ
ット・パネル及びそれより大きなマルチユニット・パネ
ルの双方について該当する。かかるマルチユニット・パ
ネルを、単一ユニット・パネルとして製造し、回路パタ
ーンを形成した後、これを複数のユニットへ分割する。
この問題が最も深刻となるのは、回路の密度が高く、許
容範囲が小さく、しかも線幅が狭いパッケージの場合で
ある。
【００１５】
【発明が解決しようとする問題】前記問題点に鑑み、本
発明の目的は、ピッチが狭く且つ均一性が高い、微細な
線幅の回路パターンを有する微細電子回路パッケージを
得ることにある。本発明の他の目的は、微細電子回路パ
ッケージの両面に形成した回路パターンの線幅を均一に
することにある。
発明の目的は、ピッチが狭く且つ均一性が高い、微細な
線幅の回路パターンを有する微細電子回路パッケージを
得ることにある。本発明の他の目的は、微細電子回路パ
ッケージの両面に形成した回路パターンの線幅を均一に
することにある。
【００１６】
【課題を解決するための手段】前記目的は、本発明に従
った微細電子回路パッケージの製造方法によって達成さ
れる。本発明の製造方法は、微細電子パッケージの両面
に銅の表面回路パターンを形成するのに有用である。
った微細電子回路パッケージの製造方法によって達成さ
れる。本発明の製造方法は、微細電子パッケージの両面
に銅の表面回路パターンを形成するのに有用である。
【００１７】本発明の方法は、パッケージの両面を銅で
被覆し、次いで銅の両表面上にレジストを被覆すること
を含む、サブトラクティブ的に回路パターンを形成する
プロセスである。レジストは、銅のパターンを作るため
のエッチング溶液に対して抵抗性を有する。レジストの
パターニングは、所望の回路パターンがレジストによっ
て被覆されるように、例えばフォトリソグラフィやスク
リーニングによって行われる。露出した銅をエッチング
した後、露出していない銅の上のレジストを除去する。
被覆し、次いで銅の両表面上にレジストを被覆すること
を含む、サブトラクティブ的に回路パターンを形成する
プロセスである。レジストは、銅のパターンを作るため
のエッチング溶液に対して抵抗性を有する。レジストの
パターニングは、所望の回路パターンがレジストによっ
て被覆されるように、例えばフォトリソグラフィやスク
リーニングによって行われる。露出した銅をエッチング
した後、露出していない銅の上のレジストを除去する。
【００１８】本発明の方法は、エッチング・サイクルの
半分の間、下方を向いているパッケージの第１の表面上
にエッチング剤を上方に向けてスプレーし、次にパッケ
ージを回転させて、下方を向いているパッケージの第２
の表面上にエッチング剤を上方に向けてスプレーするこ
とを特徴とする。
半分の間、下方を向いているパッケージの第１の表面上
にエッチング剤を上方に向けてスプレーし、次にパッケ
ージを回転させて、下方を向いているパッケージの第２
の表面上にエッチング剤を上方に向けてスプレーするこ
とを特徴とする。
【００１９】本発明の方法を実施する場合、パネルはマ
ルチ・ユニット・パネルでもよい。パネルがマルチ・ユ
ニット・パネルである場合、本発明の方法は、かかるパ
ネルを複数のパッケージへ分割する工程を含む。
ルチ・ユニット・パネルでもよい。パネルがマルチ・ユ
ニット・パネルである場合、本発明の方法は、かかるパ
ネルを複数のパッケージへ分割する工程を含む。
【００２０】本発明の方法によれば、誘電体基板の両面
に銅の回路パターンを有する、微細電子回路のパッケー
ジが製造される。本発明のフローチャートを図１に示
す。本発明の方法は、微細電子回路パッケージ・パネル
の両面を銅で被覆する第１の予備的工程（図１のブロッ
ク１）と、かかる銅の上にレジストを被覆する第２の予
備的工程（図２のブロック２）とを含む。銅を被覆する
前に、基板の前処理を行ってもよく、これに代えて又は
これに加えて、高分子層又はクロム層のような結着層又
は接着層を被覆してもよい。銅は箔として被覆してもよ
い。これにはスパッタ法、無電解若しくは電解析出法又
はこれらの組合せを用いることができる。
に銅の回路パターンを有する、微細電子回路のパッケー
ジが製造される。本発明のフローチャートを図１に示
す。本発明の方法は、微細電子回路パッケージ・パネル
の両面を銅で被覆する第１の予備的工程（図１のブロッ
ク１）と、かかる銅の上にレジストを被覆する第２の予
備的工程（図２のブロック２）とを含む。銅を被覆する
前に、基板の前処理を行ってもよく、これに代えて又は
これに加えて、高分子層又はクロム層のような結着層又
は接着層を被覆してもよい。銅は箔として被覆してもよ
い。これにはスパッタ法、無電解若しくは電解析出法又
はこれらの組合せを用いることができる。
【００２１】レジストを銅の上に被覆して、これをパタ
ーニングするには、例えばフォトリソグラフィ又はスク
リーニング法を用いる。このようにして、所望の回路パ
ターンがレジストによって被覆され、除去すべき銅が露
出される。露出した銅は、図１のブロック３乃至５に示
すように、エッチングされる。
ーニングするには、例えばフォトリソグラフィ又はスク
リーニング法を用いる。このようにして、所望の回路パ
ターンがレジストによって被覆され、除去すべき銅が露
出される。露出した銅は、図１のブロック３乃至５に示
すように、エッチングされる。
【００２２】本発明の方法は、エッチング・サイクルの
半分の間、下方を向いているパッケージの第１の表面上
にエッチング剤を上方に向けてスプレーし（ブロック
３）、次にパッケージを回転させて、つまり上下を裏返
して（ブロック４）、下方を向いているパッケージの第
２の表面上にエッチング剤を上方に向けてスプレーする
（ブロック５）ことを特徴とする。このサイクルは、図
１のフィードバック・ループ６に示すように、数回繰り
返してもよい。
半分の間、下方を向いているパッケージの第１の表面上
にエッチング剤を上方に向けてスプレーし（ブロック
３）、次にパッケージを回転させて、つまり上下を裏返
して（ブロック４）、下方を向いているパッケージの第
２の表面上にエッチング剤を上方に向けてスプレーする
（ブロック５）ことを特徴とする。このサイクルは、図
１のフィードバック・ループ６に示すように、数回繰り
返してもよい。
【００２３】もちろん、複数のパス又は工程の間に、パ
ネルに付着したエッチング剤を洗浄することが必要とな
る点に留意すべきである。露出した銅をエッチングした
後、露出していない銅の上のレジストを除去すると（図
１のブロック７）、線幅の均一性が高い回路パターンが
残る。
ネルに付着したエッチング剤を洗浄することが必要とな
る点に留意すべきである。露出した銅をエッチングした
後、露出していない銅の上のレジストを除去すると（図
１のブロック７）、線幅の均一性が高い回路パターンが
残る。
【００２４】回路パターンの線幅が狭くなり、しかも配
線間隔が接近してくるにつれて、回路パターンの線幅は
高い均一性を有することが必要となる。パッケージ当り
の回路及びリード線の数が増加するとともに、単位面積
当りの配線の数が増加する結果、微細電子回路パッケー
ジの回路密度が増大したので、線幅及びピッチが更に狭
くなってきた。この結果、線幅及び配線間隔の均一性に
関する要件が一層厳しくなってきた。この点に関して、
回路パターンを形成するための一般的な方法とされてい
る通常のサブトラクティブ法では、高性能（高回路密
度、高クロック速度）パッケージとして十分なだけの均
一性を有する線幅が得られない。例えば、19.5インチ×
24インチ（0.5m×0.6m）の面積を有し且つ異なる回路密
度が異なる複数の領域を含むパネル上の、17ミクロンの
銅フォイル上に33ミクロンの銅をメッキして成る、厚さ
50ミクロンの銅表面は、標準偏差を３倍した値が1.75ミ
ル又はそれ以上に相当する均一性を有する5ミル幅の線
で以て回路パターンを形成されることになろう。この線
幅に関するばらつきは、高性能パッケージについては、
著しく不十分である。なぜなら、インピーダンスや反射
が不均一となり、信号の完全性が減少するからである。
線間隔が接近してくるにつれて、回路パターンの線幅は
高い均一性を有することが必要となる。パッケージ当り
の回路及びリード線の数が増加するとともに、単位面積
当りの配線の数が増加する結果、微細電子回路パッケー
ジの回路密度が増大したので、線幅及びピッチが更に狭
くなってきた。この結果、線幅及び配線間隔の均一性に
関する要件が一層厳しくなってきた。この点に関して、
回路パターンを形成するための一般的な方法とされてい
る通常のサブトラクティブ法では、高性能（高回路密
度、高クロック速度）パッケージとして十分なだけの均
一性を有する線幅が得られない。例えば、19.5インチ×
24インチ（0.5m×0.6m）の面積を有し且つ異なる回路密
度が異なる複数の領域を含むパネル上の、17ミクロンの
銅フォイル上に33ミクロンの銅をメッキして成る、厚さ
50ミクロンの銅表面は、標準偏差を３倍した値が1.75ミ
ル又はそれ以上に相当する均一性を有する5ミル幅の線
で以て回路パターンを形成されることになろう。この線
幅に関するばらつきは、高性能パッケージについては、
著しく不十分である。なぜなら、インピーダンスや反射
が不均一となり、信号の完全性が減少するからである。
【００２５】かかる不均一性の原因を調べてみたとこ
ろ、本発明者は、パネルの一方の表面が全エッチング・
プロセスを通して上方を向き、パネルの他方の表面が全
エッチング・プロセスを通して下方を向いていることを
見い出した。また本発明者は、パネルの上方を向いてい
る表面における線幅の標準偏差が0.5〜0.7ミルであるの
に対し、パネルの下方を向いている表面における線幅の
標準偏差が0.2〜0.4ミルであることに着目して、線幅の
不均一な部分がパネルの上方を向いている表面において
かなり多く生ずることを見い出した。これは、均一性の
測定値としては有意な差である。
ろ、本発明者は、パネルの一方の表面が全エッチング・
プロセスを通して上方を向き、パネルの他方の表面が全
エッチング・プロセスを通して下方を向いていることを
見い出した。また本発明者は、パネルの上方を向いてい
る表面における線幅の標準偏差が0.5〜0.7ミルであるの
に対し、パネルの下方を向いている表面における線幅の
標準偏差が0.2〜0.4ミルであることに着目して、線幅の
不均一な部分がパネルの上方を向いている表面において
かなり多く生ずることを見い出した。これは、均一性の
測定値としては有意な差である。
【００２６】また本発明者は、パネルの上方を向いてい
る表面（上面）における線幅が、その中心部から端部に
向かって勾配を有することも見い出した。この勾配を図
２に示す。同図は、銅の厚みが50〜55ミクロンである大
面積のパネル（19.5インチ×24インチ、0.5m×0.6m）の
上方を向いている表面の線幅を写像したものである。同
図より、線幅が略円形の分布をしていることが分かる。
線幅が最も広いのは中心部であり、端部の線幅は最も狭
く、特に角の部分が狭い。
る表面（上面）における線幅が、その中心部から端部に
向かって勾配を有することも見い出した。この勾配を図
２に示す。同図は、銅の厚みが50〜55ミクロンである大
面積のパネル（19.5インチ×24インチ、0.5m×0.6m）の
上方を向いている表面の線幅を写像したものである。同
図より、線幅が略円形の分布をしていることが分かる。
線幅が最も広いのは中心部であり、端部の線幅は最も狭
く、特に角の部分が狭い。
【００２７】更に本発明者は、パネルの下方を向いてい
る表面（下面）の線幅がより均一に分布していることを
見い出した。この写像を図３に示す。同図に示すよう
に、本発明者は、パネル中心部から端部への線幅の勾配
がなく、線幅の分布はパネル下面の銅の厚みの差を反映
していることを見い出した。これは、本発明者がパネル
上面において見い出した事項とは明らかに逆のことであ
る。
る表面（下面）の線幅がより均一に分布していることを
見い出した。この写像を図３に示す。同図に示すよう
に、本発明者は、パネル中心部から端部への線幅の勾配
がなく、線幅の分布はパネル下面の銅の厚みの差を反映
していることを見い出した。これは、本発明者がパネル
上面において見い出した事項とは明らかに逆のことであ
る。
【００２８】本発明者は、線幅の均一性を向上させるエ
ッチング・プロセスを開発した。このプロセスは、複数
工程のエッチング・プロセスであって、各工程において
パネルを上下裏返しにするものである。好ましい実施例
では、このプロセスは、１パスのレジスト・プロセス
と、これに続く２パスのエッチング・プロセスとから成
る。本発明の方法に従えば、スクリーニング法又はリソ
グラフィ法を用いて、パネルにレジストを積層し、レジ
ストをパターニングして、パネルの両面に回路パターン
を形成する。次に、レジストを通常の方法で現像する。
ッチング・プロセスを開発した。このプロセスは、複数
工程のエッチング・プロセスであって、各工程において
パネルを上下裏返しにするものである。好ましい実施例
では、このプロセスは、１パスのレジスト・プロセス
と、これに続く２パスのエッチング・プロセスとから成
る。本発明の方法に従えば、スクリーニング法又はリソ
グラフィ法を用いて、パネルにレジストを積層し、レジ
ストをパターニングして、パネルの両面に回路パターン
を形成する。次に、レジストを通常の方法で現像する。
【００２９】次に、パネルをエッチング室の内部に置
き、これを通常のプロセスと略同じエッチング時間だけ
エッチングする。但し、パネルの第１の表面が下方を向
いていて且つパネルの第２の表面が上方を向いている時
間はこのエッチング時間の略半分であり、第２の表面が
下方を向いていて且つ第１の表面が上方を向いている時
間はエッチング時間の残りの略半分である。つまり、第
１の表面は、エッチング時間の略半分の間は下方を向い
ており、エッチング時間の残りの略半分の間は上方を向
いているのである。
き、これを通常のプロセスと略同じエッチング時間だけ
エッチングする。但し、パネルの第１の表面が下方を向
いていて且つパネルの第２の表面が上方を向いている時
間はこのエッチング時間の略半分であり、第２の表面が
下方を向いていて且つ第１の表面が上方を向いている時
間はエッチング時間の残りの略半分である。つまり、第
１の表面は、エッチング時間の略半分の間は下方を向い
ており、エッチング時間の残りの略半分の間は上方を向
いているのである。
【００３０】これは、種々の方法によって行うことがで
きる。１つの実施例では、エッチング時間の半分の間は
パネルをその一方の表面からエッチングし、次いでパネ
ルの上下を裏返して、エッチング時間の残りの半分の間
はパネルの他方の表面をエッチングするようにしてい
る。代替的に、エッチング・プロセスの間に、パネルの
裏返しを数回行ってもよい。
きる。１つの実施例では、エッチング時間の半分の間は
パネルをその一方の表面からエッチングし、次いでパネ
ルの上下を裏返して、エッチング時間の残りの半分の間
はパネルの他方の表面をエッチングするようにしてい
る。代替的に、エッチング・プロセスの間に、パネルの
裏返しを数回行ってもよい。
【００３１】２パスのエッチング・プロセスを利用した
実施例では、パネルは、通常の１パスのエッチング・プ
ロセスよりも早い速度で、例えば２倍の速度で、エッチ
ング室を通過する。次に、パネルの上下を裏返し、通常
の２倍の速度でエッチング室を通過させる。
実施例では、パネルは、通常の１パスのエッチング・プ
ロセスよりも早い速度で、例えば２倍の速度で、エッチ
ング室を通過する。次に、パネルの上下を裏返し、通常
の２倍の速度でエッチング室を通過させる。
【００３２】本発明の方法によって製造された微細電子
回路パッケージを図４に示す。この回路パッケージ１
は、１組のポリマー層21a及び21bを有する。両ポリマー
層21a及び21bは、表面回路パターン31a及び31bを担持す
るのに加えて、スルーホール41及び少なくとも１つの集
積回路チップ51を含む。
回路パッケージを図４に示す。この回路パッケージ１
は、１組のポリマー層21a及び21bを有する。両ポリマー
層21a及び21bは、表面回路パターン31a及び31bを担持す
るのに加えて、スルーホール41及び少なくとも１つの集
積回路チップ51を含む。
【００３３】
【実施例】実施例１ Hollmuller（登録商標）エッチング装置を用いて一連の
試験を行い、線幅の平均値と標準偏差を表面の配向度の
関数として決定した。それぞれの試験では、19.5インチ
×24インチの基板を用い、その各表面に２オンス／平方
フィートの銅を被覆し、更にデュポンのRiston（登録商
標）レジストを２ミル被覆した。フォトレジストを現像
し、露出した銅をエッチングした。このパネル２枚を、
上面を上に向けて、１パスでエッチングした。またこの
パネル２枚を、２パスでエッチングした。第１のパスで
は上面を上に向けてエッチングし、第２のパスでは上面
を下に向けてエッチングした。エッチングのパラメータ
を表１に示す。
試験を行い、線幅の平均値と標準偏差を表面の配向度の
関数として決定した。それぞれの試験では、19.5インチ
×24インチの基板を用い、その各表面に２オンス／平方
フィートの銅を被覆し、更にデュポンのRiston（登録商
標）レジストを２ミル被覆した。フォトレジストを現像
し、露出した銅をエッチングした。このパネル２枚を、
上面を上に向けて、１パスでエッチングした。またこの
パネル２枚を、２パスでエッチングした。第１のパスで
は上面を上に向けてエッチングし、第２のパスでは上面
を下に向けてエッチングした。エッチングのパラメータ
を表１に示す。
【００３４】
【表１】 エッチング・パラメータ エッチング温度 53℃ ＨＣl濃度 2.8規定 スプレー圧 上 35psi（時間平均） 下 16psi 酸化還元電位 478mＶ （ｖｓ Ａg／ＡgＣl） コンベア速度１パス 0.94m／分２パス
1.89m／分配向度
24”エッジリーディング 得られた結果を表２に示す。
1.89m／分配向度
24”エッジリーディング 得られた結果を表２に示す。
【００３５】
【表２】 配線パラメータ 平均線幅 標準偏差線幅 １パス 前 4.21ミル 0.587ミル 後 4.51ミル 0.384ミル 全体 4.36ミル 0.518ミル ２パス 前 4.43ミル 0.353ミル 後 4.48ミル 0.379ミル 全体 4.46ミル 0.366ミル。
【００３６】実施例２ Hollmuller（登録商標）エッチング装置を用いて一連の
試験を行い、線幅の平均値と標準偏差を表面配向度の関
数として決定した。それぞれの試験では、19.5インチ×
24インチの基板を用い、その各表面に２オンス／平方フ
ィートの銅を被覆し、更にデュポンのRiston（登録商
標）レジストを２ミル被覆した。フォトレジストを現像
し、露出した銅をエッチングした。９枚のパネルを、上
面を上に向けて、１パスでエッチングした。これに加え
て、７枚のパネルを、２パスでエッチングした。第１の
パスでは上面を上に向けてエッチングし、第２のパスで
は上面を下に向けてエッチングした。エッチングのパラ
メータを表３に示す。
試験を行い、線幅の平均値と標準偏差を表面配向度の関
数として決定した。それぞれの試験では、19.5インチ×
24インチの基板を用い、その各表面に２オンス／平方フ
ィートの銅を被覆し、更にデュポンのRiston（登録商
標）レジストを２ミル被覆した。フォトレジストを現像
し、露出した銅をエッチングした。９枚のパネルを、上
面を上に向けて、１パスでエッチングした。これに加え
て、７枚のパネルを、２パスでエッチングした。第１の
パスでは上面を上に向けてエッチングし、第２のパスで
は上面を下に向けてエッチングした。エッチングのパラ
メータを表３に示す。
【００３７】
【表３】 エッチング・パラメータ エッチング温度 53℃ ＨＣl濃度 3.0規定 スプレー圧 上 35psi（時間平均） 下 16.7psi 酸化還元電位 480mＶ （ｖｓ Ａg／ＡgＣl） コンベア速度 １パス 1.06m／分 ２パス 2.20m／分 配向度 24”エッジリーディング 得られた結果を表４に示す。これらの結果は、図２及び
図３にプロットされている。
図３にプロットされている。
【００３８】
【表４】 配線パラメータ 平均線幅 標準偏差線幅 １パス 前 3.93ミル 0.627ミル 後 4.25ミル 0.332ミル 全体 4.09ミル 0.526ミル ２パス 前 4.16ミル 0.377ミル 後 4.21ミル 0.321ミル 全体 4.19ミル 0.351ミル。
【００３９】実施例１及び２の結果から分かるように、
本発明の方法によれば、パネル上面の線幅の標準偏差は
かなり減少し、パネルの両面の線幅の平均値及び標準偏
差は互いに接近している。またパネル両面の線幅の均一
性も向上している。ここで留意すべきことは、本発明の
複数パス法を用いても、下面の質の低下が起きないこと
である。つまり、下面の線幅の平均及び標準偏差は、増
加しなかったばかりでなく、実際に減少した。更に、い
ずれの実施例においても、上面の線幅の標準偏差は実際
に著しく減少した。
本発明の方法によれば、パネル上面の線幅の標準偏差は
かなり減少し、パネルの両面の線幅の平均値及び標準偏
差は互いに接近している。またパネル両面の線幅の均一
性も向上している。ここで留意すべきことは、本発明の
複数パス法を用いても、下面の質の低下が起きないこと
である。つまり、下面の線幅の平均及び標準偏差は、増
加しなかったばかりでなく、実際に減少した。更に、い
ずれの実施例においても、上面の線幅の標準偏差は実際
に著しく減少した。
【００４０】本発明の追加の利点は、パネル両面の線幅
の平均を、従来のエッチング方法に比較して、より容易
に同等にできることである。これは、エッチング装置の
スプレーが上方及び下方から行われることで、パネルの
両面が水力学的に同等の条件に遭遇することになるから
である。上方及び下方からのスプレーの差は、このプロ
セスの間に平均化されるであろう。このことは、線幅の
均一性に一層重大な影響を及ぼすことがある、プラグ・
ノズル、断続ポンプの問題、その他にもあてはまる。
の平均を、従来のエッチング方法に比較して、より容易
に同等にできることである。これは、エッチング装置の
スプレーが上方及び下方から行われることで、パネルの
両面が水力学的に同等の条件に遭遇することになるから
である。上方及び下方からのスプレーの差は、このプロ
セスの間に平均化されるであろう。このことは、線幅の
均一性に一層重大な影響を及ぼすことがある、プラグ・
ノズル、断続ポンプの問題、その他にもあてはまる。
【図１】本発明の方法のフローチャートを示す図であ
る。
る。
【図２】パネルの上面における位置の関数としての平均
線幅の写像を示す図である。
線幅の写像を示す図である。
【図３】パネルの下面における位置の関数としての平均
線幅の写像を示す図である。
線幅の写像を示す図である。
【図４】本発明の方法に従って製造された微細電子回路
パッケージを示す部分斜断図である。
パッケージを示す部分斜断図である。
２１ａ・・ポリマー層 ２１ｂ・・ポリマー層 ３１ａ・・表面回路パターン ３１ｂ・・表面回路パターン ４１・・・スルーホール ５１・・・集積回路チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャネット・エレン・キングスレイ アメリカ合衆国13850、ニューヨーク州 ヴェスタル、ヴィヴィアン・レーン 257 番地 (72)発明者 デービッド・ノエル・ライト アメリカ合衆国18818、ペンシルバニア州 フレンズヴィル、ブレイク・ロード、ア ールディー１、ボックス 118 (72)発明者 リチャード・アンソニー・シュマチャー アメリカ合衆国13760、ニューヨーク州 エンディコット、コベントリー・ロード 53番地 (56)参考文献 特開 平３−107478（ＪＰ，Ａ)
Claims (3)
- 【請求項１】微細電子回路パッケージの第１及び第２の
表面上に銅を被覆し、前記第１及び第２の表面上の所望
の回路パターンがレジストによって覆われるように、前
記銅の上にレジストを被覆して当該レジストをパターニ
ングし、前記第１及び第２の表面上で露出している前記
銅をエッチングするとともに、露出していない前記銅の
上のレジストを除去することから成る、微細電子回路パ
ッケージの製造方法において、 （ａ）下方を向いている前記第１の表面にエッチング剤
を上方に向けてスプレーすると同時に、上方を向いてい
る前記第２の表面にエッチング剤を下方に向けてスプレ
ーし、 （ｂ）前記パッケージを回転させて、上方を向いている
前記第１の表面にエッチング剤を下方に向けてスプレー
すると同時に、下方を向いている前記第２の表面にエッ
チング剤を上方に向けてスプレーすることを特徴とする
前記方法。 - 【請求項２】上方を向いている前記第１又は第２の表面
に形成される液溜まりの滞留時間が、前記回路パターン
の線幅の不均一性を生ずるのに不十分なものである、請
求項１に記載の方法。 - 【請求項３】微細電子回路パッケージの第１及び第２の
表面上に銅を被覆し、前記第１及び第２の表面上の所望
の回路パターンがレジストによって覆われるように、前
記銅の上にレジストを被覆して当該レジストをパターニ
ングし、前記第１及び第２の表面上で露出している前記
銅をエッチングするとともに、露出していない前記銅の
上のレジストを除去することから成る、微細電子回路パ
ッケージの製造方法において、 （ａ）下方を向いている前記第１の表面にエッチング剤
を上方に向けてスプレーすると同時に、上方を向いてい
る前記第２の表面に形成される液溜まりが前記回路パタ
ーンの線幅の不均一性を生ずるのに不十分な時間の間、
前記第２の表面にエッチング剤を下方に向けてスプレー
し、 （ｂ）前記パッケージを回転させ、 （ｃ）上方を向いている前記第１の表面にエッチング剤
を下方に向けてスプレーすると同時に、下方を向いてい
る前記第２の表面に形成される液溜まりが前記回路パタ
ーンの線幅の不均一性を生ずるのに不十分な時間の間、
前記第２の表面にエッチング剤を上方に向けてスプレー
することを特徴とする前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65054891A | 1991-02-05 | 1991-02-05 | |
| US650548 | 1991-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145217A JPH05145217A (ja) | 1993-06-11 |
| JPH0719944B2 true JPH0719944B2 (ja) | 1995-03-06 |
Family
ID=24609364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275496A Expired - Lifetime JPH0719944B2 (ja) | 1991-02-05 | 1991-10-23 | 微細電子回路パッケージの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0498250A1 (ja) |
| JP (1) | JPH0719944B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19509313A1 (de) * | 1995-03-15 | 1996-09-19 | Schmid Gmbh & Co Geb | Verfahren und Vorrichtung zum Behandeln von plattenförmigen Gegenständen, insbesondere Leiterplatten |
| JP2007227648A (ja) * | 2006-02-23 | 2007-09-06 | Sharp Corp | プリント配線板の製造方法およびプリント配線板 |
| EP2446067B1 (en) * | 2009-06-25 | 2019-11-20 | 3M Innovative Properties Company | Methods of wet etching a self-assembled monolayer patterned substrate and metal patterned articles |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922938A (en) * | 1989-09-06 | 1990-05-08 | Siegmund, Inc. | Apparatus for single side spray processing of printed circuit boards |
| JP2546440B2 (ja) * | 1991-01-25 | 1996-10-23 | ソニー株式会社 | プリント基板のエッチング装置 |
-
1991
- 1991-10-23 JP JP3275496A patent/JPH0719944B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-27 EP EP92101267A patent/EP0498250A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145217A (ja) | 1993-06-11 |
| EP0498250A1 (en) | 1992-08-12 |
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