JPH07200339A - プログラマブル論理マトリクスを試験するための回路構成及び方法 - Google Patents

プログラマブル論理マトリクスを試験するための回路構成及び方法

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JPH07200339A
JPH07200339A JP6297004A JP29700494A JPH07200339A JP H07200339 A JPH07200339 A JP H07200339A JP 6297004 A JP6297004 A JP 6297004A JP 29700494 A JP29700494 A JP 29700494A JP H07200339 A JPH07200339 A JP H07200339A
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マルコ・マッカロッネ
Marco Olivo
マルコ・オリーボ
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Abstract

(57)【要約】 【目的】 ＰＬＡ試験動作を容易にし、より安全に行い
且つスピードアップすることである。 【構成】 マトリクス(2)を試験するための回路構成(1)
は、マトリクスに接続された一連の入力ラッチ(7)及び
一連の出力ラッチ(8)を備えると共にこれらラッチに接
続された少なくとも１本の試験データ・バス(11)及び試
験アドレス・バス(12)を備え、マトリクスを試験する時
間を従来よりかなり短縮した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プログラマブル論理
マトリクスを備えた組み合わせ回路網の配置のための且
つ前記マトリクスの試験をさせるための回路構成に関す
るものである。もう少し詳しく云うと、この発明は、入
力ラッチと出力ラッチの間に接続されたＰＬＡ型のプロ
グラマブル論理マトリクス並びに試験データ及びアドレ
ス情報パス（バス）を備えた組み合わせ回路網構成に関
するものである。この発明はまた、ＰＬＡマトリクスか
ら取り出す信号の試験・制御方法に関するものである。
【０００２】
【従来の技術】周知のように、例えばマイクロプロセッ
サ、メモリ、及び／又はデコーダのような多くのデジタ
ル・デバイスは、プログラマブル論理マトリクス及び一
群のラッチによって提供された組み合わせ回路網を備え
る状態マシーンで提供される制御ユニットを含む。プロ
グラマブル論理マトリクスは、通常、ＰＬＡ（プログラ
マブル論理アレイ）型である。
【０００３】或る種の複雑性試験用組み合わせ回路で
は、ＰＬＡが非常に重要であり、特にＰＬＡがダイナミ
ック型である場合には極めて重要である。事実、ダイナ
ミックＰＬＡの故障可能性は回路網の論理的正しさだけ
とは結び付かない。その理由は、内部ノードに予備充電
が必要なためである。ノードは容量性効果によるだけで
その電圧値を維持する。従って、大地へのどんな抵抗性
放電路も問題である。
【０００４】この型の構造中に故障が無いことを検査す
るために、組み合わせ回路網の入力側に印加されるべき
データを提供する一連のいわゆる試験ベクトル、及び通
常動作の結果であるべきサンプルに出力を生じることが
通常必要である。デバイスの実出力とサンプル出力の比
較によりＰＬＡの誤動作を識別する。
【０００５】しかしながら、ダイナミックＰＬＡには予
備充電と評価に分けられ、同期信号を必要とする時限動
作があることに注目されたい。試験をするためには、メ
モリ回路へ外部ピンのうちの１本によりこの信号を与え
ることが必要である。従って、既知の技術によれば、試
験をするためには、ＰＬＡの入力側と回路中の２進カウ
ンタのうちの１個の出力側とを接続する必要がある。
【０００６】この意味では、非常に長い計数を行って可
能な故障から充分に保護することが必要である。特に、
もしＰＬＡがノードに接続されたトランジスタを作動さ
せることにより最上位桁（ＭＳＢ）に論理値“１”を持
たせるためにＮｉ個の入力変数を有するならば、２Ｎｉ
−１クロック・サイクルを行うことが必要である。この
動作は、明らかに、試験を遅らせるアクセスのために長
い時間をとる。
【０００７】
【発明が解決しようとする課題】この発明の基礎をなす
技術的課題は、既知技術の欠点を克服しながら、ＰＬＡ
試験動作を容易にし、より安全に行い且つスピードアッ
プする、ＰＬＡを備えた組み合わせ回路網構成を思いつ
くことである。
【０００８】
【課題を解決するための手段】この発明の基礎をなす解
決策は、ＰＬＡに関連付けられた入力ラッチ及び出力ラ
ッチを使用して試験を行うような態様で組み合わせ回路
網を構成することである。この解決策に基づき、技術的
課題は、上述して特許請求の範囲の特徴部分に規定され
た型式の回路構成によって解決される。
【０００９】
【実施例】この発明に係る回路構成の特徴や利点は、添
付図面に示されて限定的な意味を持たない一実施例の説
明から明らかになる。図において、１はプログラマブル
論理マトリクス２の試験を容易にするために、この発明
によって提供された回路構成の全体を示す。
【００１０】マトリクス２は、組み合わせ回路網例えば
いわゆるプログラマブル論理アレイ（ＰＬＡ）型のもの
である。マトリクス２は、クロック信号ＣＫＡＮＤによ
りエネーブルされるＡＮＤ型の第１部分３、及びクロッ
ク信号ＣＫＯＲによりエネーブルされるＯＲ型の第２部
分５で構成される。クロック信号ＣＫＡＮＤ及びＣＫＯ
Ｒは、図４に示される同期周波数ゼネレータＣＫＧＥＮ
によって発生される。このゼネレータＣＫＧＥＮは、回
路構成１と無関係に構成することができる。
【００１１】もう少し詳しく云うと、上述した型式の少
なくとも一対のマトリクス２が図５に部分的にブロック
図で示す不揮発性集積メモリ回路中に組み込まれる。第
１のマトリクスＣ−ＰＬＡ（命令ＰＬＡ）は、ユーザに
よって供給された命令例えば“読み出せ”、“書き込
め”、“消去せよ”などを解釈するように設計される。
第２のマトリクスＳＭ−ＰＬＡ（状態マシーンＰＬＡ）
は内部アルゴリズムの性能を支配する。第１又は第２の
マトリクスは関連したゼネレータＣＫＧＥＮからそれぞ
れの同期信号を受ける。第１のゼネレータＣ−ＰＬＡ
ＣＫＧＥＮは、集積メモリ回路の“書き込みエネーブ
ル”ピンに受けたクロック信号に基づいて作動する。第
２のゼネレータＳＭ ＣＫＧＥＮは、内部発振器（主発
振器）又は試験モードに在るならば集積メモリ回路の
“チップ・エネーブル”ピンから受けた同期信号に基づ
いて作動し得る。２つの信号の切り換えはセレクタＴＥ
ＳＴによって制御される。
【００１２】回路構成１はまた、一群７の入力ラッチ及
び対応する一群８の出力ラッチを備える。入力ラッチは
沢山、例えばＭ個あり、符号ＩＬ１，ＩＬ２，・・・Ｉ
ＬＭで個別に示されている。対応する出力ラッチも沢
山、例えばＮ個あり、符号ＯＬ１，ＯＬ２，・・・ＯＬ
Ｎで個別に示されている。
【００１３】入力ラッチＩＬ１，ＩＬ２，・・・ＩＬＭ
は、ゼネレータＣＫＧＥＮによって発生された同期信号
ＰＬＡＣＫ及びエネーブルメント信号ＦＯＲＣＥを受け
る。出力ラッチＯＬ１，ＯＬ２，・・・ＯＬＮは、ゼネ
レータＣＫＧＥＮによって発生された同期信号ＣＫＯＵ
Ｔ、第１のエネーブルメント信号ＦＯＲＣＥ及び第２の
エネーブルメント信号ＲＥＡＤを受ける。
【００１４】主接続用バス４は、問題の回路網の主入力
を集める。各入力ラッチＩＬｉのそれぞれ出力側は、１
方向性情報パス９（以後、Ｎｉビットのバス９として表
される。）を介してマトリクス２のＡＮＤ型の第１部分
３の入力側に接続される。対応する各出力ラッチＯＬｉ
の入力側は、１方向性情報パス１０（以後、Ｎｏビット
のバス１０として表される。）を介してマトリクス２の
ＯＲ型の第２部分に接続されている。
【００１５】回路網の主出力を集める主出力用バス６も
設けられている。
【００１６】回路構成１はまた、マトリクス２の試験可
能性に専用の幾つかの接続部も備えている。
【００１７】Ｎｄビット・パスの試験データ・バス１１
及びＮａビット・バスの試験アドレス・バス１２は、マ
トリクス２の対抗部分によって提供される。試験データ
・バス１１は、枝路１３を介して入力ラッチＩＬ１，Ｉ
Ｌ２，・・・ＩＬＭのそれぞれ入力端子と電気的に並列
に且つ１方向性に都合良く接続されている。その上、出
力ラッチＯＬ１，ＯＬ２，・・・ＯＬＮのそれぞれ入力
端子は１方向性パス１４を介して試験データ・バス１１
と並列に接続されている。これにより、入力ラッチ及び
出力ラッチの外部からＰＬＡを試験するのに必要な幾つ
かの試験構成を導入することができる。
【００１８】出力ラッチＯＬ１，ＯＬ２，・・・ＯＬＮ
のそれぞれの出力端子は、１方向性パス１５を介して試
験データ・バス１１に都合良く接続されている。１方向
性パス１４及び１５は、明らかに単一の２方向性パスに
一致する。
【００１９】試験アドレス・バス１２は、パス１６を介
して入力ラッチ７と且つパス１７を介して出力ラッチ８
と電気的に接続されている。出力ラッチＯＬＮの出力端
子と入力ラッチＩＬＭの入力端子との間のＮｓビットの
接続１８で回路構成１の構造が完了する。
【００２０】図２には、入力ラッチＩＬｉの内部構造が
詳しく示されている。試験データ・バス１１は、電界効
果トランジスタ、特にｎチャネルＭＯＳＦＥＴ Ｍ１の
ドレイン端子Ｄ１を介して入力ラッチＩＬｉへ都合良く
接続されている。電界効果トランジスタＭ１のゲート端
子Ｇ１はインバータＩ２の出力側と電気的に接続され、
インバータＩ２はＮＡＮＤ型の論理ゲート１１の出力側
に接続されている。
【００２１】この論理ゲートＩ１は試験アドレス・バス
１２に接続された４個の入力端子Ｂ，Ｃ，Ｄ及びＥを有
し、第５番目の入力端子Ａはエナーブルメント信号ＦＯ
ＲＣＥを直接受ける。電界効果トランジスタＭ１のソー
ス端子Ｓ１は一連（２個）のインバータＩＮＶ１及びＩ
ＮＶ２に接続されている。第２のインバータＩＮＶ２の
出力側は第１のインバータＩＮＶ１の入力側に帰還接続
され、その間に矢張りトランジスタＴ２によって提供さ
れ得る１方向性素子２０（パス）が挿入されている。
【００２２】この一方向性素子２０の構造は図６にもっ
と詳しく示されている。一対のトランジスタ即ち符号Ｑ
１で示された１個のｎチャネルＭＯＳ及び符号Ｑ２で示
された１個のｐチャネルＭＯＳから成り、２重ドレイン
／ソース接続で対にされたものを使用することに興味が
ある。これらトランジスタＱ１及びＱ２のゲート端子は
それぞれエネーブル信号ＰＨＩ，ＰＨＩＮを受ける。第
１のインバータＩＮＶ１の入力側には、バス４を伝送し
て来て１方向性素子２０又は単一のトランジスタＴ１を
通って来た信号ＩＮが印加される。
【００２３】図３は、出力ラッチＯＬｉの内部構造をも
っと詳しく示す。出力ラッチＯＬｉの構造は入力ラッチ
ＩＬｉの構造に似ており、同一機能を果たす部品には同
一符号を付けた。出力ラッチＯＬｉは、ｎチャネルＭＯ
Ｓ型の２個の電界効果トランジスタＭ１及びＭ２並びに
それらのソース端子Ｓ１及びＳ２を介して都合良く試験
データ・バス１１に接続されている。
【００２４】トランジスタＭ１，Ｍ２はそのゲート端子
Ｇ１，Ｇ２がそれぞれインバータＩ２，Ｉ４の出力側と
電気的に接続され、その入力側はＮＡＮＤ型の論理ゲー
トＩ１，Ｉ３の出力側に接続されている。これら論理ゲ
ートＩ１及びＩ３は４個の入力端子Ｂ，Ｃ，Ｄ及びＥが
試験アドレス・バス１２と電気的に接続され、論理ゲー
トＩ３の第５番目の入力端子Ａは信号ＲＥＡＤを受ける
が、論理ゲートＩ１の第５番目の入力端子Ａは信号ＦＯ
ＲＣＥを受ける。
【００２５】トランジスタＭ１のドレイン端子Ｄ１は、
１方向性素子２０（その入力側で信号ＩＮを受ける）の
出力側且つ一連のインバータＩＮＶ１及びＩＮＶ２の入
力側に接続されている。第１のインバータＩＮＶ１の出
力側には、第３のインバータＩＮＶ３の入力側も接続さ
れ、その出力側はトランジスタＭ２のドレイン端子Ｄ２
に接続されている。第２のインバータＩＮＶ２の出力側
は１方向性素子２０を介して第１のインバータＩＮＶ１
の入力側へ帰還接続されている。
【００２６】入力ラッチＩＬｉ及び出力ラッチＯＬｉ
は、後述する或る特性を有している。図２及び図３から
理解されるように、試験データ・バス１１上に存在する
データの強制（ｆｏｒｃｉｎｇ）は、トランジスタＴ２
の帰還ゲートを禁止することなく単一のｎチャネル・ト
ランジスタによってなされる。このように、データのロ
ード中トランジスタＴ２をターンオフするのに必要な検
査動作が節約される。これは、抵抗帰還トランジスタの
使用を要求するサイジィング（ｓｉｚｉｎｇ）採用トラ
ンジスタ即ちＷ：Ｌ比の小さいトランジスタにより可能
である。Ｗ：Ｌ比を小さくするのは、Ｗ：Ｌ比の大きい
ｎチャネル・トランジスタに印加されたデータを優勢に
するためである。
【００２７】同様なやり方で、ラッチに記憶されたデー
タは単一のｎチャネル・トランジスタを使って読み出さ
れる。これは、読み出し中、試験データ・バス１１が一
群のプルアップ抵抗（高論理状態をセットする）に接続
されることによって可能とされる。読み出されるべきデ
ータが論理値“０”の時に、ｎチャネル・トランジスタ
Ｍ１はライン電圧を下げる。試験中、小さくて完全に許
容できる消費量が導入される。図２及び図３は、入力ラ
ッチ７及び出力ラッチ８に、試験用エナーブルメント論
理（信号ＦＯＲＣＥ）及び試験アドレス・バス１２の入
力の解読（信号ＲＥＡＤ）がどのように与えられるかを
示す。
【００２８】最後に、図４はゼネレータＣＫＧＥＮを示
し、このゼネレータＣＫＧＥＮは、その出力端子に、マ
トリクス２のＡＮＤ型の第１部分３を同期させるクロッ
ク信号ＣＫＡＮＤ，ＯＲ型の第２部分５を同期させるク
ロック信号ＣＫＯＲ、出力ラッチＯＬｉを同期させるＣ
ＫＯＵＴ、及び入力ラッチＩＬｉを同期させるＰＬＡＣ
Ｋを供給する。
【００２９】この発明に係る試験方法は、後述するよう
に、入力ラッチ７及び出力ラッチ８に有益な内容が入っ
ていない初期状態から出発する。試験アドレス・バス１
２には、検査されるべき内部ノードの論理値を含む種々
のラッチを作動させるアドレスが入力され、一方、試験
データ・バス１１には、論理検査値が入力される。
【００３０】回路構成１の正しい動作のためには、各入
力ラッチＩＬ１，ＩＬ２，・・・ＩＬＭ及び各出力ラッ
チＯＬ１，ＯＬ２，・・・ＯＬＮが、試験論理状態をＰ
ＬＡへ供給できるための試験データ・バス１１のＮｄビ
ットで示された並列性（ｐａｒａｌｌｅｌｉｓｍ）に等
しいか或はそれよりも小さい並列性を有し且つ正常な動
作を確かめながら出力を記憶することが必要である。加
えて、回路の作動機能をより一層例示するために、単一
ビットのラッチへの、デコーダ回路網の命令が示され
る。実際には、デコーダ回路網は、入力／出力ラッチの
全素子を制御し且つ１ビットだけを制御するのではな
い。
【００３１】信号ＦＯＲＣＥは、試験データ・バス１１
に伝送されたデータを受けるために入力ラッチ７をエネ
ーブルにする。同様に、信号ＦＯＲＣＥは、ＰＬＡの出
力状態を記憶するために出力ラッチ８もエネーブルにす
る。信号ＲＥＡＤによりこの論理状態を読み出し且つそ
の結果としてマトリクス２の作動状態を評価することが
可能である。
【００３２】入力ラッチ７と出力ラッチ８がＮａビット
の試験アドレス・バス１２で共結されているので、各入
力ラッチＩＬｉと各出力ラッチＯＬｉが試験されるべき
行／列を選択できるために試験アドレス・バス１２の可
能な組み合わせの１つ（２Ｎａに等しい）によってエネ
ーブルされることが必要である。
【００３３】より詳しくは、方法の諸ステップを下記の
通り要約できる。信号ＦＯＲＣＥ及び試験アドレス・バ
ス１２を作用させることにより、入力ラッチＩＬ１，Ｉ
Ｌ２，・・・ＩＬＭは試験データ・バス１１に伝送され
る所望のデータを導入することで順次エネーブルされ
る。外部からアクセスできる主クロックＣＫＡＮＤに作
用することにより、ダイナミックＰＬＡの第１の評価サ
イクルが行われる。出力ラッチＯＬ１，ＯＬ２，・・・
ＯＬＮが信号ＲＥＡＤ及び試験アドレス・バス１２によ
って逐次読み出され、サンプルとして有効な出力をＰＬ
ＡのＯＲ型の第２部分の出力と比較する。そしてこの手
法で新しい試験ベクトルでまた開始される。
【００３４】この手法に携わることにより、上述したよ
うな幾つかの評価動作を逐次行うことで所望数のステッ
プのためにマシーンの評価を要求する試験を行うことも
可能である。
【００３５】しかしながら、この場合には、試験中ＰＬ
Ａを制御する信号を禁止する特殊な信号によって通常開
かれる。状態変数の帰還路を維持することが必要であ
る。加うるに、この発明に係る回路構成では、信号ＦＯ
ＲＣＥにより出力ラッチ８を直接強制し且つ正常な作動
状態下でＰＬＡから発する信号を検査するために正常試
験ラッチとして出力ラッチ８を使用することが可能であ
る。最後に、入力ラッチと出力ラッチのブロックを分け
ることで、入力変数の数より小さい並列性を有するバス
を通してデータをキー・イン（ｋｅｙ ｉｎ）させる。
【００３６】
【発明の効果】この発明に係る回路構成及び試験方法
は、集積回路の占有表面積及び試験実行速度について確
かな利点を有する。事実、故障を適正にカバーするた
め、少なくとも２Ｎｉ−クロック・サイクルの計数をと
るのはもはや不要である。この発明の実施例では、問題
のＰＬＡの内容に適した試験の適切な順序を生じる実際
に必要な入力の組み合わせを適用するだけで充分であ
る。この方法は、試験時間をかなり節約させる。これ
は、入力ラッチと出力ラッチを試験データ・バス１１及
び試験アドレス・バス１２で接続する回路構成を実施す
ることだけで達成される。
【００３７】この実施は、検査性のために既に構成され
たデバイスの大部分にて特に簡単であり、従ってこの解
決策に必要な信号が供給される。しかし、他の型式の回
路のための任意の変形や変更の可能性は、特許請求の範
囲に規定されたようなこの発明の範囲内に全て入る。
【図面の簡単な説明】
【図１】この発明に係る回路構成のブロック図である。
【図２】図１の回路構成中の入力ラッチを詳しく示す回
路図である。
【図３】図１の回路構成中の出力ラッチを詳しく示す回
路図である。
【図４】図１の回路構成と組み合わせられたクロック・
ゼネレータのブロック図である。
【図５】図１の回路構成が組み込まれた集積メモリ回路
を部分的に示すブロック図である。
【図６】図２及び図３に示した一方向性素子をもっと詳
しく示す回路図である。
【符号の説明】
１ 回路構成 ２ マトリクス ７ 一連の入力ラッチ ８ 一連の出力ラッチ １１ 試験データ・バス １２ 試験アドレス・バス Ｍ１ 各入力ラッチＩＬｉ中の電界効果トランジスタ Ｍ１ 各出力ラッチＯＬｉ中の第１の電界効果トラン
ジスタ Ｍ２ 各出力ラッチＯＬｉ中の第２の電界効果トラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・オリーボ イタリア国、24100 ベルガモ、ヴィア・ トレマーナ 13ディ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 例えばＰＬＡ型のプログラマブル論理マ
    トリクス(2)を試験するための且つ前記マトリクス(2)に
    接続された一連(7)の入力ラッチ(ILi)及び対応する一連
    (8)の出力ラッチ(OLi)並びに少なくとも１本の試験デー
    タ・バス(11)及び少なくとも１本の試験アドレス・バス
    (12)で構成された試験情報パスを備えた型式の回路構成
    (1)において、 前記入力ラッチ(7)及び前記出力ラッチ(8)が前記試験デ
    ータ・バス(11)及び前記試験アドレス・バス(12)と電気
    的に接続されていることを特徴とする回路構成。
  2. 【請求項２】 前記入力ラッチ(7)は、それぞれの入力
    端子が前記試験データ・バス(11)及び前記試験アドレス
    ・バス(12)に接続されていることを特徴とする請求項１
    の回路構成。
  3. 【請求項３】 前記入力端子と前記試験データ・バス(1
    1)及び前記試験アドレス・バス(12)との接続が１方向性
    であることを特徴とする請求項２の回路構成。
  4. 【請求項４】 前記出力ラッチ(8)は、それぞれの入力
    端子が前記試験データ・バス(11)及び前記試験アドレス
    ・バス(12)に接続されていることを特徴とする請求項１
    の回路構成。
  5. 【請求項５】 前記出力ラッチ(8)は、それぞれの出力
    端子が前記試験データ・バス(11)だけに接続されている
    ことを特徴とする請求項１の回路構成。
  6. 【請求項６】 前記出力ラッチ(8)は、２方向性で前記
    試験データ・バス(11)と接続されていることを特徴とす
    る請求項１の回路構成。
  7. 【請求項７】 各入力ラッチ(ILi)中に、前記試験デー
    タ・バス(11)と直結された或る端子(D1)を有する唯一の
    電界効果トランジスタ(M1)が設けられていることを特徴
    とする請求項１の回路構成。
  8. 【請求項８】 各出力ラッチ中に、前記試験データ・バ
    ス(11)に接続された第１の端子(S1)及びラッチ入力端子
    に接続された第２の端子(D1)を有する第１の電界効果ト
    ランジスタ(M1)と、前記試験データ・バス(11)に接続さ
    れた第１の端子(S2)及びラッチ出力端子に接続された第
    ２の端子(D2)を有する第２の電界効果トランジスタ(M2)
    とが設けられていることを特徴とする請求項１の回路構
    成。
  9. 【請求項９】 例えばＰＬＡ型のプログラマブル論理マ
    トリクス(2)であって、このマトリクス(2)に接続された
    一連(7)の入力ラッチ(ILi)及び対応する一連(8)の出力
    ラッチ(OLi)並びに少なくとも１本の試験データ・バス
    (11)及び少なくとも１本の試験アドレス・バス(12)で構
    成された試験情報パスを備えた回路構成(1)に挿入され
    た前記マトリクスを試験するための方法において、 前記入力ラッチ(7)及び前記出力ラッチ(8)と、前記試験
    データ・バス(11)及び前記試験アドレス・バス(12)とを
    電気的に直結することを特徴とする方法。
  10. 【請求項１０】 前記入力ラッチ(7)及び前記出力ラッ
    チ(8)の並列性が前記試験データ・バス(11)の並列性に
    等しいかそれよりも小さいことを特徴とする請求項９の
    方法。
JP6297004A 1993-11-30 1994-11-30 プログラマブル論理マトリクスを試験するための回路構成及び方法 Expired - Fee Related JP2726395B2 (ja)

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EP93830478A EP0655683B1 (en) 1993-11-30 1993-11-30 Circuit architecture and corresponding method for testing a programmable logic matrix
IT93830478.9 1993-11-30

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JPH07200339A true JPH07200339A (ja) 1995-08-04
JP2726395B2 JP2726395B2 (ja) 1998-03-11

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