JPH07200404A - Ｄｒａｍを利用したキャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサに対して０ウエイトで動作可能な
二次キャッシュをＤＲＡＭメモリを用い、小さな面積、
低消費電力を有する方式で構成すること。 【構成】 ＤＲＡＭメモリを用いて二次キャッシュのデ
ータメモリを構成し、制御論理、タグメモリとともに同
一チップ上に集積する。また、データメモリ中に連続的
にアクセスされる４つのワードを異なった列にインタリ
ーブして格納することによって、見かけ上非常に速いＤ
ＲＡＭのアクセス動作を実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高性能マイクロプロセッ
サに接続される二次キャッシュメモリの高速化に関する
ものである。特に、これをＤＲＡＭメモリを用いて実現
する手段に関する。

【０００２】

【従来技術】高性能マイクロプロセッサからメインメモ
リに対するアクセス速度はプロセッサの動作速度（クロ
ック速度）に比べて一般にかなり遅い。たとえば、メイ
ンクロックから見たＤＲＡＭメインメモリのアクセスタ
イムは１２０〜１５０ｎｓ程度であるのに対して、プロ
セッサのクロック速度は１５ｎｓ（６６ＭＨｚ）以上で
ある場合が多い。このような速度の違いをそのまま放置
することはプロセッサの使用効率が低減し、明らかなシ
ステム性能の低下を来すことになる。そこで、プロセッ
サとメインメモリの間により高速にアクセス可能なキャ
ッシュメモリをおいて頻繁に使用するデータについては
キャッシュメモリからアクセスをすることによってデー
タのアクセス時間を短縮し、プロセッサの性能を十分に
発揮させることが従来から広く行われてきた。従って、
プロセッサの性能を十分に発揮させるには高速なキャッ
シュメモリを実現することが重要な要素となる。

【０００３】このために、近年特にプロセッサと同一の
チップ上にキャッシュメモリを実装し高速化を図ること
が一般に行われている。しかし、このように同一のチッ
プ上にキャッシュメモリを実装することはチップの面積
の問題から制約がある。つまり、容量の大きなキャッシ
ュメモリの実装は困難であり、現在実装可能とされてい
るのは４〜３２ｋＢ程度のものである。なお、このよう
に同一チップ上に実装することを「オンチップ」とい
い、このようにプロセッサに直結して実装・接続される
キャッシュメモリを一次キャッシュという。

【０００４】このオンチップキャッシュの実装に係わる
容量の制約を解決するために、キャッシュメモリをその
データのアクセス頻度に応じて二段階程度に構成し、も
っとも頻繁にアクセスされるデータに関しては一次キャ
ッシュ（Ｌ１）に、その次に頻繁にアクセスされるデー
タに関しては二次キャッシュ（Ｌ２）に格納することが
多くなっている。すなわち、図１に示すとおり、通常マ
イクロプロセッサ（ＣＰＵ）と同一のチップに４〜３２
ｋＢ程度の一次キャッシュを実装し、さらに外部に１２
８〜５１２ｋＢの二次キャッシュを接続することによっ
てシステムが構成される。ここで、図１においてはキャ
ッシュライン長１２８ビットの２ウエイのセットアソシ
アテイブキャッシュの例を示している。タグ情報として
は１キャッシュライン当たり１８ビットを仮定してい
る。

【０００５】ここで、プロセッサの性能を十分に発揮さ
せるためには二次キャッシュにおいてもプロセッサのサ
イクルタイムに匹敵したアクセスタイムを有している高
速メモリを使用する必要がある。もし、プロセッサが５
０ＭＨｚで動作する場合には１０〜２０ｎｓ程度のアク
セスタイムを有している高速ＳＲＡＭでこれを構成する
のが一般的である。

【０００６】キャッシュメモリはキャッシュタグメモリ
とキャッシュデータメモリの二つで構成される。前者は
アクセスした内容を論理回路で処理して、キャッシュヒ
ット／ミスの判断を行う作用を有している。従って、キ
ャッシュデータメモリよりもさらに高速のメモリを必要
とするが、その判断のための情報は各キャッシュライン
に対するアドレスビットと数ビットのステータスビット
のみで表されて格納されるため、比較的小さな容量のメ
モリで足りる。一方、後者は実際にデータを格納する部
分であり、大きな容量を必要とする。かかる両者の要求
特性の差異に基づいて前者はキャッシュコントローラ中
にインテグレートされ、後者は独立の高速ＳＲＡＭチッ
プ数個を用いて実現されるか、前者も独立のより高速な
ＳＲＡＭチップを用いて実現される。

【０００７】その場合、キャッシュデータメモリに使用
するＳＲＡＭチップの数は例えば２５６ｋＢのキャッシ
ュを構成する時には３２ｋＢの高速ＳＲＡＭチップ８個
となる。

【０００８】しかしこのように複数のＳＲＡＭチップを
使用する方法によればいくつかの問題点が提起される。
第一に実装面積の問題がある。この方法によれば、ＣＰ
Ｕと同等のＩ／Ｏピン数を必要とするキャッシュコント
ローラ１個と４〜８個の高速ＳＲＡＭが必要となる。こ
れは、ＣＰＵ本体の数倍の実装面積を必要とすることが
多い。

【０００９】第二に消費電力の問題がある。多数の高速
ＳＲＡＭが同時にアクテイブとなるため、大きな電力を
消費する。そして、それに伴う熱の発生も問題となる。

【００１０】第三の問題としてはウエイ数の限界が挙げ
られる。一般にキャッシュメモリのヒット率をその容量
を増大させることなく向上させる手法として同一の番地
に数個のウエイを割り当てる方法（セットアソシエ−テ
イブキャッシュ）がとられる。このウエイ数が多いほど
ヒット率が高くなる。しかし、例えば４ウエイのアソシ
エーテイブキャッシュを実現するには、プロセッサのデ
ータ幅の４倍のデータビットが同時にアクセスできなけ
ればならない。それに見合った構成をＳＲＡＭによって
実現するにはビット幅の大きなＳＲＡＭチップを採用す
る、小容量のチップを多数使用する等が考えられるが、
いずれもコスト上問題がある。

【００１１】さらに、キャッシュ領域での配線遅延、信
号スキュウなどを考慮すると、その分のタイミングマー
ジンを考慮して設計する必要がある。すなわち、かかる
原因からＳＲＡＭの動作は実質的に遅延するので、この
遅延を補償するためには本来の目標である１５ｎｓより
さらに数ｎｓ速いアクセスタイムを有するＳＲＡＭの使
用が要請される。かかる配線遅延、信号スキュウ等を最
小限に抑制するための設計が必要となるが、これは非常
に困難な問題である。

【００１２】そして、最後にコスト上の問題も避けられ
ない。複数の高速ＳＲＡＭチップを使用することによっ
て非常に高価なものとなるためである。

【００１３】次に０ウエイトの二次キャッシュに必要な
条件についてその動作面から説明を加える。なお、ここ
で「０ウエイト」とは全く無駄な待ちクロックサイクル
を消費することなく、連続してアクセス可能な態様をい
う。この態様で動作する場合にプロセッサの能力を完全
に活用できるので本願発明ではこれを目標とする。図２
にこの場合の動作を示す。この図は４８６Ｄｘ２／６６
ＭＨｚの場合についての説明である。ＣＰＵのリードア
クセスがＬ１キャッシュでミスした場合、キャッシュラ
イン長１２８ビット（１６バイト）の一次キャッシュ
（オンチップ）に３２ビットづつ４回のバースト転送で
外部よりデータが読みこまれる。この状況において、二
次キャッシュが０ウエイト動作でＬ１キャッシュにデー
タを供給するためには、最初のワード転送は２バスクロ
ックで、次以降の３つのワードの転送はそれぞれ１バス
クロックで完了する必要がある。つまり、前者（リード
オフサイクルという）は６０ｎｓ、後者（バーストサイ
クルという）はそれぞれ３０ｎｓで動作する必要があ
る。

【００１４】そして、これらの値がそのまま要求される
アクセスタイムの特性になるのではないことに留意すべ
きである。リードオフサイクルに対してはＣＰＵのアド
レスサイクル開始の信号遅延および、ＣＰＵに対するデ
ータのセットアップタイム、バーストサイクルについて
はＣＰＵに対するデータセットアプタイムがそれぞれ必
要なためである。従って、表１に示す程度のアクセスタ
イムを実現することが結局必要となる。

【表１】 サイクルタイム アクセスタイム リードオフサイクル ６０ ３０ バーストサイクル ３０ １５ （単位はｎｓ）

【００１５】このようにサイクルによって要求されるア
クセスタイムが異なるのが一つの制約条件である。例え
ば、これに適合するように二次キャッシュをＳＲＡＭを
用いて構成するとすれば、速い方のアクセスタイムであ
る１５ｎｓを基準に高速ＳＲＡＭを選択する必要があ
る。このことはリードオフサイクルのアクセスタイムを
考えれば、オーバースペックを容認することとなる。

【００１６】このような、リードオフサイクルとバース
トサイクル間のアクセスタイムの相違に起因する無駄を
防止するためにはＤＲＡＭメモリチップを使用すること
が考えられる。ＤＲＡＭメモリチップでは行アドレスで
選択された一行分のデータがセンスアンプにバッファさ
れ、その後にアクセスすべきワードについてはその行内
の列アドレスの変更のみでこれを行う。従って、最初の
ワードアクセスについては比較的長時間を必要とする
が、その後の列アドレスの変更によるアクセスについて
は極めて短時間で十分である。このようなアクセスの態
様をページアクセスという。このことは、表１に示した
リードオフサイクルとバーストサイクルのアクセスタイ
ムの比率と非常によく適合するという点で、ＤＲＡＭの
使用はＳＲＡＭを使用する場合に比べて大きな利点があ
ると考えられる。

【００１７】しかし、ＤＲＡＭメモリチップを使用すれ
ば以下の二点が問題となる。まず、ＤＲＡＭメモリチッ
プはアクセス時間の絶対値が大きく、要求される特性を
満たさないという点である。すなわち、ＤＲＡＭメモリ
チップにおいては最初のワードのアクセスタイムとそれ
以降のページアクセスタイムがそれぞれ６０、３０ｎｓ
程度であり、要求特性の２倍程度の時間を必要とする。
次に、データ幅の問題がある。汎用ＤＲＡＭを用いれば
仮に２ウエイ程度のウエイ数のキャッシュメモリを実現
するにしても多くのモジュールを並列にする必要があ
る。このことによる実装面積、消費電力等の弊害につい
ては述べたところである。

【００１８】このようにＤＲＡＭメモリチップを単に用
いた場合、従来知られていた手法によっては０ウエイト
のアクセスを実現する二次キャッシュは実用的なレベル
では構成できないこととなる。

【００１９】

【発明が解決しようとする課題】今まで述べてきたとこ
ろから明らかなとおり、本願発明の目的はプロセッサの
性能をフルに発揮するに足る二次キャッシュを実現する
ことである。

【００２０】そして、この実現方法は実用的なものであ
る必要がある。すなわち、キャッシュデータメモリに必
要な実装面積を大幅に低減し、かつ、その消費電力や発
生熱量が小さいことが望ましい。

【００２１】

【課題を解決するための手段】本願発明はかかる問題点
に鑑み、論理チップ上にＤＲＡＭメモリをインテグレー
トすることによってＤＲＡＭの小面積・低消費電力とい
う長所と、ＤＲＡＭメモリの行アドレスアクセスにおけ
るサイクルとページモードアクセスのサイクルタイムが
異なるという事実を利用するとともに、汎用ＤＲＡＭメ
モリチップを単純に使用する場合の問題点であったＣＰ
Ｕから見たアクセスタイムの絶対値を改善することによ
って０ウエイト動作可能な二次キャッシュを実現するも
のである。

【００２２】キャッシュメモリは本来ＤＲＡＭによって
構成されているメインメモリの遅さを補償する目的で登
場したものである。かかる経緯から、メインメモリを構
成するＤＲＡＭ（一般的に速度が遅いと考えられてい
る）でキャッシュメモリを構成しようとする発想はなか
った。本願発明はＤＲＡＭメモリの低面積、安価という
さまざまな特長に鑑み、これをキャッシュメモリに流用
しようとするものであり、この点において従来技術の流
れから発想を逆転させるとともに、これを全く異にする
ものである。

【００２３】さらに、セットアソシエーテイブキャッシ
ュにおいて、同一セットとして選択される複数のキャッ
シュライン間で、ＣＰＵのデータビット幅単位にデータ
をインタリーブして格納することにより、キャッシュデ
ータメモリのバンク数を増大させることなく、見かけ上
のＤＲＡＭメモリのアクセスタイム、サイクルタイムを
増大させると同時に、ＤＲＡＭメモリのプリチャージタ
イムの隠蔽を実現する。

【００２４】

【実施例】図３に本願発明に係わる実施例について示
す。この実施例においてはキャッシュタグメモリとして
４ｋｘ３６ｂ構成のＳＲＡＭブロック４個を用い、キャ
ッシュデータメモリとして６４ｋｘ１８ｂ構成のＤＲＡ
Ｍブロック４個を用いてそれぞれ構成する。この構成に
よれば、ライン長１２８ビットの２ウエイ・セットアソ
シアテイブ５１２ＫＢの二次キャッシュを実現すること
になる。

【００２５】次にタグメモリとデータメモリの内容をそ
れぞれ図４−Ａ，図４−Ｂに示す。図４−Ａに示すよう
に、同一セットの２つのキャッシュラインに相当するタ
グ情報を、タグメモリのＳＲＡＭの同一アドレスに配置
する。この同一セットの２つのキャッシュラインが図４
−Ｂに示されるように、３６ビット（データ分３２ビッ
ト＋パリテイ分４ビット）単位でＤＲＡＭブロックのそ
れぞれ連続した４つのアドレス上に配置される。この連
続した４つのアドレスは物理的にはＤＲＡＭの同一行中
に存在するものであり、ページモードによって高速アク
セスが可能となる。ページモードの使用が前提となるの
はこのモードによれば、表１に示したようなリードオ
フ、バーストの各サイクルのアクセスタイムの傾向に合
致するためにである。

【００２６】このような二次キャッシュを構成し、一次
キャッシュでキャッシュミスし、二次キャッシュでヒッ
トした場合を想定する。この時、そのヒットした結果の
データが３２ビットｘ４のバースト転送で一次キャッシ
ュにラインフィルされる。この時のタイミングチャート
を図５に示す。この例においてはプロセッサのバスクロ
ックは３３ＭＨｚと仮定し、二次キャッシュの動作クロ
ックは６６ＭＨｚと仮定する。この図にしたがって説明
すると、プロセッサのＴ１バスサイクルの後半でタグメ
モリとキャッシュデータメモリのアクセスを開始する。
キャッシュデータメモリは同一セットの二つのキャッシ
ュラインの該当ワード位置を同時にリードする。この例
では，キャッシュラインＡとＢの最初のワードＤＡ１，
ＤＢ１をリードしている。どちらのキャッシュラインで
ヒットしたのかが確定した後に、該当キャッシュライン
の残りワード（ＤＡ２，ＤＡ３，ＤＡ４）をＤＲＡＭブ
ロックよりページモードを使用して読みだす。この例に
おいてＤＲＡＭメモリのブロックの第一ワードのアクセ
スタイムと後続ワードのアクセスタイムがそれぞれ３
０，１５ｎｓなので、要求特性に合致する。

【００２７】このように、ＤＲＡＭメモリをチップ上に
実装するという技術を用いることによって要求特性に適
合した高速の二次キャッシュを実現できる。例えば、同
一チップ上ＤＲＡＭメモリをインテグレートすることに
よって、これらが別チップに構成されていた場合に必要
であった、チップ間の信号遅延が省略される。キャッシ
ュデータメモリとしＤＲＡＭメモリに与えられるアドレ
ス信号や制御信号などは制御回路から与えられるが、別
チップ構成の場合にはこれらの信号には制御回路のＩ／
Ｏドライバの遅延時間（例えば５ｎｓ程度）と、ＤＲＡ
ＭメモリチップのＩ／Ｏレシーバの遅延時間（例えば２
ｎｓ程度）が加算される。同一チップ上にインテグレー
トされる場合はこれらは明らかに不要となるから、高速
のアクセスの実現が可能となる。

【００２８】この点を図８を用いてデータを二次キャッ
シュから読み出す場合について具体的に説明する。この
説明では、従来のデータメモリが同一チップ上に実装さ
れていないＤＲＡＭメモリチップを用いたキャッシュに
ついての読み込み動作を考える。まず、制御論理に読み
取られるべきアドレスおよびコマンドが生成される。こ
れが、Ｉ／ＯドライバとＩ／Ｏレシーバを介してＤＲＡ
Ｍデータキャッシュに与えられる。次に、ＤＲＡＭデー
タキャッシュでデータが見つかり、それが再度Ｉ／Ｏド
ライバ・Ｉ／Ｏレシーバを介して論理回路に戻る。そし
て、さらにＩ／Ｏドライバを介してデータが最終的にＣ
ＰＵに出力される。本願発明によれば、同一チップ上に
キャッシュをインテグレートとした場合はかかるＩ／Ｏ
ドライバ・レシーバの計５回の通過が最終のＩ／Ｏドラ
イバの一回のみと少なくなるので、上の遅延時間を考慮
に入れれば、１０〜２０ｎｓの遅延がなくなる。

【００２９】同一チップ上に実装した場合にＤＲＡＭの
アクセス性能が向上する別の理由としては論理チップ上
にインテグレートされるＤＲＡＭメモリが汎用のＤＲＡ
Ｍメモリチップほどには容量／チップ面積の制約が厳し
くないことも挙げられる。例えば、最終的に１６Ｍビッ
トのＤＲＡＭメモリを構成する場合においても、１Ｍｂ
以下のブロックを単位として実装することができる。こ
の結果、ワードラインドライバ、センスアンプなどの負
荷が小さくなり、結果として元の汎用ＤＲＡＭの特性よ
りもかなりの向上が望める。

【００３０】また、汎用ＤＲＡＭを用いた際の問題点で
あったビット幅の問題も論理チップ上にＤＲＡＭメモリ
をインテグレートすることによって解消される。論理チ
ップ内にインテグレートする場合、全てのデータビット
をＩ／Ｏセルを通じて外部にとりだす必要がなくなる。
言いかえれば、プロセッサとの間のデータ転送に必要な
ビット数のみをＩ／Ｏセルを通して外部に取り出すだけ
でよい。この結果、かなり広いビット幅を自由に使用す
ることが可能となり、セットアソシエイテイブキャッシ
ュなどの実現が容易となる。

【００３１】さらにデータメモリを同一チップ上に実装
しない場合は、多数のビットをＩ／Ｏドライバを介して
ドライブすることになるが、これは電源ノイズの制約上
困難である。また、汎用ＤＲＡＭチップの場合、パッケ
ージコストの制約からむやみに広いデータビット幅を用
いることは妥当でない。

【００３２】次にＤＲＡＭメモリのアクセスタイムがＬ
２キャッシュを実現するのに要求される速度よりも遅い
場合について有効にプロセッサの性能を発揮する工夫に
ついて述べる。この場合は図６に示すようにキャッシュ
データメモリ内の特別なデータ配置を用いる。このよう
に「交互に」配置する方式をインタリーブという。この
実施例においては同一セットの二つのキャッシュライン
の間で、ワード単位でインタリーブして配置し、同一キ
ャッシュラインの隣り合う２ワードが同時にアクセス可
能な独立したＤＲＡＭブロックに配置されるようにす
る。

【００３３】この配置はＤＲＡＭメモリのアクセスタイ
ムが第一ワードのリードオフサイクルには適合するが、
第二ワード以降のバーストサイクルをノーウエイトで実
現するには、ページモードアクセスタイムが遅すぎる場
合の解決策として特に有効である。

【００３４】具体的には第一ワードのリードオフサイク
ルでＤＡ１，ＤＢ１の２ワードがＤＲＡＭメモリからア
クセスされる。今、セットＡでキャッシュヒットしたと
仮定すると、この場合後続のバーストサイクルではＤＡ
２，ＤＡ３，ＤＡ４の３ワードがアクセスされる必要が
あるが、ＤＡ２のアクセスと並行してＤＡ３のアクセス
を行うことが可能となる。結果として、ＤＲＡＭメモリ
のページモードアクセスタイムを短縮したのと同じ効果
が実現される。

【００３５】インタリーブ方式自体は古くから知られる
手法であり、インタリーブのウエイ数分のメモリバンク
を用意すれば簡単に実現されるが、本方式の特に優れて
いる点はセットアソシエーテイブキャッシュ用にすでに
用意されている複数のメモリバンクを用いて、さらに、
同一セットの属する複数キャッシュライン間のインタリ
ーブを行うことにより、新たに、メモリバンクを分割す
る必要がないことである。

【００３６】かかる方式を採用することによってＤＲＡ
Ｍ固有の問題であるプリチャージタイムの問題も解決で
きる。プリチャージタイムとは、ＤＲＡＭがアクセスさ
れてから、次のアクセスを受け入れられるようになるま
でに必要な休止期間のことをいう。プロセッサから二次
キャッシュへのアクセスが連続的に発生しているような
状況においてはプリチャージタイム自体がキャッシュ全
体の休止時間となってしまい，プロセッサの性能を十分
に発揮できない原因となる。本方式を採用することによ
って、見かけ上アクセスタイムが速くなるので先行アク
セスが可能となり、予めアクセスしたおいたワードをプ
ロセッサに帰している間にプリチャージタイムを確保す
ることが可能となる。

【００３７】さて、このようにＳＲＡＭではなく、ＤＲ
ＡＭメモリを使用することの短所としてはＤＲＡＭはメ
モリのリフレッシュが必要であるということである。リ
フレッシュ動作は典型的には一つのメモリ行について、
１６ｍｓ程度の周期で必要であり、その所要時間は１０
０ｎｓくらいである。リフレッシュは１行ごとに行う必
要があるので、１０２４行を有するＤＲＡＭメモリの場
合はその１６ｍｓの時間のうちに順次に１０２４回のリ
フレッシュ動作を行うことになる。リフレッシュを行っ
ている間は二次キャッシュはプロセッサに対してサービ
スができないので、そのサービス不能な累積時間は１０
０ｎｓｘ１０２４＝０．１ｍｓ程度となり、これは１６
ｍｓのリフレッシュ周期の約０．６％を占める。このよ
うなリフレッシュ動作が直ちにそのリフレッシュ周期に
占める時間の割合分プロセッサの性能を低下させるわけ
ではない。しかし、頻繁に二次キャッシュがアクセスさ
れるような環境においてはいくらかのプロセッサ性能の
低下を来す可能性がある以上、これを有効に防止するこ
とが望ましい。

【００３８】本願発明においてはＤＲＡＭメモリを採用
したことから生じるこの弊害を二次キャッシュに対して
なんらアクテイビテイーが発生しないことが保証される
期間にリフレッシュ動作を実行するという手法によって
解決する。ここで、「アクテイビテイーが発生しない期
間」とは、具体的にいえば二次キャッシュミス、Ｉ／Ｏ
アクセス等でプロセッサ、二次キャッシュともに外部か
らの終了信号を待っているような場面をいう。

【００３９】図７に二次キャッシュがミスし、メインメ
モリに対してデータアクセスを行っている最中にリフレ
ッシュ動作をなす時のタイミング図を示す。このよう
に、メインメモリに対するデータアクセスは相当の長い
時間を必要とし、それが完了した時にメインメモリから
プロセッサに対してＲＤＹ信号が発せられるのである
が、示されているとおりメインメモリへのアクセスから
ＲＤＹ信号の発生までの期間においてリフレッシュサイ
クルが設定されている。このリフレッシュは各メモリ行
ごとに行うものであるため、どのアドレス行をリフレッ
シュするかを特定するリフレッシュアドレスカウンタが
設けられる。そして、このカウンタは一つの行について
リフレッシュ動作が完了する度に＋１インクリメントさ
れる。リフレッシュ周期である１６ｍｓ経過後にカウン
タが最終行を示していないときはリフレッシュできてい
ないメモリ行が存在することになるので、この場合に初
めて残りのメモリ行をまとめてリフレッシュする。この
ような方式を採用することによってリフレッシュサイク
ルを隠蔽し、それによってプロセッサの性能の低下を最
小限にすることができる。

【００４０】ここで、かかる方式によってリフレッシュ
サイクルがどの程度隠蔽可能となるかを計算によって示
す。本願発明にしたがって二次キャッシュが０ウエイト
で一次キャッシュにラインフィルする状態においては、
１５０ｎｓで一回の一次キャッシュのラインフィルが完
成する。すなわち、１６ｍｓのリフレッシュ周期の間に
１６６０００回程度の一次キャッシュのラインフィルを
実行する能力を有する。この最大能力の１／５程度で一
次キャッシュから二次キャッシュへのアクセスが発生す
ると仮定しても（これは極めて小さめの仮定である）、
その回数は１６ｍｓのリフレッシュ周期の間に３０００
０回程度となるであろう。従って、この３００００回の
二次キャッシュに対するアクセス中に１０２４回以上二
次キャッシュミスが発生すれば、リフレッシュ周期中に
全てのメモリ行のリフレッシュが可能となる。通常、二
次キャッシュのヒット率は高々９０％程度であり、そう
すると３０００回の二次キャッシュミスがリフレッシュ
周期中に発生することとなり、これは必要である１０２
４回を大きく上回る。従って、この方式によればリフレ
ッシュサイクルはほぼ完全に隠蔽可能である。

【００４１】キャッシュメモリをＤＲＡＭメモリで構成
する、という点に着目すると例えば遠隔処理システムに
おいて中央の大容量メモリと各プロセッサノードの物理
的な距離が大きいために生じる遅延が問題となる場合
に、各プロセッサノードと頻繁にやり取りするデータを
格納するプライベートなキャッシュメモリを中央の大容
量メモリとは別にＤＲＡＭメモリで構成し各プロセッサ
ノード付近へ設置する、という方式が想定される。この
場合、遅延はその大部分は中央の大容量メモリとプロセ
ッサノードとの物理的な距離によって発生するために、
ＤＲＡＭメモリで構成するプライベートキャッシュメモ
リはさほど高速なものではなくとも、アクセス速度の向
上に寄与することが可能であろう。もちろん、本願発明
のものをかかる用途に使用すれば、アクセス速度の向上
がいっそう果たせることは明白である。

【００４２】

【発明の効果】本願発明によれば、従来ＤＲＡＭメモリ
で構成しえなかったキャッシュメモリをＤＲＡＭメモリ
を用いて構成できる。そして、これによってキャッシュ
メモリを非常に小型で安価なものにすることが可能であ
ろう。

【００４３】また、本願発明によれば、プロセッサに対
して０ウエイトで動作可能な二次キャッシュを小さな面
積、低消費電力を有するＤＲＡＭメモリで実現可能であ
る。ページモードを使用する際にキャッシュデータメモ
リへの格納を同一セットに属する複数のキャッシュライ
ン間でインターリーブにすることによって、プロセッサ
のサイクルタイムよりも実質的に遅いＤＲＡＭメモリを
用いて０ウエイト動作可能となる。さらに、二次キャッ
シュに対して何等のアクテイビテイーも発生しないこと
が保証される期間に、ＤＲＡＭメモリのリフレッシュを
行う方式によって、ＤＲＡＭメモリ固有のリフレッシュ
のオーバヘッドがほぼ完全に解消される。そして、これ
らの結合によってプロセッサの性能をフルに活用できる
二次キャッシュを構成可能とする。

【図面の簡単な説明】

【図１】プロセッサと一次キャッシュ、二次キャッシュ
との一般的な接続を示す図である。

【図２】０ウエイト動作で一次キャッシュに対してライ
ンフィルする時のタイミング図である。

【図３】二次キャッシュのインプレメンテーションの一
実施例である。

【図４】二次キャッシュのタグメモリ、データメモリ内
のデータの配置を示す図である。

【図５】本願発明による０ウエイト動作に係わる二次キ
ャッシュのアクセスのタイミング図である。

【図６】同一セットのキャッシュラインにインターリー
ブされた配置でデータを格納した実施例である。

【図７】本願発明によるＤＲＡＭリフレッシュのタイミ
ング図である。

【図８】ＤＲＡＭを外付けしてＩ／ＯドライバとＩ／Ｏ
レシーバを介してデータのやり取りを行った場合の図で
ある。

Claims (8)

【特許請求の範囲】
1. 【請求項１】プロセッサと該プロセッサに接続されデー
   タが相互に転送される一次キャッシュと前記一次キャッ
   シュよりも大容量であって、前記一次キャッシュに接続
   され、前記一次キャッシュ内に前記プロセッサが要求し
   たデータが存在しない場合にアクセスされる二次キャッ
   シュを含むデータ処理システムにおいて、前記二次キャ
   ッシュはその制御をつかさどる制御論理回路と、前記二
   次キャッシュのアドレス情報を格納するタグメモリと、
   プロセッサの要求対象となるデータを格納するデータメ
   モリを具備し、前記データメモリはＤＲＡＭメモリで構
   成され、前記制御論理回路、前記タグメモリと同一のチ
   ップ上に集積されている、データ処理システム。
2. 【請求項２】前記データメモリは２Ｍｂ以下の単位のセ
   ルで構成されている、請求項１のデータ処理システム。
3. 【請求項３】前記データメモリは連続して読み取るべき
   数ワードのデータを交互にインタリーブして格納してい
   る、請求項１のデータ処理システム。
4. 【請求項４】前記データメモリは、前記二次キャッシュ
   に対して外部からのアクテイビテイーが未発生な時間を
   選択してリフレッシュ動作を行う、請求項１のデータ処
   理システム。
5. 【請求項５】前記リフレッシュ動作はリフレッシュの対
   象となるアドレス行を特定するカウンタの指示に基づい
   て行い、リフレッシュ周期が経過した後に前記カウンタ
   が最終アドレス行を示していない場合にリフレッシュの
   完了していないメモリ行をまとめてリフレッシュする、
   請求項４のデータ処理システム。
6. 【請求項６】プロセッサとメインメモリの中間に接続さ
   れるキャッシュメモリであって、少なくともその制御を
   つかさどる制御論理回路、アドレス情報を格納するタグ
   メモリ、プロセッサの要求対象となるデータメモリが同
   一チップ上に集積されて構成されており、前記データメ
   モリはＤＲＡＭから構成されている、キャッシュメモ
   リ。
7. 【請求項７】中央の大容量メインメモリとは別に各プロ
   セッサノード付近にＤＲＡＭをキャッシュデータメモリ
   として適用し、頻繁に転送するデータを格納するプライ
   ベートキャッシュメモリを設置した、遠隔データ処理シ
   ステム。
8. 【請求項８】前記プライベートキャッシュメモリは少な
   くともその制御をつかさどる制御論理回路、アドレス情
   報を格納するタグメモリ、プロセッサの要求対象となる
   データメモリが同一チップ上に集積されて構成されてい
   る、請求項７の遠隔データ処理システム。