JPH07200526A - キャッシュメモリの初期化回路 - Google Patents
キャッシュメモリの初期化回路Info
- Publication number
- JPH07200526A JPH07200526A JP5338236A JP33823693A JPH07200526A JP H07200526 A JPH07200526 A JP H07200526A JP 5338236 A JP5338236 A JP 5338236A JP 33823693 A JP33823693 A JP 33823693A JP H07200526 A JPH07200526 A JP H07200526A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- memory
- microcomputer
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 システムの起動直後におけるＣＰＵでの主記
憶装置に対するアクセス回数を低減することができるよ
うにする。 【構成】 マイクロコンピュータ１００を用いたシステ
ムの起動直後に実行されるべき命令コード、データ及び
その格納アドレスを記憶するメモリ１２２及び、このメ
モリ１２２に格納された情報（データ及びその格納アド
レス）をキャッシュメモリ１０９へ転送する為のルート
を形成する入出力コントローラ１１４を設けると共に、
メモリ１２２内の情報をキャッシュメモリ１０９へ入出
力コントローラ１１４を介してロードする為のバスマス
タ１２１を設け、ＣＰＵ１０１の起動に先行してキャッ
シュメモリ１０９を初期化する。
憶装置に対するアクセス回数を低減することができるよ
うにする。 【構成】 マイクロコンピュータ１００を用いたシステ
ムの起動直後に実行されるべき命令コード、データ及び
その格納アドレスを記憶するメモリ１２２及び、このメ
モリ１２２に格納された情報（データ及びその格納アド
レス）をキャッシュメモリ１０９へ転送する為のルート
を形成する入出力コントローラ１１４を設けると共に、
メモリ１２２内の情報をキャッシュメモリ１０９へ入出
力コントローラ１１４を介してロードする為のバスマス
タ１２１を設け、ＣＰＵ１０１の起動に先行してキャッ
シュメモリ１０９を初期化する。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリを初期
化する技術、特に、キャッシュメモリを内蔵したマイク
ロコンピュータを用いたシステムにあって、その起動時
の情報処理時間の短縮を図るために用いて効果のある技
術に関するものである。
化する技術、特に、キャッシュメモリを内蔵したマイク
ロコンピュータを用いたシステムにあって、その起動時
の情報処理時間の短縮を図るために用いて効果のある技
術に関するものである。
【０００２】
【従来の技術】マイクロコンピュータには、１つのチッ
プ内にＣＰＵのほか、主記憶装置のデータまたはプログ
ラムの一部をコピーしておく為のキャッシュメモリを搭
載し、ＣＰＵによる処理速度が向上するようにしたもの
がある。
プ内にＣＰＵのほか、主記憶装置のデータまたはプログ
ラムの一部をコピーしておく為のキャッシュメモリを搭
載し、ＣＰＵによる処理速度が向上するようにしたもの
がある。
【０００３】通常、キャッシュメモリには各ライン毎
に、そのラインの有効性を示すバリッドビット（Ｖａｌ
ｉｄ ｂｉｔ）が設けられている。例えば、ＣＰＵ以外
のデバイスでありながらキャッシュメモリに対するアク
セス権を所有するデバイス（例えばＤＭＡ（ダイレクト
メモリ アクセス デバイス）がキャッシングされて
いる主記憶のデータを書き換えた場合、キャッシュメモ
リは当該ラインのバリッドビットをクリアする。
に、そのラインの有効性を示すバリッドビット（Ｖａｌ
ｉｄ ｂｉｔ）が設けられている。例えば、ＣＰＵ以外
のデバイスでありながらキャッシュメモリに対するアク
セス権を所有するデバイス（例えばＤＭＡ（ダイレクト
メモリ アクセス デバイス）がキャッシングされて
いる主記憶のデータを書き換えた場合、キャッシュメモ
リは当該ラインのバリッドビットをクリアする。
【０００４】キャッシュメモリの初期化は、全ラインの
バリッドビットをクリア（ビットが“０”の状態）する
ことにより行われている。例えば、システム起動（電源
オフから電源オンにする状態）直後の初期化が行われて
いない状態においては、キャッシュメモリには有効な情
報は存在しない。電源を立ち上げてリセットが解除され
た後、キャッシュメモリのデータが有効であるのはバリ
ッドビットが“１”のときのみである。
バリッドビットをクリア（ビットが“０”の状態）する
ことにより行われている。例えば、システム起動（電源
オフから電源オンにする状態）直後の初期化が行われて
いない状態においては、キャッシュメモリには有効な情
報は存在しない。電源を立ち上げてリセットが解除され
た後、キャッシュメモリのデータが有効であるのはバリ
ッドビットが“１”のときのみである。
【０００５】例えば、一般に市販されているマイクロコ
ンピュータの例では、バリッドビットをオール“０”に
クリアした状態では、何らかのデータは入っているもの
の有効なデータではないという形で初期化がなされてい
る。この状態でＣＰＵが命令やデータを必要とした場
合、ＣＰＵはキャッシュメモリをアクセスするが、キャ
ッシュメモリには有効なデータが存在しない。そこで、
ＣＰＵは次に外部の主記憶装置をアクセスすることにな
る。
ンピュータの例では、バリッドビットをオール“０”に
クリアした状態では、何らかのデータは入っているもの
の有効なデータではないという形で初期化がなされてい
る。この状態でＣＰＵが命令やデータを必要とした場
合、ＣＰＵはキャッシュメモリをアクセスするが、キャ
ッシュメモリには有効なデータが存在しない。そこで、
ＣＰＵは次に外部の主記憶装置をアクセスすることにな
る。
【０００６】
【発明が解決しようとする課題】システムの起動直後
に、ＣＰＵが命令やデータを必要とした場合、ＣＰＵは
最初にキャッシュメモリをアクセスするが、システム起
動直後のキャッシュメモリに有効なデータは存在しな
い。そこでＣＰＵは、有効なデータがキャッシュメモリ
に存在しないことを判定した上で外部の主記憶装置をア
クセスするが、このときに外部に対するバスサイクルが
発生する。
に、ＣＰＵが命令やデータを必要とした場合、ＣＰＵは
最初にキャッシュメモリをアクセスするが、システム起
動直後のキャッシュメモリに有効なデータは存在しな
い。そこでＣＰＵは、有効なデータがキャッシュメモリ
に存在しないことを判定した上で外部の主記憶装置をア
クセスするが、このときに外部に対するバスサイクルが
発生する。
【０００７】この結果、ＣＰＵは主記憶装置を頻繁にア
クセスすることになり、バスを使用するためにシステム
の情報処理時間が長くなるという問題のあることが本発
明者によって見い出された。
クセスすることになり、バスを使用するためにシステム
の情報処理時間が長くなるという問題のあることが本発
明者によって見い出された。
【０００８】そこで、本発明の目的は、システムの起動
直後におけるＣＰＵでの主記憶装置に対するアクセス回
数を低減することのできる技術を提供することにある。
直後におけるＣＰＵでの主記憶装置に対するアクセス回
数を低減することのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１１】すなわち、キャッシュメモリを内蔵したマ
イクロコンピュータであって、このマイクロコンピュー
タを用いたシステムの起動直後に実行されるべき命令コ
ード、データ及びその格納アドレス等の情報を記憶する
外部記憶手段と、この外部記憶手段に格納された前記情
報を前記キャッシュメモリへ転送する為のルートを形成
する入力手段と、この入力手段を介して前記キャッシュ
メモリへ前記情報をロードさせるバスマスタとを設ける
ようにしている。
イクロコンピュータであって、このマイクロコンピュー
タを用いたシステムの起動直後に実行されるべき命令コ
ード、データ及びその格納アドレス等の情報を記憶する
外部記憶手段と、この外部記憶手段に格納された前記情
報を前記キャッシュメモリへ転送する為のルートを形成
する入力手段と、この入力手段を介して前記キャッシュ
メモリへ前記情報をロードさせるバスマスタとを設ける
ようにしている。
【００１２】
【作用】上記した手段によれば、システム起動を示す信
号が発行されたことに基づいて、外部記憶装置としての
メモリ内の情報をキャッシュメモリへ転送するための経
路がキャッシュメモリと外部のメモリ間に形成され、マ
イクロコンピュータ内のＣＰＵの起動に先行させて外部
のメモリ内の情報がキャッシュメモリへロードされ、キ
ャッシュメモリの初期化が行われる。したがって、シス
テム起動直後からＣＰＵが外部のメモリをアクセスする
回数が減り、システムの情報処理時間を短縮することが
できる。
号が発行されたことに基づいて、外部記憶装置としての
メモリ内の情報をキャッシュメモリへ転送するための経
路がキャッシュメモリと外部のメモリ間に形成され、マ
イクロコンピュータ内のＣＰＵの起動に先行させて外部
のメモリ内の情報がキャッシュメモリへロードされ、キ
ャッシュメモリの初期化が行われる。したがって、シス
テム起動直後からＣＰＵが外部のメモリをアクセスする
回数が減り、システムの情報処理時間を短縮することが
できる。
【００１３】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１４】図１は本発明によるキャッシュメモリの初
期化回路の一実施例を示すブロック図である。
期化回路の一実施例を示すブロック図である。
【００１５】マイクロコンピュータ１００は、１つの半
導体チップ上に実装されている。マイクロコンピュータ
１００はＣＰＵ１０１を主体に構成されている。このＣ
ＰＵ１０１と内部データバス１０２の間にはバッファ１
０３が挿入され、ＣＰＵ１０１と内部アドレスバス１０
４の間にはバッファ１０５が挿入されている。更に、バ
ッファ１０５には、逆方向に信号を通過させることがで
きるようにバッファ１０６が並列接続されている。
導体チップ上に実装されている。マイクロコンピュータ
１００はＣＰＵ１０１を主体に構成されている。このＣ
ＰＵ１０１と内部データバス１０２の間にはバッファ１
０３が挿入され、ＣＰＵ１０１と内部アドレスバス１０
４の間にはバッファ１０５が挿入されている。更に、バ
ッファ１０５には、逆方向に信号を通過させることがで
きるようにバッファ１０６が並列接続されている。
【００１６】また、内部アドレスバス１０２には、内部
アドレスバス１０７，１０８の各々が接続され、内部ア
ドレスバス１０７にはキャッシュメモリ１０９が接続さ
れている。更に、内部アドレスバス１０８とキャッシュ
メモリ１０９の間には、バッファ１１０が挿入され、同
様に内部データバス１０４とキャッシュメモリ１０９の
間にはバッファ１１１，１１２の各々が挿入されてい
る。
アドレスバス１０７，１０８の各々が接続され、内部ア
ドレスバス１０７にはキャッシュメモリ１０９が接続さ
れている。更に、内部アドレスバス１０８とキャッシュ
メモリ１０９の間には、バッファ１１０が挿入され、同
様に内部データバス１０４とキャッシュメモリ１０９の
間にはバッファ１１１，１１２の各々が挿入されてい
る。
【００１７】そして、キャッシュメモリ１０９には、シ
ステム起動信号線１１３が接続されている。このシステ
ム起動信号線１１３は、後記するバスマスタ１２１をシ
ステム起動時に動作させる為のシステム起動信号Ｓｒ
（主記憶装置側からのデータ転送の経路の確保を指示す
る為の指令となる）を乗せるために用いられる。また、
上記した各バッファは、ハイインピーダンス可能なバッ
ファである。
ステム起動信号線１１３が接続されている。このシステ
ム起動信号線１１３は、後記するバスマスタ１２１をシ
ステム起動時に動作させる為のシステム起動信号Ｓｒ
（主記憶装置側からのデータ転送の経路の確保を指示す
る為の指令となる）を乗せるために用いられる。また、
上記した各バッファは、ハイインピーダンス可能なバッ
ファである。
【００１８】更に、内部アドレスバス１０２及び内部デ
ータバス１０４には、外部記憶装置とのデータ授受を行
う為の入出力コントローラ１１４（入力手段）が接続さ
れ、この入出力コントローラ１１４には有意な情報を外
部からキャッシュメモリ１０９へ強制的に書き込ませる
為の回路を内蔵するバスコントローラ１１５が接続され
ている。このバスコントローラ１１５からは、バッファ
１０３，１０５，１０６，１１０，１１１，１１２の各
々に対して制御線が接続されている。また、バスコント
ローラ１１５には、システム起動信号線１１３、入出力
コントロール信号線１１６等が接続されている。
ータバス１０４には、外部記憶装置とのデータ授受を行
う為の入出力コントローラ１１４（入力手段）が接続さ
れ、この入出力コントローラ１１４には有意な情報を外
部からキャッシュメモリ１０９へ強制的に書き込ませる
為の回路を内蔵するバスコントローラ１１５が接続され
ている。このバスコントローラ１１５からは、バッファ
１０３，１０５，１０６，１１０，１１１，１１２の各
々に対して制御線が接続されている。また、バスコント
ローラ１１５には、システム起動信号線１１３、入出力
コントロール信号線１１６等が接続されている。
【００１９】また、入出力コントローラ１１４には、書
込信号線１１７、読出信号線１１８、アドレスバス１１
９及びデータバス１２０の各々が接続されている。この
内の書込信号線１１７及びアドレスバス１１９を介し、
キャッシュメモリの初期化を行う為のバスマスタ１２１
が接続されている。このバスマスタ１２１には、更にシ
ステム起動信号線１１３が接続されている。
込信号線１１７、読出信号線１１８、アドレスバス１１
９及びデータバス１２０の各々が接続されている。この
内の書込信号線１１７及びアドレスバス１１９を介し、
キャッシュメモリの初期化を行う為のバスマスタ１２１
が接続されている。このバスマスタ１２１には、更にシ
ステム起動信号線１１３が接続されている。
【００２０】バスマスタ１２１は、それ自身でバスを使
用する権利を持つデバイスであるが、これに代えてユー
ザシステム側のＤＭＡデバイス等を利用することもでき
る。初期化はシステム始動時の最初の１回のみであり、
この為にのみ専用のデバイスを設けるのは不経済でもあ
り、コストダウンを図るには有利となる。
用する権利を持つデバイスであるが、これに代えてユー
ザシステム側のＤＭＡデバイス等を利用することもでき
る。初期化はシステム始動時の最初の１回のみであり、
この為にのみ専用のデバイスを設けるのは不経済でもあ
り、コストダウンを図るには有利となる。
【００２１】データバス１２０には外部記憶装置として
の不揮発性のメモリ１２２（外部記憶手段）が接続され
ている。このメモリ１２２にはＥＰＲＯＭ等を用いるこ
とができ、少なくともキャッシュメモリ１０９と１対１
のメモリ容量を有し、システム起動直後に最初に実行さ
れるべき命令コード及びデータの他、このデータとペア
で扱われる格納アドレスが記憶されている。そして、こ
のメモリ１２２は、メモリアクセスアドレス線１２３及
びメモリリード信号線１２４の各々を介してバスマスタ
１２１に接続されている。
の不揮発性のメモリ１２２（外部記憶手段）が接続され
ている。このメモリ１２２にはＥＰＲＯＭ等を用いるこ
とができ、少なくともキャッシュメモリ１０９と１対１
のメモリ容量を有し、システム起動直後に最初に実行さ
れるべき命令コード及びデータの他、このデータとペア
で扱われる格納アドレスが記憶されている。そして、こ
のメモリ１２２は、メモリアクセスアドレス線１２３及
びメモリリード信号線１２４の各々を介してバスマスタ
１２１に接続されている。
【００２２】次に、以上の構成による実施例の動作につ
いて説明する。
いて説明する。
【００２３】まず、バスコントローラ１１５にシステム
起動信号線１１３を介してシステム起動信号Ｓｒが印加
されると、このシステム起動信号Ｓｒはバスコントロー
ラ１１５に入力される。バスコントローラ１１５は、バ
ッファ１０３，１０５，１０６，１１０，１１２の各々
の出力をハイインピーダンスにすると共に、バッファ１
１１，１２５が活性化するような制御信号を出力する。
起動信号線１１３を介してシステム起動信号Ｓｒが印加
されると、このシステム起動信号Ｓｒはバスコントロー
ラ１１５に入力される。バスコントローラ１１５は、バ
ッファ１０３，１０５，１０６，１１０，１１２の各々
の出力をハイインピーダンスにすると共に、バッファ１
１１，１２５が活性化するような制御信号を出力する。
【００２４】システム起動信号Ｓｒを受け付けたバスマ
スタ１２１は、メモリ１２２に対してメモリアクセスア
ドレス線１２３及びメモリリード信号線１２４の各々を
介してメモリアクセスアドレス及びメモリリード信号を
メモリ１２２に送出すると共に、マイクロコンピュータ
１００に対して書込信号線１１７及びアドレスバス１１
９の各々を介して書込信号及びアドレス信号を送出す
る。
スタ１２１は、メモリ１２２に対してメモリアクセスア
ドレス線１２３及びメモリリード信号線１２４の各々を
介してメモリアクセスアドレス及びメモリリード信号を
メモリ１２２に送出すると共に、マイクロコンピュータ
１００に対して書込信号線１１７及びアドレスバス１１
９の各々を介して書込信号及びアドレス信号を送出す
る。
【００２５】これにより、メモリ１２２から入出力コン
トローラ１１４に向けて有効なデータが読み出される。
この情報とはシステムの起動直後に実行されるべき命令
コード、データ及びその格納アドレスのことである。シ
ステム起動直後に実行されるべき命令コード、データ
は、入出力コントローラ１１４を通り抜け、内部データ
バス１０４に乗り、更にバッファ１１１を経由してキャ
ッシュメモリ１０９へ転送される。また、システム起動
直後に実行されるべき命令コード、データの格納アドレ
スは、入出力コントローラ１１４を通り抜け、内部デー
タバス１０４に乗り、更にバッファ１２５を経由してキ
ャッシュメモリ１０９へ転送される。
トローラ１１４に向けて有効なデータが読み出される。
この情報とはシステムの起動直後に実行されるべき命令
コード、データ及びその格納アドレスのことである。シ
ステム起動直後に実行されるべき命令コード、データ
は、入出力コントローラ１１４を通り抜け、内部データ
バス１０４に乗り、更にバッファ１１１を経由してキャ
ッシュメモリ１０９へ転送される。また、システム起動
直後に実行されるべき命令コード、データの格納アドレ
スは、入出力コントローラ１１４を通り抜け、内部デー
タバス１０４に乗り、更にバッファ１２５を経由してキ
ャッシュメモリ１０９へ転送される。
【００２６】上記手順によって、ＣＰＵ１０１がキャッ
シュメモリ１０９に対するアクセスを開始する前に、キ
ャッシュメモリ１０９の初期化を完了させことができ
る。
シュメモリ１０９に対するアクセスを開始する前に、キ
ャッシュメモリ１０９の初期化を完了させことができ
る。
【００２７】このとき、キャッシュメモリ１０９内のバ
リッドビットが全て有効（“１”）でないと、ＣＰＵ１
０１はメモリ１２２をアクセスしてしまうので、キャッ
シュメモリ１０９内のバリッドビットをシステム起動信
号線によって全て有効状態にセットする。この処理によ
りキャッシュメモリ１０９には、有効性を示すフラグが
セットされたことになり、ＣＰＵ１０１はキャッシュメ
モリ１０９を最初からアクセスできるようになる。
リッドビットが全て有効（“１”）でないと、ＣＰＵ１
０１はメモリ１２２をアクセスしてしまうので、キャッ
シュメモリ１０９内のバリッドビットをシステム起動信
号線によって全て有効状態にセットする。この処理によ
りキャッシュメモリ１０９には、有効性を示すフラグが
セットされたことになり、ＣＰＵ１０１はキャッシュメ
モリ１０９を最初からアクセスできるようになる。
【００２８】このように入出力コントローラ１１４で転
送経路を確保することにより、ＣＰＵ１０１の起動直後
からキャッシュメモリのヒット率が保証され、ＣＰＵ１
０１がメモリ１２２をアクセスする頻度が減り、バスサ
イクルの低減が可能になる。この結果、システム全体の
情報処理時間が短縮される。
送経路を確保することにより、ＣＰＵ１０１の起動直後
からキャッシュメモリのヒット率が保証され、ＣＰＵ１
０１がメモリ１２２をアクセスする頻度が減り、バスサ
イクルの低減が可能になる。この結果、システム全体の
情報処理時間が短縮される。
【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００３０】例えば、ＤＭＡデバイスにキャッシュアク
セス権を与え、システム起動直後に主記憶装置内のユー
ザプログラムの先頭部分の命令コードをキャッシュメモ
リへブロック転送するようにしてもよい。この場合、キ
ャッシュメモリはＤＭＡデバイスから与えられる命令コ
ードを記憶すると同時に、それに伴うアドレスタグも記
憶可能な構成にしておくものとする。
セス権を与え、システム起動直後に主記憶装置内のユー
ザプログラムの先頭部分の命令コードをキャッシュメモ
リへブロック転送するようにしてもよい。この場合、キ
ャッシュメモリはＤＭＡデバイスから与えられる命令コ
ードを記憶すると同時に、それに伴うアドレスタグも記
憶可能な構成にしておくものとする。
【００３１】また、前記実施例においては、入出力コン
トローラ１１４をマイクロコンピュータ１００に内蔵す
る構成にしたが、マイクロコンピュータ１００から分離
してシステムボード上に設置した一体化構成であっても
よい。
トローラ１１４をマイクロコンピュータ１００に内蔵す
る構成にしたが、マイクロコンピュータ１００から分離
してシステムボード上に設置した一体化構成であっても
よい。
【００３２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３３】すなわち、キャッシュメモリを内蔵したマ
イクロコンピュータであって、このマイクロコンピュー
タを用いたシステムの起動直後に実行されるべき命令コ
ード、データ及びその格納アドレス等の情報を記憶する
外部記憶手段と、この外部記憶手段に格納された前記情
報を前記キャッシュメモリへ転送する為のルートを形成
する入力手段と、この入力手段を介して前記キャッシュ
メモリへ前記情報をロードさせるバスマスタとを設ける
ようにしたので、システム起動直後からＣＰＵが外部の
メモリをアクセスする回数が減り、システムの情報処理
時間を短縮することができる。
イクロコンピュータであって、このマイクロコンピュー
タを用いたシステムの起動直後に実行されるべき命令コ
ード、データ及びその格納アドレス等の情報を記憶する
外部記憶手段と、この外部記憶手段に格納された前記情
報を前記キャッシュメモリへ転送する為のルートを形成
する入力手段と、この入力手段を介して前記キャッシュ
メモリへ前記情報をロードさせるバスマスタとを設ける
ようにしたので、システム起動直後からＣＰＵが外部の
メモリをアクセスする回数が減り、システムの情報処理
時間を短縮することができる。
【図１】本発明によるキャッシュメモリの初期化回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
１００ マイクロコンピュータ １０１ ＣＰＵ １０２ 内部アドレスバス １０３ バッファ １０４ 内部データバス １０５ バッファ １０６ バッファ １０７ 内部アドレスバス １０８ 内部アドレスバス １０９ キャッシュメモリ １１０ バッファ １１１ バッファ １１２ バッファ １１３ システム起動信号線 １１４ 入出力コントローラ １１５ バスコントローラ １１６ 入出力コントロール信号線 １１７ 書込信号線 １１８ 読出信号線 １１９ アドレスバス １２０ データバス １２１ バスマスタ １２２ メモリ １２３ メモリアクセスアドレス線 １２４ メモリリード信号線 １２５ バッファ
Claims (4)
- 【請求項１】 キャッシュメモリを内蔵したマイクロコ
ンピュータであって、このマイクロコンピュータを用い
たシステムの起動直後に実行されるべき命令コード、デ
ータ及びその格納アドレス等の情報を記憶する外部記憶
手段と、この外部記憶手段に格納された前記情報を前記
キャッシュメモリへ転送する為のルートを形成する入力
手段と、この入力手段を介して前記キャッシュメモリへ
前記情報をロードさせるバスマスタとを具備することを
特徴とするキャッシュメモリの初期化回路。 - 【請求項２】 前記マイクロコンピュータ内のＣＰＵの
リード動作に先行させて前記キャッシュメモリを初期化
する制御手段を備えることを特徴とする請求項１記載の
キャッシュメモリの初期化回路。 - 【請求項３】 前記入力手段を前記マイクロコンピュー
タに内蔵または一体化させることを特徴とする請求項１
記載のキャッシュメモリの初期化回路。 - 【請求項４】 前記バスマスタに代えてＤＭＡデバイス
を用いることを特徴とする請求項１記載のキャッシュメ
モリの初期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338236A JPH07200526A (ja) | 1993-12-28 | 1993-12-28 | キャッシュメモリの初期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5338236A JPH07200526A (ja) | 1993-12-28 | 1993-12-28 | キャッシュメモリの初期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200526A true JPH07200526A (ja) | 1995-08-04 |
Family
ID=18316214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338236A Withdrawn JPH07200526A (ja) | 1993-12-28 | 1993-12-28 | キャッシュメモリの初期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6874083B2 (en) * | 2000-12-22 | 2005-03-29 | Intel Corporation | Method and apparatus to ensure proper voltage and frequency configuration signals are defined before applying power to processor |
-
1993
- 1993-12-28 JP JP5338236A patent/JPH07200526A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6874083B2 (en) * | 2000-12-22 | 2005-03-29 | Intel Corporation | Method and apparatus to ensure proper voltage and frequency configuration signals are defined before applying power to processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |