JPH07200537A

JPH07200537A - 多項式計算装置

Info

Publication number: JPH07200537A
Application number: JP1214294A
Authority: JP
Inventors: Osamu Fujita; 修藤田; Kuniharu Uchimura; 国治内村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1994-01-07
Filing date: 1994-01-07
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】入力数値データの多項式を計算する演算装置
のうち、入力数値データの値の範囲を複数の区間に分割
し、各区間毎に異なる係数を対応させて計算する区分多
項式計算装置において、入力数値データに対する区分多
項式の近似精度と係数の記憶効率とをともに満足させる
とともに、係数の読み出し時間を短くすることができる
多項式計算装置を提供することを目的とするものであ
る。【構成】各区間毎に、入力数値データに関する境界値
データを記憶し、入力数値データと各境界値データとの
大小比較を並列に実行することによって、入力数値デー
タが属する区間に対応する記憶番地を出力し、この出力
された記憶番地を制御信号として、入力数値データが属
する区間に対応する係数を選択的に出力し、この出力さ
れた係数と入力数値データとを入力して多項式の演算処
理を行うものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力数値データに対す
る区分多項式を計算する装置に関するものである。

【０００２】

【従来の技術】図１１は、区分多項式の区間分割に関す
る説明図である。

【０００３】数値データＸに対する関数ｇ（Ｘ）の近似
値を計算する方法の１つとして、図１１（１）に示すよ
うに、数値データＸの定義域を複数の区間Ｉ₀ 、Ｉ₁ 、
Ｉ₂、…、Ｉ_n に分割し、区間Ｉ_i において、数値デー
タＸに関するたとえば３次の区分多項式ｆ（Ｘ）＝ａ_i0
＋Ｘ・（ａ_i1＋Ｘ・（ａ_i2＋Ｘ・ａ_i3））を近似式とし
て計算することによって、数値データＸに対する関数ｇ
（Ｘ）の近似値を計算する手法が知られている。

【０００４】図１２は、汎用計算機を使用した従来の多
項式計算装置を示すブロック図である。

【０００５】一般には、上記係数ａ_ijの値は、各区間Ｉ
₀ 、Ｉ₁ 、Ｉ₂ 、…、Ｉ_n で異なっており、上記手法を
実行する場合には、図１２に示すように、各区間Ｉ₀ 、
Ｉ₁、Ｉ₂ 、…、Ｉ_n の境界値データＹ₀ 、Ｙ₁ 、…、
Ｙ_n を境界値データ記憶装置１００に記憶し、この場
合、各区間Ｉ₀ 、Ｉ₁ 、Ｉ₂ 、…、Ｉ_n 毎に異なる係数
ａ_ijを記憶し、汎用演算処理装置１１０が境界値データ
Ｙ₀ 、Ｙ₁ 、…、Ｙ_n を１つづつ読み出し、この読み出
しの都度、数値データＸと大小比較することによって、
数値データＸが属する区間Ｉ_i を決定する。そして、こ
の決定された区間Ｉ_i に対応する係数ａ_ijを係数記憶装
置１４０から読み出し、多項式の計算処理を実行する。

【０００６】したがって、上記従来例においては、数値
データＸが属する区間を検索する時間が長くなり、全体
の処理時間も長くなるという問題がある。

【０００７】図１３は、従来の別の多項式計算装置を示
すブロック図である。

【０００８】この従来例は、各区間を等間隔に設定する
ことによって、数値データＸと読み出された境界値デー
タＹ₀ 、Ｙ₁ 、…、Ｙ_n との間で行う逐次的な大小比較
を省略し、これによって、多項式計算装置における全体
の処理時間を短縮するようにしたものである。

【０００９】つまり、図１３に示す従来例において、係
数記憶装置１４１は、アドレス入力として、係数ａ_ij中
のｉを選択するために、入力数値データＸを示すビット
列の一部を入力し、係数ａ_ij中のｊを選択するために、
制御信号ＳＥ_j を入力する。すなわち、入力数値データ
Ｘの上位ビット列の値を区間Ｉ_i に対応させることによ
って、入力数値データＸを入力すると即座に、入力数値
データＸが属する区間Ｉ_i に対応する係数ａ_ijを選択的
に出力する。積和演算装置１２０は、係数記憶装置１４
１が出力する係数ａ_ijと入力数値データＸとに基づい
て、多項式の演算処理を行い、多項式の値を出力する。

【００１０】

【発明が解決しようとする課題】図１３に示す従来例に
おいては、たとえば固定小数点の入力数値データＸの上
位４ビットをアドレスとしたとき、２⁴ 個の各区間Ｉ
₀ 、Ｉ₁ 、Ｉ₂ 、…Ｉ₁₅は互いに等間隔であるので、同
じ次数の多項式で関数ｇ（Ｘ）の近似を行うと、図１１
（１）に示すように、関数ｇ（Ｘ）の形状が複雑に変化
する部分（区間Ｉ₅〜Ｉ₇ ）においては、近似精度が悪
くなり、緩やかに変化する部分（区間Ｉ₉ 〜Ｉ₁₅）にお
いては、近似精度が良くなるものの、各区間でほとんど
同じ係数を記憶することになり、記憶領域を無駄に消費
する。

【００１１】つまり、図１３に示す従来例においては、
関数ｇ（Ｘ）の形状が複雑に変化する部分では、近似精
度が不十分になり、その形状が緩やかに変化する部分で
は、必要以上の記憶領域を費やし、係数の記憶効率が悪
くなるという問題がある。

【００１２】本発明は、入力数値データに対する区分多
項式の近似精度と係数の記憶効率とをともに満足させる
とともに、係数の読み出し時間を短くすることができる
多項式計算装置を提供することを目的とするものであ
る。

【００１３】

【課題を解決するための手段】本発明は、入力数値デー
タの多項式を計算する演算装置のうち、入力数値データ
の値の範囲を複数の区間に分割し、各区間毎に異なる係
数を対応させて計算する区分多項式計算装置において、
各区間毎に、入力数値データに関する境界値データを記
憶し、入力数値データと各境界値データとの大小比較を
並列に実行することによって、入力数値データが属する
区間に対応する記憶番地を出力し、この出力された記憶
番地を制御信号として、入力数値データが属する区間に
対応する係数を選択的に出力し、この出力された係数と
入力数値データとを入力して多項式の演算処理を行い、
多項式の値を出力するものである。

【００１４】

【作用】本発明は、各区間毎に、入力数値データに関す
る境界値データを記憶し、入力数値データと各境界値デ
ータとの大小比較を並列に実行することによって、入力
数値データが属する区間に対応する記憶番地を出力し、
この出力された記憶番地を制御信号として、入力数値デ
ータが属する区間に対応する係数を選択的に出力するの
で、係数の読み出し時間を短くすることができ、また、
入力数値データによって形成される形状が急激に変化す
る部分で上記区間を短く設定することによって、入力数
値データに対する区分多項式の近似精度を満足させるこ
とができ、入力数値データによって形成される形状が緩
やかに変化する部分で上記区間を長く設定することによ
って、係数の記憶効率を満足させることができる。

【００１５】

【実施例】図１は、本発明の第１実施例である多項式計
算装置１の基本構成を示す図である。

【００１６】この多項式計算装置１は、入力数値データ
の多項式を計算する演算装置のうち、入力数値データの
値の範囲を複数の区間に分割し、各区間毎に異なる係数
を対応させて計算する区分多項式計算装置であり、基本
的には、図１３に示す従来例に、入力区間検索装置３０
を付加したものである。

【００１７】入力区間検索装置３０は、各区間毎に、入
力数値データに関する境界値データを記憶し、入力数値
データと各境界値データとの大小比較を並列に実行する
ことによって、入力数値データが属する区間に対応する
記憶番地を出力する装置である。

【００１８】つまり、入力区間検索装置３０は、任意間
隔の各区間の各境界値データＹ₀ 、Ｙ₁ 、…、Ｙ_n を予
め記憶し、入力数値データＸと各境界値データＹ₀ 、Ｙ
₁ 、…、Ｙ_n との大小比較を並列に行い、その大小比較
の結果に基づいて、入力数値データＸが属する区間Ｉ_i
（Ｙ_i+1 ＞Ｘ≧Ｙ_i ）に対応する記憶番地ｉの選択信号
を即座に出力するものである。

【００１９】係数記憶装置４０は、入力区間検索装置３
０が出力する記憶番地を制御信号として、入力数値デー
タＸが属する区間に対応する係数を選択的に出力する装
置である。

【００２０】積和演算装置２０は、係数記憶装置４０が
出力する係数と入力数値データＸとを入力し、多項式の
演算処理を行い、多項式の値を出力するものである。

【００２１】図２は、多項式計算装置１をより具体的に
示すブロック図である。

【００２２】入力区間検索装置３０は、境界値データ比
較回路３１と、記憶番地選択制御回路３２とを有する。

【００２３】境界値データ比較回路３１は、各区間の入
力数値データＸに関する境界値データＹ₀ 、Ｙ₁ 、…、
Ｙ_n を予め記憶し、入力数値データＸを入力し、入力数
値データＸと各境界値データＹ₀ 、Ｙ₁ 、…、Ｙ_n との
大小比較を同時に並列的に行う回路である。

【００２４】記憶番地選択制御回路３２は、境界値デー
タ比較回路３１が出力した大小比較結果に基づいて、入
力数値データＸが属する区間Ｉ_i に対応する記憶番地ｉ
を出力する回路である。

【００２５】図３は、上記実施例における入力区間検索
装置３０の具体的な回路例を示す図である。

【００２６】境界値データ比較回路３１は、各境界値デ
ータＹ₀ 、Ｙ₁ 、…、Ｙ_n を記憶するとともに、入力数
値データＸと各境界値データＹ₀ 、Ｙ₁ 、…、Ｙ_n との
大小比較を実行する（ｎ＋１）個のワードセルＷ₀ 、Ｗ
₁ 、…、Ｗ_n を有する。この場合、境界値データＹ₀ 、
Ｙ₁ 、…、Ｙ_n は、入力数値データＸの入力ラインを介
して、それぞれワードセルＷ₀ 、Ｗ₁ 、…、Ｗ_n に順
次、入力され、記憶される。

【００２７】各ワードセルＷ₀ 、Ｗ₁ 、…、Ｗ_n のそれ
ぞれは、複数のビットセル３４を有する。ビットセル３
４は、入力数値データＸのＭＳＢ（最上位ビット）から
ＬＳＢ（最下位ビット）までの各ビットｘ_MSB 、…、ｘ
_k 、…、ｘ_LSB に対応して、境界値データＹ_i の各ビッ
トｙ_iMSB、…ｙ_ik、…ｙ_iLSBを予め記憶するとともに、
ビットｙ_iMSB、…ｙ_ik、…ｙ_iLSBとビットｘ_MSB 、…、
ｘ_k 、…、ｘ_LSB とを同じ桁で大小比較し、大小比較結
果信号を出力するものであり、具体的には、境界値デー
タＹ_i が入力数値データＸよりも大きいときに１である
大小比較結果信号を出力するものである（他の回路の論
理を逆にすれば、境界値データＹ_i が入力数値データＸ
よりも大きいときに０である大小比較結果信号を出力す
るようにしてもよい）。

【００２８】記憶番地選択制御回路３２は、入力区間判
別回路З５と、プリセット制御回路３６とを有する。

【００２９】入力区間判別回路３５は、境界値データ比
較回路３１が出力する大小比較結果信号に基づいて、入
力数値データＸが含まれる区間を判別し、この判別され
た区間に対応する記憶番地を選択する選択信号を出力す
る回路である。

【００３０】プリセット制御回路３６は、入力区間Ｉ_i
の境界値データＹ_i と係数ａ_ijとを記憶番地ｉに書き込
むための記憶番地選択信号ＳＥ_i 、ＰＳ_i を制御する回
路である。

【００３１】図４は、上記実施例におけるビツトセル３
４の内部の回路の一例を示す図である。

【００３２】ビツトセル３４は、Ｄ−ＦＦ７１と、ＥＸ
−ＯＲ７２と、ＭＵＸ７Зとを有する。

【００３３】Ｄ−ＦＦ７１は、入力数値データＸの入力
ラインを介して境界値データＹ_i の第ｋビットｙ_ikを入
力し、これを記憶するＤフリップフロップであり、その
入力端子Ｄは、境界値データＹ_i の第ｋビットＹ_ikを入
力する端子であり、その入力端子ＣＫは、データを書き
込む入力制御端子であり、後述するプリセツト制御回路
З６から制御信号ＰＳ_i を入力する端子であり、その出
力端子は、ビットｙ_ikを出力する端子である。

【００３４】ＥＸ−ＯＲ７２は、Ｄ−ＦＦ７１の出力デ
ータｙ_ikと入力数値データＸの第ｋビットｘ_k との不一
致を検出する排他的論理和ゲートである。

【００３５】ＭＵＸ７３は、２入力マルチプレクサで構
成され、ＥＸ−ＯＲ７２の出力端子は、ＭＵＸ７３の選
択信号入力端子ＳＥに接続されている。そして、ＭＵＸ
７Зは、選択信号入力端子ＳＥに０が入力されたときに
（ＳＥ＝０であるときに）、入力端子Ｄ０の信号を選択
し、出力し（Ｚ＝Ｄ０となり）、選択信号入力端子ＳＥ
に１が入力されたときに（ＳＥ＝１であるときに）、入
力端子Ｄ１の信号を選択し、出力する（Ｚ＝Ｄ１とな
る）ものである。また、ＭＵＸ７Зの入力端子Ｄ０に
は、信号ＣＩ_ikが入力されており、この信号ＣＩ_ikは、
１つだけ下位ビツトのビットセル３４の出力信号ＣＯ
_i(k-1)であり、ＭＵＸ７Зの入力端子Ｄ１には、Ｄ−Ｆ
Ｆ７１の出力信号ｙ_ikが入力されている。

【００３６】次に、上記実施例における入力区間検索装
置３０の動作について説明する。

【００３７】まず、入力数値データＸの第ｋビットｘ_k
とＤ−ＦＦ７１が記憶しているビットｙ_ikとが一致しな
い場合（ｘ_k ≠ｙ_ik）、ＥＸ−ＯＲ７２が１を出力する
ので、ＭＵＸ７３の出力端子Ｚからはビットｙ_ikが出力
される（Ｚ＝ｙ_ikとなる）。一方、入力数値データＸの
第ｋビットｘ_k とＤ−ＦＦ７１が記憶しているビットｙ
_ikとが一致する場合（ｘ_k ＝ｙ_ik）、ＥＸ−ＯＲ７２が
０を出力するので、ＭＵＸ７３の出力端子Ｚからは、１
つだけ下位ビットのビットセルの出力信号ＣＯ_i(k-1)が
出力される（Ｚ＝ＣＯ_i(k-1)となる）。

【００３８】すなわち、入力数値データＸの第ｋビツト
ｘ_k と記憶データｙ_ikとを比ベた場合、ｘ_k ＝１＞ｙ_ik
＝０であるときにはＭＵＸ７３が０を出力し（Ｚ＝０に
なり）、ｘ_ik＝０＜ｙ_ik＝１であるときにはＭＵＸ７３
が１を出力し（Ｚ＝１になり）、ｘ_k ＝ｙ_ikであるとき
には、ＭＵＸ７３の出力信号は、１つだけ下位ビットの
大小比較結果に従うことになる。

【００３９】したがって、入力数値データＸの第ｋビツ
トｘ_k と記憶データｙ_ikとが一致しない（ｘ_k ≠ｙ_ik）
桁のうちで、最も大きな桁における大小比較結果が、Ｍ
ＳＢのビットセルの出力信号ＣＯ_iMSBに現れる。この出
力信号ＣＯ_iMSBは、まさに、入力数値データＸと記憶デ
ータｙ_i との大小比較結果そのものを示している。そし
て、入力数値データＸが境界値データＹ_i よりも大きい
（Ｘ＞Ｙ_i ）ときに、出力信号ＣＯ_iMSBが０（ＣＯ_iMSB
＝０）であり、入力数値データＸが境界値データＹ_i よ
りも小さい（Ｘ＜Ｙ_i ）ときに、出力信号ＣＯ_iMSBが１
（ＣＯ_iMSB＝１）になる。

【００４０】また、入力数値データＸと境界値データＹ
_i とが等しい（Ｘ＝Ｙ_i ）ときには、ＭＳＢから１つだ
け下位ビットの大小比較結果に従う（ＣＯ_iMSB＝ＣＩ
_iMSB）ので、入力信号ＣＩ_iLSBを０に設定すれば、入力
数値データＸが境界値データＹ_i 以上である（Ｘ≧Ｙ
_i ）という条件のもとでは、出力信号ＣＯ_iMSBが０（Ｃ
Ｏ_iMSB＝０）になる。

【００４１】次に、境界値データＹ_i をワードセルＷ_i
に記憶させる動作について説明する。

【００４２】まず、入力数値データＸの各入力ライン
（各ビットセル３４のＤ−ＦＦ７１の入力端子Ｄに接続
されているライン）に境界値データＹ_i をセツトした
後、プリセット制御回路３６によって、記憶番地選択制
御信号ＳＥｉで番地ｉを指定してから、アドレスデコー
ダ３７の入力端子ＷＥに書き込み制御パルスを加える。
これによって、アドレスデコーダ３７の出力端子ＰＳｉ
にのみ、書き込み信号が発生し、境界値データＹ_i の第
ｋビツトｙ_ikが、ワードセルＷ_i の第ｋビット用ビット
セル３４内のＤ−ＦＦ７１に記憶される。

【００４３】そして、境界値データＹ_i がＹ_i ＞Ｙ_i-1
となるように、順序よく並ベて記憶させておく。これに
よって、ワードセルＷ₀ 、Ｗ₁ 、…、Ｗ_n のうちで、Ｘ
≧Ｙ_i の条件を満たすワードセルは、全て互いに隣合う
ように位置し、出力信号ＣＯ_iMSBが０になり（ＣＯ_iMSB
＝０）、一方、Ｘ＜Ｙ_i'の条件を満たすワードセルＷ_i'
も、全て互いに隣合うように位置し、出力信号ＣＯ
_i'MSB が１になる（ＣＯ_i'MSB ＝１）。そして、Ｙ_i+1
＞Ｘ≧Ｙ_i という条件を満たして隣合うワードセルＷ
_i+1 とＷ_i との組合せのみについて、その出力信号ＣＯ
_(i+1)MSBとＣＯ_iMSBとが互いに異なり、つまり、出力信
号ＣＯ_(i+1)MSBが１になり、かつ出力信号ＣＯ_iMSBが０
になる（ＣＯ_(i+1)MSB＝１かつＣＯ_iMSB＝０になる）。

【００４４】入力区間判別回路３５は、ＣＯ_(i+1)MSB＝
１かつＣＯ_iMSB＝０という条件を満たすワードセルＷ_i
を論理ゲート回路によって検出し、Ｙ_i+1 ＞Ｘ≧Ｙ_i と
いう条件を満たす記憶番地ｉに対応するＮＡＮＤゲート
（入力区間判別回路３５に設けられているＮＡＮＤゲー
ト）のみが１を出力する。この出力信号は、プリセット
制御回路３６を経由して記憶番地選択制御回路３２の出
力信号となり、係数記憶装置４０に記憶されている係数
ａ_ijの記憶番地ｉを指定するアドレス入力として用いら
れる。

【００４５】なお、プリセット制御回路３６では、２入
力マルチプレクサＭＵＸ３８によって、ａ_ijのデータを
プリセツトするために記憶番地ｉを選択する信号を出力
するときには、制御入力信号ＰＲＥを用いることによっ
て、入力端子Ｄ１に印加されている信号がその出力端子
Ｚから出力されるように（Ｚ＝Ｄ１を選択するように）
しておき、一方、入力区間判別回路３５の出力信号に基
づいてａ_ijのデータを読み出すときは、入力端子Ｄ０に
印加されている信号がその出力端子Ｚから出力されるよ
うに（Ｚ＝Ｄ０を選択するように）してある。

【００４６】上記実施例において、入力区間検索装置３
０は、入力数値データＸが属する区間Ｙ_i+1 ＞Ｘ≧Ｙ_i
に対応して、記憶番地ｉを出力する（ＳＥｉを１にす
る）。そして、係数記憶装置４０に記憶されているａ_ij
のｉ番地を指定する制御信号として、出力された記憶番
地ｉを使用するので、入力数値データＸを入力した後、
係数記憶装置４０からａ_ijの値を、直ちに読み出すこと
ができる。

【００４７】ところで、係数記憶装置４０は、係数ａ_ij
を記憶するメモリアレイであり、係数ａ_ijの記憶番地ｊ
を選択する制御信号ＳＥ_j と、ｉを指定する入力区間検
索装置３０からのｉ番地指定の制御信号とを入力するも
のである。ｊの選択信号を順番に３、２、ｌ、０と指定
することによって、係数ａ_i3、ａ_i2、ａ_i1、ａ_i0が順
次、出力される。

【００４８】また、積和演算装置２０は、図２に示すよ
うに、入力レジスタ２１と、乗算器２２と、乗算出力レ
ジスタ２３と、加算器２４と、加算出力レジスタ２５と
で構成されている。

【００４９】入力レジスタ２１は、入力数値データＸを
一時的に記憶するものであり、乗算器２２は、入力数値
データＸと加算出力レジスタ２５の出力信号とを乗算す
るものであり、乗算出力レジスタ２３は、乗算器２２の
出力信号を一時的に記憶するものである。加算器２４
は、入力した係数ａ_ijと乗算出力レジスタ２３の出力と
を加算するものであり、加算出力レジスタ２５は、加算
器２４の出力信号を一時的に記憶するものである。

【００５０】次に、上記実施例における積和演算装置２
０の動作について説明する。

【００５１】図５は、上記実施例における積和演算装置
２０の動作を示すタイムチャートである。

【００５２】クロツクφ１、φ２は、多項式計算装置１
の全体を同期的に動作させるクロツクであり、クロック
φ１に対してクロックφ２を半周期遅らせてある。ま
た、リセット期間のみ、制御パルス用のＳｅｔ信号とＣ
ｌｅａｒ信号とを加えるようにしてある。

【００５３】まず、入力数値データＸを設定した後、Ｓ
ｅｔ信号によって入力レジスタ２１に入力数値データＸ
を保持し、Ｃｌｅａｒ信号によって乗算出力レジスタ２
３の数値を０にする。また、リセット期間におけるクロ
ツクφ１の立ち上がりに同期して、係数記憶装置４０内
のメモリアレイの選択信号入力端子ＳＥ_j に３を設定す
る。これによって、係数記憶装置４０が入力数値データ
Ｘの値に対応して、係数ａ_i3を出力し、乗算出力レジス
タ２３が出力する数値０と係数ａ_i3とを加算器２４が加
算する。その後、クロックφ２の立ち上がりに同期し
て、加算出力レジスタ２５が係数ａ_i3を保持する。これ
に続いて、入力レジスタ２１に保持されている入力数値
データＸの値と加算出力レジスタ２５に保持されている
係数ａ_i3とを、乗算器２２が乗算する。

【００５４】そして、クロックφ１の立ち上がりに同期
して、乗算出力レジスタ２３が積Ｘ・ａ_i3を保持し、同
時に、係数記憶装置４０内のメモリアレイの選択信号入
力端子ＳＥ_j に２を設定し、係数記憶装置４０が係数ａ
_i2を出力し、乗算出力レジスタ２３の数値Ｘ・ａ_i3と係
数ａ_i2とを加算器２４が加算する。その後、クロックφ
２の立ち上がりに同期して、加算出力レジスタ２５が
（ａ_i2＋Ｘ・ａ_i3）を保持する。これ以降、上記と同様
にして、次のクロックφ２の立ち上がりで、加算出力レ
ジスタ２５が（ａ_i1＋Ｘ・（ａ_i2＋Ｘ・ａ_i3））を保持
し、次のクロックφ２の立ち上がりで、最終計算結果ｆ
（Ｘ）＝ａ_i0＋Ｘ・（ａ_i1＋Ｘ・（ａ_i2＋Ｘ・ａ_i3））
が、積和演算装置２０から出力される。

【００５５】従来例においては、数値データが属する区
間を任意にとると、係数の読み出しに時間がかかり、一
方、即時読み出しを実現するために区間を等間隔に区切
ると、係数の記憶効率が悪くなるが、上記実施例である
多項式計算装置１においては、各区間毎に、入力数値デ
ータＸに関する境界値データを記憶し、入力数値データ
Ｘと各境界値データとの大小比較を並列に実行すること
によって、入力数値データＸが属する区間に対応する記
憶番地を出力し、この出力された記憶番地を制御信号と
して、入力数値データＸが属する区間に対応する係数ａ
_ijを選択的に出力するので、係数ａ_ijの読み出しを即座
に実行することができ、また、入力数値データＸによっ
て形成される形状が急激に変化する部分で上記区間を短
く設定することによって、入力数値データＸに対する区
分多項式の近似精度を満足させることができ、入力数値
データＸによって形成される形状が緩やかに変化する部
分で上記区間を長く設定することによって、係数ａ_ijの
記憶効率を満足させることができる。

【００５６】また、上記実施例において、近似精度を全
区間で一定に揃えることによって、係数ａ_ijの記憶領域
を必要最小限に抑えることもできる。

【００５７】図６は、本発明の第２実施例である多項式
計算装置２の基本構成を示す図である。

【００５８】多項式計算装置２は、基本的には、多項式
計算装置１における入力区間検索装置３０の代わりに入
力区間検索装置５０を設け、入力数値差分装置６０を付
加したものである。

【００５９】入力区間検索装置５０は、任意間隔の区間
の境界値データＹ₀ 、Ｙ₁ 、…、Ｙ_n を記憶し、入力数
値データＸと各境界値データＹ₀ 、Ｙ₁ 、…、Ｙ_n との
大小比較を並列に行い、その結果に基づいて、入力数値
データＸが属する区間Ｉ_i に対応する記憶番地ｉの選択
信号を即座に出力するとともに、区間Ｉ_i の境界値デー
タＹ_i を出力するものである。また、入力区間検索装置
５０は、境界値比較回路５１と、記憶番地選択制御回路
５２とを有する。

【００６０】境界値比較回路５１は、各区間の入力数値
データＸに関する境界値データを記憶する回路であり、
入力数値データＸが入力されると、入力数値データＸと
各境界値データとの大小比較を同時に並列的に行う回路
である。記憶番地選択制御回路５２は、境界値比較回路
５１が出力する大小比較結果に基づいて、入力数値デー
タＸが属する区間Ｉ_i に対応する記憶番地ｉと、区間Ｉ
_i の境界値データＹ_iとを出力する回路である。

【００６１】入力数値差分装置６０は、入力数値データ
Ｘが属する区間の境界値データＹ_iを入力区間検索装置
５０から入力し、入力数値データＸと上記境界値データ
Ｙ_iとの差分Ｘ−Ｙ_i を出力するものである。

【００６２】係数記憶装置４０ａは、メモリアレイで構
成され、係数を記憶するものであり、この記憶する係数
は、ｆ（Ｘ）＝ａ_i0＋Ｘ・（ａ_i1＋Ｘ・（ａ_i2＋Ｘ・ａ
_i3））＝ｂ_i0＋（Ｘ−Ｙ_i ）・（ｂ_i1＋（Ｘ−Ｙ_i ）・
（ｂ_i2＋（Ｘ−Ｙ_i ）・ｂ_i3））を満たすｂ_ijである。

【００６３】積和演算装置２０ａは、係数記憶装置４０
ａが出力した係数ｂ_ijと、入力数値差分装置６０が出力
した差分とを入力し、多項式の演算処理を行い、多項式
の値を出力するものである。

【００６４】図７は、多項式計算装置２を、より具体的
に示すブロック図である。

【００６５】積和演算装置２０ａは、基本的には、積和
演算装置２０と回路構成が同じであり、入力レジスタ２
１の代わりに入力レジスタ２１ａが設けられている。す
なわち、積和演算装置２０が入力数値データＸを入力す
る代わりに、積和演算装置２０ａでは入力数値差分装置
６０が出力する差分を入力し、入力数値差分装置６０が
出力する差分を、レジスタ２１ａが入力する。

【００６６】入力区間検索装置５０は、基本的には、入
力区間検索装置３０と同じであるが、係数ａ_ijの代わり
に係数ｂ_ijを記憶することが入力区間検索装置３０とは
異なる。

【００６７】入力区間検索装置５０が記憶番地ｉを出力
する動作、係数記憶装置４０ａから係数ｂ_ijを読み出す
動作、その後に積和演算装置２０ａが実行する多項式の
計算動作は、多項式計算装置１において、入力区間検索
装置３０が記憶番地ｉを出力する動作、係数記憶装置４
０から係数ａ_ijを読み出す動作、その後に積和演算装置
２０が実行する多項式の計算動作とそれぞれ同様であ
る。したがって、以下においては、入力区間検索装置５
０が境界値データＹ_i を出力する動作、入力数値差分装
置６０が差分Ｘ−Ｙ_i を出力する動作についてのみ説明
する。

【００６８】図８は、多項式計算装置２における入力区
間検索装置５０の具体的な回路構成例を示す図である。

【００６９】入力区間検索装置５０は、境界値比較回路
５１と、記憶番地選択制御回路５２と、プリセット制御
回路５６とで構成されている。境界値比較回路５１は、
ワードセルＷ₅₀、Ｗ₅₁、…、Ｗ_5nで構成され、各ワード
セルＷ₅₀、Ｗ₅₁、…、Ｗ_5nは、複数のビットセル５４で
構成されている。記憶番地選択制御回路５２は、入力区
間判別回路５５とプリセット制御回路５６とで構成さ
れ、プリセット制御回路５６は、アドレスデコーダ５７
とＭＵＸ５８とで構成されている。

【００７０】図９は、ワードセルＷ₅₀、Ｗ₅₁、…、Ｗ_5n
に設けられているビツトセル５４の具体的な回路構成例
を示す図である。

【００７１】ビットセル５４は、Ｄ−ＦＦ７１と同様の
Ｄ−ＦＦ８１と、ＥＸ−ＯＲ７２と同様のＥＸ−ＯＲ８
２と、ＭＵＸ７Зと同様のＭＵＸ８３と、境界値データ
Ｙ_iを読み出すＴＲ−Ｂ８４とを有する。つまり、ビッ
トセル５４は、ビットセル３４にＴＲ−Ｂ８４を付加し
たものであり、ＴＲ−Ｂ８４を設けた点を除けば、ワー
ドセルＷ₅₀、Ｗ₅₁、…、Ｗ_5nのそれぞれは、ワードセル
Ｗ₀ 、Ｗ₁ 、…、Ｗ_nと同じである。

【００７２】ＴＲＩ−Ｂ８４は、３ステートバッファで
あり、信号ＲＹ_i によつて入力端子Ｒに１が入力された
ときにのみ、ビットｙ_ikを出力し、それ以外のときには
ハイインピーダンス状態となるものである。また、ＴＲ
Ｉ−Ｂ８４のｙ_ikの出力端子は、境界値データＹの第ｋ
ビットｙ_k の出力ラインに接続されている。つまり、入
力区間判別回路５５が出力する記憶番地ｉの選択信号に
基づいて、ワードセルＷ_5iを選択する信号ＲＹ_i が、ワ
ードセルＷ_5iの各ビットセル５４の入力端子Ｒに入力さ
れる。

【００７３】したがつて、入力区間検索装置５０は、入
力値数値データＸに対して境界値データＹ_i+1 、Ｙ_i
が、Ｙ_i+1 ＞Ｘ≧Ｙ_i であるという条件を満たす場合、
記憶番地ｉの境界値データＹ_i のみを選択的に出力する
（つまり、信号ＳＥ_i のみが１になる）。

【００７４】図１０は、多項式計算装置２における入力
数値差分装置６０の具体的な回路構成例を示す図であ
る。

【００７５】入力数値差分装置６０は、減算器６１で構
成され、Ｘ−Ｙ_i の減算を実行して差分Ｘ−Ｙ_i を出力
するものであり、補数変換器６２と加算器６３とを有す
る。補数変換器６２は、境界値データＹ_i の補数を作る
ものであり、加算器６３は、その補数と入力数値データ
Ｘとを加算する回路である。この差分Ｘ−Ｙ_i は積和演
算装置２０ａに送られ、差分Ｘ−Ｙ_i に関する多項式の
計算が行われる。

【００７６】多項式計算装置２では、差分Ｘ−Ｙ_i をと
ることにし、この差分Ｘ−Ｙ_i によって、積和演算装置
２０ａが積和演算を実行するので、入力数値データＸの
全ビットを用いて積和演算する多項式計算装置１より
も、乗算の際に必要なビット数を削減することができ、
したがって、計算量を減らすことができ、回路の小型
化、演算の高速化、低消費電力化を実現できる。

【００７７】

【発明の効果】請求項１に記載の発明によれば、入力数
値データの多項式を計算する演算装置のうち、入力数値
データの値の範囲を複数の区間に分割し、各区間毎に異
なる係数を対応させて計算する区分多項式計算装置にお
いて、入力数値データが属する区間に対応する係数を、
即座に読み出すことができるので、積和演算を迅速に実
行でき、また、入力数値データに関して多項式の値が複
雑に変化する部分で分割の区間を細かくすることによっ
て、近似精度が十分になり、多項式の値が緩やかに変化
する部分で区間を大きくとることによって、係数の記憶
領域を必要最小限にとどめることができるという効果を
奏する。

【００７８】請求項２に記載の発明によれば、入力数値
データの境界値データからの差分を変数として計算すれ
ばよいので、乗算の際に必要なビット数を削減して計算
量を減らすことができ、このために、回路の小型化、演
算の高速化、低消費電力化を実現することができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例である多項式計算装置１の
基本構成を示す図である。

【図２】多項式計算装置１をより具体的に示すブロック
図である。

【図３】上記実施例における入力区間検索装置３０の具
体的な回路構成例を示す図である。

【図４】上記実施例におけるビツトセル３４の内部の回
路構成例を示す図である。

【図５】上記実施例における積和演算装置２０の動作を
示すタイムチャートである。

【図６】本発明の第２実施例である多項式計算装置２の
基本構成を示す図である。

【図７】多項式計算装置２をより具体的に示すブロック
図である。

【図８】多項式計算装置２における入力区間検索装置５
０の具体的な回路構成例を示す図である。

【図９】ワードセルＷ₅₀、Ｗ₅₁、…、Ｗ_5nに設けられて
いるビツトセル５４の具体的な回路構成例を示す図であ
る。

【図１０】多項式計算装置２における入力数値差分装置
６０の具体的な回路構成例を示すブロック図である。

【図１１】区分多項式の区間分割に関する説明図であ
る。

【図１２】汎用計算機を使用した従来の多項式計算装置
を示すブロック図である。

【図１３】従来の別の多項式計算装置を示すブロック図
である。

【符号の説明】

Ｘ：入力数値データ、Ｙ₀ 、Ｙ₁ 、…、Ｙ_n ：境界値データ、２０、２０ａ：積和演算装置、３０、５０：入力区間検索装置、３１、５１：境界値比較回路、３２、５２：記憶番地選択制御回路、３４、５４：ビットセル、３５、５５：入力区間判別回路、３６、５６：プリセット制御回路、３７、５７：アドレスデコーダ、３８、５８：ＭＵＸ、４０、４０ａ：係数記憶装置、６０：入力数値差分装置、６１…減算器、６２：補数変換器、６３：加算器、７１、８１：Ｄ−ＦＦ、７２、８２：ＥＸ−ＯＲ、７３、８３：ＭＵＸ、８４：ＴＲ−Ｂ、Ｗ₀ 、Ｗ₁ 、…、Ｗ_n 、Ｗ₅₀、Ｗ₅₁、…、Ｗ_5n：ワード
セル。

Claims

【特許請求の範囲】

【請求項１】入力数値データの多項式を計算する演算
装置のうち、上記入力数値データの値の範囲を複数の区
間に分割し、上記各区間毎に異なる係数を対応させて計
算する区分多項式計算装置において、上記各区間毎に、上記入力数値データに関する境界値デ
ータを記憶し、上記入力数値データと上記各境界値デー
タとの大小比較を並列に実行することによって、上記入
力数値データが属する区間に対応する記憶番地を出力す
る入力区間検索装置と；この入力区間検索装置が出力す
る記憶番地を制御信号として、上記入力数値データが属
する区間に対応する係数を選択的に出力する係数記憶装
置と；この係数記憶装置が出力する係数と上記入力数値
データとを入力して多項式の演算処理を行い、多項式の
値を出力する積和演算装置と；を有することを特徴とす
る多項式計算装置。
【請求項２】入力数値データの多項式を計算する演算
装置のうち、上記入力数値データの値の範囲を複数の区
間に分割し、上記各区間毎に異なる係数を対応させて計
算する区分多項式計算装置において、上記各区間毎に、上記入力数値データに関する境界値デ
ータを記憶し、上記入力数値データと上記各境界値デー
タとの大小比較を並列に実行することによって、上記入
力数値データが属する区間の境界値データと、その区間
に対応する記憶番地とを出力する入力区間検索装置と；
この入力区間検索装置が出力する記憶番地を制御信号と
して、上記入力数値データが属する区間に対応する係数
を選択的に出力する係数記憶装置と；上記入力数値デー
タと上記入力区間検索装置が出力する境界値データとの
差分を出力する入力数値差分装置と；上記係数記憶装置
が出力する係数と上記入力数値差分装置が出力する差分
とを入力して多項式の演算処理を行い、多項式の値を出
力する積和演算装置と；を有することを特徴とする多項
式計算装置。