JPH07200542A

JPH07200542A - ベクトル処理装置

Info

Publication number: JPH07200542A
Application number: JP33811793A
Authority: JP
Inventors: Shoji Nakatani; 彰二中谷; Takashi Mochiyama; 貴司持山; Koji Kuroda; 浩二黒田; Katsuhiko Konno; 勝彦今野; Hiroaki Atsumi; 宏昭渥美
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】本発明は、主記憶装置上の一連のデータを順
次演算パイプラインに入力して演算するベクトル処理装
置に関し、スループットの少ない演算パイプラインにつ
いて全体の演算効率を落とすことなく演算処理可能とし
て、演算スループットの向上をはかるとともに、総和，
検索等のベクトルマクロ命令の収束期間を追越し防止制
御から切り離すようにして性能の向上をはかることを目
的とする。【構成】他のパイプラインに比べ低スループットのパ
イプラインが１つでもある場合、バンク管理部によりパ
イプラインのベクトルレジスタへのアクセスタイミング
を規定する際、低スループットのパイプラインがベクト
ルレジスタをアクセスするタイミング(DR1/DR2/DW3) と
して、メモリアクセスパイプライン用のタイミング(SR)
を用いるように構成するほか、追越し防止信号の伝送路
上に変更部を追加し、該当命令の収束期間の通知信号に
より信号を変更可能に構成する。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図１９）発明が解決しようとする課題（図１９）課題を解決するための手段（図１，図２）作用実施例（ａ）第１実施例の説明（図３〜図７）（ｂ）第２実施例の説明（図８〜図１８）発明の効果

【０００２】

【産業上の利用分野】本発明は、主記憶装置に格納され
ている一連のデータを順次演算パイプラインに入力して
演算するベクトル処理装置に関する。

【０００３】

【従来の技術】一般に、ベクトル処理装置においては、
例えば、ベクトルＢに属するエレメント・データｂ₀,ｂ
₁,…および／またはベクトルＣに属するエレメント・デ
ータｃ ₀,ｃ₁,…をパイプライン処理によって演算し、そ
の結果得られたａ₀,ａ₁,…をベクトルＡに属するエレメ
ント・データとして抽出することが行なわれる。この場
合、主記憶装置から置換ロードして演算パイプラインに
入力したり、演算パイプラインから主記憶装置に置換ス
トアしたりすることは、主記憶装置のアクセス速度に制
限され、処理速度が遅くなってしまう。

【０００４】このため、通常、主記憶装置と演算パイプ
ラインとの間に、複数個のバンク単位により構成されイ
ンターリーブ構造をもつベクトル・レジスタをそなえる
ことが行なわれている。このベクトル・レジスタは、１
つのベクトル・レジスタに属するエレメント・データの
例えば第ｉ番目のデータと第（ｉ＋１）番目のデータと
が互いに異なるバンク単位に格納されるように構成さ
れ、各バンク単位の読出出力が互いに異なるパスを介し
て演算パイプラインに供給されるように構成されるとと
もに、演算パイプラインから得られた演算結果を互いに
異なるパスを介して各バンク単位に書き込むように構成
されている。

【０００５】この演算パイプラインが複数ある場合、演
算パイプラインからの要請によってベクトル・レジスタ
へ同時に並列的にアクセスすることが可能な数は、例え
ば８バンク単位にインターリーブされているとすれば、
８個まで可能である。従って、各演算パイプラインから
ベクトル・レジスタへのアクセスにおいて、同時に同一
のバンク単位にアクセスしないように、また、各バンク
単位ないし各演算パイプラインが効率よく動作するよう
に、ベクトル・レジスタへのアクセス・タイミングを管
理することが極めて重要となる。

【０００６】ベクトル・レジスタへの各エレメント・デ
ータの格納に際し、例えば上述のエレメント・データｂ
₀,ｂ₁,…，ｃ₀,ｃ₁,…については同じエレメント番号の
データが演算される関係から、同じタイミングで読出を
行なうと好都合であるため、可能な限り異なったバンク
単位に位置するように格納されている。従って、ベクト
ル・レジスタへアクセスするためのハードウェアでは、
各エレメント・データの最初の格納アドレス（例えば第
０番目のエレメントに対するバンク情報）について記憶
する手段が必要であるとともに、同時に同一のバンク単
位へアクセスしないような作用が必要となり、アクセス
制御のためのハードウェアが複雑になってしまう。

【０００７】そこで、従来より、インターリーブされた
複数のバンク単位に複数のエレメント・データを記憶す
るベクトル・レジスタと、このベクトルレジスタの各エ
レメント・データをアクセスする演算パイプラインおよ
びメモリ・アクセス・パイプラインと、これらのパイプ
ラインが各バンク単位をアクセスできるタイミングを示
すバンクスロットを管理するバンク管理部とを有するベ
クトル処理装置において、各パイプラインを起動する時
点で、バンク管理部からバンクスロット信号を送出する
ことにより、各パイプラインのアクセスタイミングを規
定することが行なわれている（例えば特開昭５７−３１
０７９号公報参照）。

【０００８】このような従来のベクトル処理装置におけ
るバンクスロットのタイミング例について、図１９を参
照しながら説明する。この図１９において、Ｂ０〜Ｂ７
はそれぞれ８個のバンク単位を示し、ＬＷは、メモリ・
アクセス・パイプラインのうちのロード・パイプライン
が主記憶装置（メモリ）からベクトル・レジスタにデー
タを書き込むタイミングを示し、ＳＲは、メモリ・アク
セス・パイプラインのうちのストア・パイプラインがベ
クトル・レジスタから主記憶装置へ読み出すタイミング
を示す。

【０００９】また、Ｅ，Ｆはそれぞれ例えば２種類の演
算パイプライン（乗算もしくは加算パイプライン）が動
作するバンクスロットの区別を示し、各Ｅ，Ｆに付され
たＲ，Ｗはそれぞれ各オペランドによるベクトル・レジ
スタから各演算パイプラインへの読出(READ)，各演算パ
イプラインからベクトル・レジスタへの書込（WRITE)に
対応するものであり、Ｒ，Ｗに付された数字１，２，３
はそれぞれ各オペランドＯＰ１，ＯＰ２，ＯＰ３の番号
に対応している（ＯＰ１＊ＯＰ２⇒ＯＰ３；＊は演算
子）。

【００１０】さらに、（０）〜（７）はカウント値を示
している。この図１９に示すように、従来、演算パイプ
ラインのように固定パイプライン長として割り当てるバ
ンクスロットには、ＥＲ１，ＥＲ２，ＥＷ３が割り当て
られ、メモリ・アクセス・パイプラインのようにパイプ
ライン長が不定のパイプラインには、ＬＷまたはＳＲが
割り当てられている。

【００１１】一方、ベクトル処理装置では、処理を高速
化するために、１つの命令の実行完了を待たずに後続の
命令の実行を開始するが、処理スループットの異なるパ
イプライン間で結果オペランドと入力オペランドとに依
存関係がある場合には、追越し防止制御を行なう必要が
ある。複数のパイプライン間のデータリンクの状況を正
確に確認して適切な追越し防止制御を行なうには、物量
的なインパクトが大きく、遅延時間も大きくなるので、
現実的ではない。

【００１２】そのため、適切さは欠くが簡便な手法が従
来より使用されている。その１つが、少なくとも１つの
演算パイプラインがリンク状態にあるときには、追越し
禁止制御を行なう際に、対象とする演算パイプラインの
みでなく、全演算パイプラインに対して追越し禁止制御
を適用するという手法である。つまり、従来の追越し制
御防止部は、ロード命令が他のパイプラインとリンク動
作（チェイニングともいう）を開始するという情報を命
令発信／管理部から受け取ると、そのロード命令が完了
するまで、追越し防止制御を活性化する。追越し防止制
御部は、リンク動作しているロード・パイプラインが、
メモリ・バス・コンフリクト等の要因で、所定のスルー
プットを下回るおそれがあることを検出すると、追越し
防止制御信号を立ち上げることにより、演算パイプライ
ン，ストア・パイプラインの実行を中断させる。

【００１３】

【発明が解決しようとする課題】ところで、図１９に示
すようにバンクスロットのタイミングを設定する場合、
固定長パイプラインの中でも、乗算パイプラインや加算
パイプラインは、各サイクル、演算結果を得ることが可
能であるが、割算パイプラインのように各サイクル毎に
数ビットの結果しか得られないものもある（乗算／加算
時に比べ、１／３以下のパイプラインで、例えば１／７
のスループット）。

【００１４】このようなスループットの少ない演算パイ
プライン、つまり読出あるいは書込に要するバンクの使
用時間が少ない演算パイプラインが、バンクスロット
（ＥＲ１，ＥＲ２，ＥＷ３，ＦＲ１，ＦＲ２，ＦＷ３）
を占有することは、全体の演算効率を落とし、ベクトル
処理装置全体のスループットの低下を招くという課題が
あった。

【００１５】また、従来の追越し防止制御方式では、他
のパイプラインの動作フェイズには関与しないため、過
剰にパイプラインを止めてしまうことがある。例えば、
総和命令，検索命令，抽出命令のように最終的に１つの
結果を求める演算では、演算途中で発生する中間的な結
果をまとめ上げるための収束期間が存在するが、このよ
うな収束期間は、原理的に前述のリンク動作とは独立に
動作することが可能であるにもかかわらず、従来の追越
し防止制御では、その追越し防止制御信号による処理停
止のために収束処理までも停止してしまい、処理速度の
低下を招くなどの課題もあった。

【００１６】本発明はこのような課題に鑑み創案された
もので、本発明の第１の目的は、スループットの少ない
演算パイプラインについて、全体の演算効率を落とすこ
となく演算処理を行なえるようにして、演算スループッ
トの向上をはかったベクトル処理装置を提供することで
ある。また、本発明の第２の目的は、演算パイプライン
が総和，検索等のベクトルマクロ命令の収束処理のシー
ケンス実行中である場合には、追越し防止制御を行なわ
ないように制御することにより、処理速度の改善をはか
ったベクトル処理装置を提供することである。

【００１７】

【課題を解決するための手段】図１は第１の発明の原理
説明図である。第１の発明のベクトル処理装置も、基本
的には従来のベクトル処理装置と同様に、インターリー
ブされた複数のバンク単位に複数のエレメント・データ
を記憶するベクトル・レジスタと、このベクトル・レジ
スタの各エレメント・データをアクセスする複数の演算
パイプラインおよび１つまたは複数のメモリ・アクセス
・パイプラインと、これらのパイプラインが各バンク単
位をアクセスできるタイミングを示すバンクスロットを
管理するバンク管理部とから構成され、演算パイプライ
ンおよびメモリ・アクセス・パイプラインがベクトル・
レジスタの各バンク単位を順次アクセスして各エレメン
ト・データが処理されるようになっている。

【００１８】そして、第１の発明では、複数の演算パイ
プラインの中に、他の演算パイプラインに比べて演算ス
ループットの低い演算パイプラインを少なくとも１つ有
する場合、図１に示すように、バンク管理部により、複
数の演算パイプラインのうちの演算スループットの低い
演算パイプラインがベクトル・レジスタをアクセスする
タイミング（ＤＲ１，ＤＲ２，ＤＷ３）は、メモリ・ア
クセス・パイプラインとして割り付けられたタイミン
グ、特にメモリ・アクセス・パイプラインのうちのスト
ア・パイプラインがベクトル・レジスタから主記憶部へ
ストア動作する読み出しタイミング（ＳＲ）のバンクス
ロットに対して割り当てられている（請求項１，２）。
なお、図１中の各符号は、図１９により前述したものと
同様であるが、Ｄは、演算スループットの低い演算パイ
プラインが動作するバンクスロットの区別を示してい
る。

【００１９】また、図２は第２の発明の原理ブロック図
で、この図２において、２１はインターリーブされた複
数のバンク単位に複数のエレメント・データを記憶する
ベクトル・レジスタ、２２はベクトル・レジスタ２１上
のデータを入力オペランドとするかもしくは演算結果を
ベクトル・レジスタ２１に書き込む１つまたは複数の演
算パイプライン、２３は主記憶部２４からベクトル・レ
ジスタ２１へデータを転送する１つまたは複数のロード
・パイプラインである。

【００２０】また、２５は追越し防止制御部で、この追
越し防止制御部２５は、ロード・パイプライン２３から
ベクトル・レジスタ２１へデータを転送する命令の実行
中に、ロード・パイプライン２３がベクトル・レジスタ
２１に書き込んだデータを入力オペランドとする後続の
演算命令を演算パイプライン２２が実行する場合、命令
の実行順序を保証するために、ロード・パイプライン２
３の実行を後続の演算パイプライン２２の処理が追い越
す条件を検出した時に、全ての演算パイプライン２２の
実行を一時中断するものである。

【００２１】そして、第２の発明では、変更部２６が新
たにそなえられている。この変更部２６は、ベクトル・
レジスタ２１からのデータ供給を受けるリード処理期間
と、リード処理期間後に結果をまとめ上げる収束期間と
を必要とするベクトル命令については、該当ベクトル命
令の収束処理を実行中の演算パイプライン２２に対する
追越し防止制御を行なわないように、追越し防止制御部
２５から出力される追越し防止制御信号を変更するもの
である（請求項３）。

【００２２】なお、この変更部２６は、演算パイプライ
ン２２にそなえてもよい（請求項４）。また、該当ベク
トル命令の収束処理を実行中の演算パイプライン２２
が、基本演算器と収束を処理する付加演算器とを有する
構成のもので、収束処理を該付加演算器により実行し、
収束処理中、基本演算器により後続の他の演算命令を実
行できるものである場合には、収束処理中、変更部２６
が、付加演算器に対してのみ追越し防止制御を行なわな
いように、追越し防止制御信号を変更してもよい（請求
項５）。

【００２３】

【作用】上述した第１の発明のベクトル処理装置（請求
項１，２）では、演算パイプラインのように固定長のパ
イプラインにおいても、特にスループットの少ないパイ
プラインを、メモリ・アクセス・パイプラインのような
１つのバンクスロットしか使用しないパイプラインと共
用することにより、演算パイプラインをオーバラップさ
せて実行している。

【００２４】また、上述した第２の発明のベクトル処理
装置（請求項３）では、追越し防止制御部２５から追越
し防止制御信号が出力された際に、演算パイプライン２
２が収束処理のシーケンスを実行中で、収束期間条件が
成立している間は、変更部２６により追越し防止制御部
２５からの追越し防止制御信号が変更され、収束処理中
の演算パイプライン２２に対する追越し防止制御が禁止
される。

【００２５】なお、この変更部２６を演算パイプライン
２２にそなえた場合には、収束処理を実行中の演算パイ
プラインが、追越し防止制御部２５からの追越し防止制
御のための信号を無視する形で、演算パイプライン２２
に対する追越し防止制御部２５による追越し防止制御が
禁止される（請求項４）。また、収束処理中の演算パイ
プライン２２が基本演算器と収束処理用の付加演算器と
をもつものである場合には、変更部２６により追越し防
止制御部２５からの追越し防止制御信号を変更すること
で、付加演算器に対してのみ追越し防止制御が禁止され
る（請求項５）。

【００２６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。（ａ）第１実施例の説明図３は本発明の第１実施例としてのベクトル処理装置を
示すブロック図で、この図３において、１−０，１−
１，…，１−ｎはそれぞれベクトル・レジスタで、各ベ
クトル・レジスタ１−０，１−１，…，１−ｎは、それ
ぞれ、インターリーブされたバンク単位Ｂ０，Ｂ１，
…，Ｂ７（本実施例では８バンク単位の場合を示す）に
複数のエレメント・データを記憶するものである。

【００２７】２は主記憶部２０とベクトル・レジスタ１
−０，１−１，…，１−ｎとの間において各エレメント
・データを高速にロードないしストアすべくパイプライ
ン構成されたメモリ・アクセス・パイプラインで、ロー
ド・パイプライン２Ａおよびストア・パイプライン２Ｂ
を有している。ここで、ロード・パイプライン２Ａは、
主記憶部２０からのエレメント・データをベクトル・レ
ジスタ１−０，１−１，…，１−ｎへロードするための
ものであり、ストア・パイプライン２Ｂは、ベクトル・
レジスタ１−０，１−１，…，１−ｎに格納されたエレ
メント・データを主記憶部２０へストアするためのもの
である。

【００２８】３Ａはメモリ・アクセス・パイプライン２
のロード・パイプライン２Ａからのエレメント・データ
をベクトル・レジスタ１−０，１−１，…，１−ｎにお
ける各バンク単位Ｂ０〜Ｂ７に書き込むための書込レジ
スタ、３Ｂ−０，３Ｂ−１，…，３Ｂ−ｍはそれぞれ後
述する演算パイプライン５−０，５−１，…，５−ｍか
らのエレメント・データ（演算結果）をベクトル・レジ
スタ１−０，１−１，…，１−ｎにおける各バンク単位
Ｂ０〜Ｂ７に書き込むための書込レジスタである。

【００２９】４Ａはベクトル・レジスタ１−０，１−
１，…，１−ｎに格納されたエレメント・データをメモ
リ・アクセス・パイプライン２のストア・パイプライン
２Ｂへ読み出すための読出レジスタである。また、４Ｂ
−０，４Ｃ−０；４Ｂ−１，４Ｃ−１；…；４Ｂ−ｍ，
４Ｃ−ｍはそれぞれ後述する演算パイプライン５−０，
５−１，…，５−ｍ毎にそなえられた一対の読出レジス
タで、各対の読出レジスタ４Ｂ−０，４Ｃ−０；４Ｂ−
１，４Ｃ−１；…；４Ｂ−ｍ，４Ｃ−ｍは、それぞれ、
演算対象となる一対のエレメント・データを演算パイプ
ライン５−０，５−１，…，５−ｍに入力すべく、その
一対のエレメント・データをベクトル・レジスタ１−
０，１−１，…，１−ｎにおける各バンク単位Ｂ０〜Ｂ
７から読み出すためのものである。

【００３０】５−０，５−１，…，５−ｍは演算パイプ
ラインで、これらの演算パイプライン５−０，５−１，
…，５−ｍは、それぞれ、一対の読出レジスタ４Ｂ−
０，４Ｃ−０；４Ｂ−１，４Ｃ−１；…；４Ｂ−ｍ，４
Ｃ−ｍを介して入力されたエレメント・データに対して
四則演算等の演算処理を施し、その演算結果（エレメン
ト・データ）を出力するものである。

【００３１】そして、６は各種のベクトル演算命令を出
力する命令制御部、７は命令制御部６からの命令を受け
て動作するバンク管理部で、このバンク管理部７は、メ
モリ・アクセス・パイプライン２および演算パイプライ
ン５−０，５−１，…，５−ｍがベクトル・レジスタ１
−０，１−１，…，１−ｎにおける各バンク単位Ｂ０〜
Ｂ７をアクセスできるタイミングを示すバンクスロット
を管理するもので、各バンク単位Ｂ０〜Ｂ７へのアクセ
ス・タイミングを規制するバンクスロット・カウンタ７
ａを有している。

【００３２】次に、上述のようなベクトル処理装置の一
般的な動作について説明する。図３に示す本実施例のベ
クトル処理装置では、各ベクトル・レジスタ１−０，１
−１，…，１−ｎは、各バンク単位Ｂ０〜Ｂ７にそれぞ
れ分散するように対応付けられている。そして、各ベク
トル・レジスタ１−０，１−１，…，１−ｎに格納され
るエレメント・データは、第０番目のデータがバンク単
位Ｂ０に記憶され、第１番目のデータがバンク単位Ｂ１
に記憶され、第７番目のデータがバンク単位Ｂ７に記憶
されるというように各バンク単位に順次記憶され、いわ
ゆるインターリーブした形に格納され、同じナンバのデ
ータが同じバンク単位に位置するように格納される。

【００３３】例えば、ベクトルＢに属するエレメント・
データｂ₀,ｂ₁,…が主記憶部２０からロードされてベク
トル・レジスタ１−１内に格納されているものとし、ま
たベクトルＣに属するエレメント・データｃ₀,ｃ₁,…が
同様にベクトル・レジスタ１−２に格納されているもの
とする。この状態で、例えば、命令制御部６からバンク
管理部７に対して、ベクトル加算命令「ＯＰ１〔＃１Ｖ
Ｒ（ｉ）〕＋ＯＰ２〔＃２ＶＲ（ｉ）〕⇒ＯＰ３〔＃０
ＶＲ（ｉ）〕」が与えられたとすると、バンク管理部７
により、次のごとく〜の処理（図４参照）が実行さ
れる。なお、本実施例では、演算パイプライン（加算パ
イプライン）５−０が３段のステップ段数をもつものと
する（図４参照）。

【００３４】ここで、＃０ＶＲ（ｉ），＃１ＶＲ
（ｉ），＃２ＶＲ（ｉ）はそれぞれベクトル・レジスタ
１−０，１−１，１−２の各バンク単位Ｂｉに格納され
るデータを意味し、上記ベクトル加算命令は、ベクトル
・レジスタ１−１に格納された各エレメント・データ
と、ベクトル・レジスタ１−２に格納された各エレメン
ト・データとを加算し、その加算結果（エレメント・デ
ータ）をベクトル・レジスタ１−０に格納する命令とな
っている。

【００３５】タイミング・サイクル（バンクスロット
・カウンタ７ａによりカウントされるカウント値に対応
するもの）Ｔ０，Ｔ１，…において、バンク単位Ｂ０，
Ｂ１，…，Ｂ７，…に対して、順次、リード・アクセス
が行なわれ、その結果、読出レジスタ４Ｂ−０，４Ｃ−
０を介して、エレメント・データｂ₀,ｂ₁,…およびｃ ₀,
ｃ₁,…が、順次、ベクトル・レジスタ１−１，１−２か
ら読み出される。

【００３６】タイミング・サイクルＴ２において、デ
ータｂ₀とｃ₀とは演算パイプライン５−０のステップ
Ｉに入力される。タイミング・サイクルＴ３において、データｂ₀とｃ
₀とは演算パイプライン５−０のステップIIに入力され
ると同時に、データｂ₁とｃ₁とが演算パイプライン５
−０のステップＩに入力される。

【００３７】タイミング・サイクルＴ４において、デ
ータｂ₀とｃ₀とは演算パイプライン５−０のステップ
III に入力され、データｂ₁とｃ₁とは演算パイプライ
ン５−０のステップIIに入力されると同時に、データｂ
₂とｃ₂とが演算パイプライン５−０のステップＩに入
力される。タイミング・サイクルＴ５において、データｂ₀とｃ
₀との加算結果であるデータａ₀が書込レジスタ３Ｂ−
０にセットされる。

【００３８】タイミング・サイクルＴ６において、こ
のデータａ₀が、ベクトル・レジスタ１−０のバンク単
位Ｂ０に書き込まれる。以下、順次得られるデータａ₁,
ａ₂,…が書込レジスタ３Ｂ−０にセットされ、書込レジ
スタ３Ｂ−０にセットされたデータａ₁,ａ₂,…は、それ
ぞれ、ベクトル・レジスタ１−０のバンク単位Ｂ１，Ｂ
２，…，Ｂ７，Ｂ０，…に順次に書き込まれる。

【００３９】ここで、演算パイプライン５−０では、同
じナンバ（添字番号）のエレメント・データがステップ
Ｉに入力されるように、ベクトルＢ，Ｃに属するエレメ
ント・データの入力側にタイミングを合わせるためのバ
ッファ・レジスタが１段設けられている。このように構
成することによって、ベクトルＢ，Ｃに関して加算し、
その結果得られたベクトルＡをバンク単位Ｂ０，Ｂ１，
…の順にアクセスすることが可能になる。

【００４０】ついで、前記の各バンク単位Ｂ０〜Ｂ７へ
のアクセス制御を簡略化すべく、そのアクセス制御を行
なうバンク管理部７について、図５，図６を参照しなが
ら説明する。図５において、１１−１，１１−２，１１
−３はメモリ・アクセス・パイプライン２もしくは演算
パイプライン５−０，５−１，…，５−ｍがベクトル・
レジスタ１−０，１−１，…，１−ｎにアクセスするタ
イミング・サイクル（以下、バンクスロットという）を
記憶する管理レジスタ、１２はバンクスロット割当回
路、１３はバンクスロットを記憶しメモリ・アクセス・
パイプライン２へ通知する通知レジスタ、１４は起動信
号制御部である。

【００４１】バンク管理部７では、各バンク単位Ｂ０〜
Ｂ７にアクセスするパイプライン装置（メモリ・アクセ
ス・パイプライン２もしくは演算パイプライン５−０，
５−１，…，５−ｍ）が同一バンク単位へ同時にアクセ
スすることのないように、さらには無駄な空き時間を生
じない効率のよいアクセスが可能になるアクセス制御を
実現するために、バンクスロット・カウンタ７ａ（１個
設けられている）を、常時カウントすることによって、
バンクスロットと呼ばれるタイミング・サイクルＴ０〜
Ｔ７を規定し、そのカウンタ出力信号を各パイプライン
装置へ通知している。

【００４２】なお、このとき、バンクＢ１をアクセスす
るタイミングは、バンクＢ０よりも１サイクル遅れた状
態であるため、本カウンタ７ａによるカウント値が
“１”の時、１サイクル前でバンクＢ０をアクセスして
いたパイプラインがバンクＢ１をアクセスする。従っ
て、バンクスロット・カウンタ７ａによるカウント値
は、バンクＢ０にアクセスするパイプラインの順を示し
ている。

【００４３】各管理レジスタ１１−１，１１−２，１１
−３は、各パイプライン装置が有する各バンク単位にデ
ータ転送するためのチャネル（アクセス要求）に対し
て、起動する時点において割り当てられるバンクスロッ
ト番号（Ｂ１）を記憶する例えば３ビットの記憶素子
（実際には記憶内容の有効／無効表示のためにさらに１
ビットが必要）で構成されるものであり、パイプライン
装置がベクトル・レジスタ１−０，１−１，…，１−ｎ
にアクセスしている期間、そのチャネル（アクセス要
求）に割り当てられたバンクスロット番号を記憶してい
る。

【００４４】バンクスロット割当回路１２は、管理レジ
スタ１１−１，１１−２，１１−３の出力と、バンクス
ロット・カウンタ７ａの出力とによって、使用中のバン
クスロット番号と現在のバンクスロット番号とを知り、
起動のあるパイプライン装置に対して空き時間の最少と
なるようなバンクスロット番号を割り当てる選択回路で
ある。

【００４５】ここで、命令制御部６が、バンク管理部７
に起動信号を与え、例えば、メモリ・アクセス・パイプ
ライン２が主記憶部２０へアクセスして読出データをベ
クトル・レジスタ１−０へデータ転送するように要求し
たとする。このとき、バンクスロット割当回路１２は、
メモリ・アクセス・パイプライン２を起動する時点にお
いて、当該チャネル（アクセス要求）に相当する管理レ
ジスタ１１−１，１１−２，１１−３に、その選択した
バンクスロット番号をセット番号として伝え記憶させ
る。

【００４６】図６は上述の動作を詳細に説明するための
もので、この図６に示すように、メモリ・アクセス・パ
イプライン２が起動信号によって起動されると、エレメ
ント・データａ₀，ａ₁，…，ａ_n（主記憶部２０に格
納されているものとする）にメモリ・アクセスが開始さ
れ、アクセス・タイムｔ_Aの後に、メモリ・アクセス・
パイプライン２のバッファ・レジスタ（図５には図示せ
ず）にその読出内容がロードされる。

【００４７】各パイプライン装置には、予め決められた
バンクスロット（図１，図７，図１９参照）が割り当て
られているので、各パイプライン装置でバンクスロット
・カウンタ７ａの出力を参照し、所望のタイミングにな
った時点で、バッファ・レジスタに一時記憶していたエ
レメント・データａ₀，ａ₁，…，ａ_nをベクトル・レ
ジスタ１−０，…へ順次転送する。最後のデータを転送
すると、パイプライン終了信号によってリセット信号を
バンク管理部７へ送出し、当該転送チャネルに相当する
管理レジスタ１１−１または１１−２，１１−３の内容
をリセットし無効にする。

【００４８】なお、バッファ・レジスタは、主記憶部２
０の読出出力をストローブするタイミングと、バンクス
ロットによりベクトル・レジスタ１−０，…に書き込む
までの期間を調整する複数個のレジスタである。また、
上述した例では、主記憶部２０が他のアクセス装置から
の要求によってビジー状態等であることを考慮すると、
起動してからベクトル・レジスタ１−０を使用するまで
の時間が一定でない。即ち、上述の例では、パイプライ
ン長が不定な装置とすることができ、演算パイプライン
５−０，５−１，…，５−ｍは、ステップ数（即ちパイ
プライン長）が固定であり、主記憶部２０の状況に影響
されず起動されてからベクトル・レジスタ１−０を使用
するまでの時間は一定となる。この場合は、図４におい
て説明した通り、演算パイプライン５−０，５−１，
…，５−ｍが、ベクトル・レジスタ１−０にアクセスす
るタイミング関係は固定となっている。

【００４９】このため、パイプライン長が固定の装置に
おいて、各チャネル（アクセス要求）間のアクセス・タ
イミングのずれを認識することにより、図５に示すごと
く、起動信号制御部１４において、使用中のバンクスロ
ット番号，バンクスロット・カウンタ７ａの内容および
起動信号に基づき、起動信号のタイミングでバンクスロ
ットのタイミングを判断することが可能である。

【００５０】さて、本実施例では、上述のような一般的
な動作を行なうベクトル処理装置において、複数の演算
パイプライン５−０，５−１，…，５−ｍの中に、他の
演算パイプラインに比べて演算スループットの低い演算
パイプラインとして、割算パイプライン１５（６個の割
算器５ａ〜５ｆを有してなるパイプライン）を有する場
合に、バンク管理部７は、図７に示すように、バンクス
ロットを管理している。

【００５１】つまり、バンク管理部７は、各割算パイプ
ライン５ａ〜５ｆがベクトル・レジスタ１−０，１−
１，…，１−ｎをアクセスするタイミング（ＤＲ１，Ｄ
Ｒ２，ＤＷ３）を、メモリ・アクセス・パイプライン２
のうちのストア・パイプライン２Ｂがベクトル・レジス
タ１−０，１−１，…，１−ｎから主記憶部２０へスト
ア動作する読み出しタイミング（ＳＲ）のバンクスロッ
トに対して割り当てている。

【００５２】なお、図７において、各符号は、図１９に
より前述したものと同様であるが、ＤＲ１，ＤＲ２は割
算パイプライン１５における読出オペランドのタイミン
グを示し、ＤＷ３は割算パイプライン１５における書込
オペランドのタイミングを示している。割算パイプライ
ン１５が動作している間は、タイミングを時分割で使用
する。また、割算パイプライン１５とストア・パイプラ
イン２Ｂとはいずれか一方のみ動作するように制御す
る。さらに、Ｅ，Ｆは演算パイプライン５−０，５−
１，…，５−ｍのうちの加算パイプラインもしくは乗算
パイプラインが動作するバンクスロットの割付タイミン
グを示す。

【００５３】本実施例では、図７に示すように、２種類
の演算パイプラインが動作している際に、各バンク単位
Ｂ０〜Ｂ７で割算パイプライン１５の各割算器５ａ〜５
ｆは１６タイミング・サイクル毎に到来する、ストア・
パイプライン２Ｂがベクトル・レジスタ１−０，１−
１，…，１−ｎから主記憶部２０へストア動作する読み
出しタイミングＳＲのバンクスロットを共用して、割算
パイプライン１５による演算処理を実行している。

【００５４】例えば、割算パイプライン１５内の割算器
５ａでは、バンク単位Ｂ０の最初のストア読出タイミン
グＳＲ（タイミング・サイクルＴ４）と、バンク単位Ｂ
１の最初ストア読出タイミングＳＲ（タイミング・サイ
クルＴ５）とで、ベクトル・レジスタ１−０，１−１，
…，１−ｎからのデータの読出（ＤＲ１，ＤＲ２）を行
なう。そして、１６タイミング・サイクル後のバンク単
位Ｂ１の２周期目のストア読出タイミングＳＲ（タイミ
ング・サイクルＴ５）で、割算結果のベクトル・レジス
タ１−０，１−１，…，１−ｎへの書込（ＤＷ３）を行
なった後、再び、バンク単位Ｂ２の２周期目のストア読
出タイミングＳＲ（タイミング・サイクルＴ６）と、バ
ンク単位Ｂ３の２周期目のストア読出タイミングＳＲ
（タイミング・サイクルＴ７）とで、ベクトル・レジス
タ１−０，１−１，…，１−ｎからのデータの読出（Ｄ
Ｒ１，ＤＲ２）を行ない、以下、同様の処理を繰り返
す。

【００５５】また、割算パイプライン１５内の割算器５
ｂでも、同様に、バンク単位Ｂ３の最初のストア読出タ
イミングＳＲ（タイミング・サイクルＴ７）と、バンク
単位Ｂ４の最初ストア読出タイミングＳＲ（タイミング
・サイクルＴ０）とで、ベクトル・レジスタ１−０，１
−１，…，１−ｎからのデータの読出（ＤＲ１，ＤＲ
２）を行ない、１６タイミング・サイクル後のバンク単
位Ｂ４の２周期目のストア読出タイミングＳＲ（タイミ
ング・サイクルＴ０）で、割算結果のベクトル・レジス
タ１−０，１−１，…，１−ｎへの書込（ＤＷ３）を行
ない、以下、同様の処理を繰り返す。その他の割算器５
ｃ，５ｄ，５ｅ，５ｆについても同様に、タイミングの
割付を行なって、割算処理が行なわれる。

【００５６】このように、本発明の第１実施例のベクト
ル処理装置によれば、演算パイプラインのように固定長
のパイプラインにおいても、特にスループットの少ない
パイプライン、例えば割算パイプライン１５を、メモリ
・アクセス・パイプライン２のような１つのバンクスロ
ットしか使用しないパイプラインと共用することによ
り、演算パイプラインをオーバラップさせて実行し、全
体の演算効率を落とすことなく演算処理を行なえ、演算
スループットが大幅に向上することになる。

【００５７】また、特に、メモリ・アクセス・パイプラ
イン２の中でも、主記憶部２０から読出を行なうロード
・パイプライン２Ａは演算のソースとなるため、結果オ
ペランドを格納するためのストア・パイプライン２Ｂの
バンクスロットと共用することにより、ベクトル処理装
置全体のスループットを向上させることができるのであ
る。

【００５８】なお、上述の実施例では、スループットの
少ないパイプラインが割算パイプラインである場合につ
いて説明したが、本発明は、これに限定されるものでは
なく、スループットの少ないパイプラインがスクエア・
ルート（２乗根）演算パイプライン等である場合にも同
様に適用され、上述した実施例と同様の作用効果が得ら
れる。

【００５９】（ｂ）第２実施例の説明図８は本発明の第
２実施例としてのベクトル処理装置を示すブロック図
で、この図８において、２１はインターリーブされた複
数のバンク単位に複数のエレメント・データを記憶する
ベクトル・レジスタ（ＶＲ）、２２−１，２２−２，
…，２２−ｎはそれぞれベクトル・レジスタ２１上のデ
ータを入力オペランドとするかもしくは演算結果をベク
トル・レジスタ２１に書き込む演算パイプラインであ
る。

【００６０】また、２３−１，２３−２，…，２３−ｍ
はベクトル・レジスタ２１と主記憶部２４との間におい
て各エレメント・データを高速にロードないしストアす
べくパイプライン構成されたメモリ・アクセス・パイプ
ラインで、各メモリ・アクセス・パイプライン２３−
１，２３−２，…，２３−ｍは、ロード・パイプライン
２３Ａおよびストア・パイプライン２３Ｂとしての機能
を有している。ここで、ロード・パイプライン２３Ａ
は、主記憶部２４からベクトル・レジスタ２１へデータ
を転送（ロード）するためのものであり、ストア・パイ
プライン２３Ｂは、ベクトル・レジスタ２１に格納され
たデータを主記憶部２４へ転送（ストア）するためのも
のである。

【００６１】なお、図８で示した各メモリ・アクセス・
パイプライン２３−１，２３−２，…，２３−ｍでは、
ロード・パイプライン２３Ａとストア・パイプライン２
３Ｂとがペアとなってそなえられているが、いずれか一
方のみを有する構成としてもよい。また、メモリ・アク
セス・パイプライン２３−１，２３−２，…，２３−ｍ
のいずれかがロード・パイプライン２３Ａもしくはスト
ア・パイプライン２３Ｂの一方のみ有する構成としても
よい。

【００６２】２５は追越し防止制御部で、この追越し防
止制御部２５は、メモリ・アクセス・パイプライン２３
−１，２３−２，…，２３−ｍにおけるロード・パイプ
ライン２３Ａからベクトル・レジスタ２１へデータを転
送する命令の実行中に、ロード・パイプライン２３Ａが
ベクトル・レジスタ２１に書き込んだデータを入力オペ
ランドとする後続の演算命令を、演算パイプライン２２
−１，２２−２，…，２２−ｎのいずれかが実行する場
合、命令の実行順序を保証するために、ロード・パイプ
ライン２３Ａの実行を後続の演算パイプラインの処理が
追い越す条件を検出した時に、全ての演算パイプライン
２２−１，２２−２，…，２２−ｎの実行を一時中断す
べく、例えば、処理の一時中断を要求している間は
“１”に立ち上がり、処理を続行可能な時には“０”に
なる追越し防止制御信号を出力するものである。

【００６３】２７は各演算パイプライン２２−１，２２
−２，…，２２−ｎや各メモリ・アクセス・パイプライ
ン２３−１，２３−２，…，２３−ｍに対する命令の発
信と進行状況とを管理する命令発信／管理部で、この命
令発信／管理部２７は、命令を発信するときに、その命
令の発信以前に実行を開始され未だその実行を完了して
いない命令との間にオペランド・レジスタのリンクがあ
るかどうかをチェックし、リンクがあれば、追越し防止
制御部２５にリンク条件が成立したことをリンク情報と
して通知する機能を有している。

【００６４】そして、第２実施例では、図９に示すよう
な追越し防止制御信号変更部２６Ａおよび収束期間通知
部２６Ｂが、各演算パイプライン２２−１，２２−２，
…，２２−ｎ毎にそなえられている。この追越し防止制
御信号変更部２６Ａは、ベクトル・レジスタ２１からの
データ供給を受けるリード処理期間と、リード処理期間
後に結果をまとめ上げる収束期間とを必要とするベクト
ル命令については、該当ベクトル命令の収束処理を実行
中の演算パイプライン２２−１，２２−２，…，２２−
ｎに対する追越し防止制御を行なわないように、追越し
防止制御部２５から出力される追越し防止制御信号を変
更するものである。

【００６５】また、収束期間通知部２６Ｂは、各演算パ
イプライン２２−１，２２−２，…，２２−ｎが有する
収束期間の開始信号(start final sequence;例えば収束
期間開始時に立ち上がるパルス信号）と収束期間の終了
信号(terminal final sequence；例えば収束期間終了時
に立ち上がるパルス信号）とに基づいて、各演算パイプ
ライン２２−１，２２−２，…，２２−ｎが前述した収
束期間にあるか否かを、収束期間通知信号として対応す
る追越し防止制御信号変更部２６Ａへ出力するもので、
例えば、図９に示すように構成されている。

【００６６】図９において、２６ａはＯＲゲート、２６
ｂはＡＮＤゲート、２６ｃはフリップフロップ、２６ｅ
はインバータ（ＮＯＴゲート）であり、ＯＲゲート２６
ａは、開始信号とフリップフロップ２６ｃからのデータ
出力との論理和をとるものであり、ＡＮＤゲート２６ｂ
は、ＯＲゲート２６ａからの論理和出力と、終了信号の
インバータ２６ｅによる反転信号との論理積をとるもの
である。

【００６７】また、フリップフロップ２６ｃは、ＡＮＤ
ゲート２６ｂからの論理積出力に応じてデータ出力を
“１”に立ち上げるもので、ＯＲゲート２６ａに開始信
号が入力されると、フリップフロップ２６ｃのデータ出
力は立ち上がって“１”にセットされる一方、ＡＮＤゲ
ート２６ｂに終了信号が入力されると、フリップフロッ
プ２６ｃのデータ出力は“１”から“０”にリセットさ
れるようになっている。つまり、フリップフロップ２６
ｃのデータ出力（収束期間通知手段）は、各演算パイプ
ライン２２−１，２２−２，…，２２−ｎが収束処理を
実行中（収束期間中）、“１”に立ち上がっている。

【００６８】そして、追越し防止制御信号変更部２６Ａ
をなすＡＮＤゲート２６ｄは、追越し防止制御部２５に
より生成される追越し防止制御信号と、フリップフロッ
プ２６ｃのデータ出力（収束期間通知手段）のインバー
タ（ＮＯＴゲート）２６ｆによる反転信号との論理積を
とるもので、フリップフロップ２６ｃのデータ出力が
“１”の間は、収束期間であるので、追越し防止制御信
号は、ＡＮＤゲート２６ｄで強制的に“０”に変更され
る一方、フリップフロップ２６ｃのデータ出力が“０”
の時は、追越し防止制御信号はそのまま出力されるよう
になっている。

【００６９】次に、上述のごとく構成されているベクト
ル処理装置の動作について、図１０〜図１８を参照しな
がら説明する。〔該当命令の動作の説明〕まず、該当命令の動作に関して説明する。ただし、実際
のインプリメンテーションの都合により、ここに記す動
作とは若干異なる動作をすることもある。ベクトル・レ
ジスタ２１上のデータの総和を求める総和演算命令や、
ベクトル・レジスタ２１上のデータの最大値もしくは最
小値を求める検索演算命令では、元となるデータをベク
トル・レジスタ２１から供給を受ける。

【００７０】総和演算命令では、順次、累和を求めるこ
とになるが、処理速度の向上のために、パイプラインの
ステージ分の部分累和を、多重にもつ演算器分だけ生成
する。次に、総和演算の結果を求めるために、これらの
部分和を全て足し込む。総和演算では、この部分和を足
し込む処理を実行する期間が収束期間となる。検索演算
命令では、順次、比較し選択することになるが、この場
合も、ステージ数分の部分的な選択結果が、多重にもつ
演算器分だけ生成された後、これらの部分的な選択結果
の中から最終的に１つの結果を求める。検索演算では、
この部分的な選択結果の中から最終的な１つの結果を求
める操作を実行する期間が収束期間となる。

【００７１】これらの収束期間における処理は、ベクト
ル・レジスタ２１からのデータ供給を受けない処理のた
め、ベクトル・レジスタ２１のリンクによる追越し防止
制御は不要である。〔一般的な追越し防止制御の説明〕追越し防止制御を司るベクトル処理装置の部分は、一例
をあげると次のようになっている。命令の発信と進行状
況とを管理する命令発信／管理部２７が命令を発信する
ときに、その命令の発信以前に実行を開始され、未だそ
の実行を完了していない命令との間にオペランド・レジ
スタのリンクがあるかどうかをチェックし、リンクがあ
れば、追越し防止制御部２５にリンク条件が成立したこ
とを通知する。

【００７２】このリンク条件は、リンクの成立したベク
トル・レジスタ２１にデータを書き込む先行命令の実行
を完了して、レジスタ・リンクが解消したときに解除さ
れる。レジスタ・リンクが複数存在するときは、全ての
レジスタ・リンクが解消されたときにリンク条件を解除
する。リンク条件の成立中は、先行命令のデータ書込が
中断されることを検出すると、追越し防止制御部２５が
起動される。この追越し防止制御部２５は、全ての演算
パイプライン２２−１，２２−２，…，２２−ｎとスト
ア・パイプライン２３Ｂとに対して処理を一時中断させ
るように通知する。ただし、リンクの起点（親）となる
パイプラインについては、処理の中断は通知しない。先
行命令のデータ書込を再開するか、もしくは、先行命令
を完了すると、追越し防止制御部２５は、全ての演算パ
イプライン２２−１，２２−２，…，２２−ｎとストア
・パイプライン２３Ｂとに対して処理を再開するように
通知する。

【００７３】実際には、各演算パイプライン２２−１，
２２−２，…，２２−ｎのベクトル・レジスタ２１から
のデータ読出のスループットは、どの演算パイプライン
２２−１，２２−２，…，２２−ｎでも等しいようにし
て、処理スループットの差による動的な追越し防止制御
を不要としている。このため、スループットの変化する
リンクの親となるパイプラインはロード・パイプライン
２３Ｂに限定される。演算パイプライン２２−１，２２
−２，…，２２−ｎ間の追越し防止については、全ての
演算パイプライン２２−１，２２−２，…，２２−ｎに
対して同時に処理の中断と再開とを指示することで回避
されている。

【００７４】なお、インプリメンテーションの都合によ
り、実際には、低スループットの演算パイプラインもベ
クトル処理装置上に存在している。このような場合に
は、通常は、この低スループットのパイプラインは、他
のパイプラインとのリンク動作を禁止するように命令発
信の段階で制御されている。とは言っても、より性能を
追求する制御では、低スループットのパイプラインと言
えども、制限付きでリンク動作をさせることがある。

【００７５】一例を挙げれば、先行する命令を処理する
パイプラインのスループットが高いか等しければ、その
パイプラインの書込結果を読み出すような形のリンク動
作を行なうことは可能である。禁止されているのは、低
スループットの演算パイプラインの書込結果を使用する
形で、高スループットのパイプラインが該低スループッ
トのパイプラインにリンクして動作することである。

【００７６】〔リード処理期間の説明〕リード処理期間は、命令発信／管理部２７からの命令で
最初に処理するデータを演算パイプライン２２−１，２
２−２，…，２２−ｎがベクトル・レジスタ２１から受
け取った時点を開始とし、その命令で最後に処理するデ
ータを演算パイプライン２２−１，２２−２，…，２２
−ｎがベクトル・レジスタ２１から受け取った時点を完
了とする。

【００７７】〔追越し防止制御信号変更部２６Ａ（Ａ
ＮＤゲート２６ｄ）を追越し防止制御部２５側に、収束
期間通知部２６Ｂを命令発信／管理部２７側にそなえた
場合の説明〕ここでは、命令発信／管理部２７から追越し防止制御部
２５に対して、各演算パイプライン２２−１，２２−
２，…，２２−ｎの処理が収束期間に入ったことを演算
パイプライン情報とともに通知する機能と、収束期間が
完了したことを演算パイプライン情報とともに通知する
機能とが追加されている。つまり、図９により前述した
収束期間通知部２６Ｂとしての機能が命令発信／管理部
２７にそなえられている。

【００７８】また、追越し防止制御部２５には、各演算
パイプライン２２−１，２２−２，…，２２−ｎに対す
る処理の一時中断（追越し防止制御信号）を通知する機
能が各演算パイプライン２２−１，２２−２，…，２２
−ｎ毎に設けられているが、その追越し防止制御部２５
における各追越し防止制御信号出力用信号線毎に、追越
し防止制御信号変更部２６Ａが設けられ、演算パイプラ
イン２２−１，２２−２，…，２２−ｎのうち、収束期
間にある演算パイプラインには処理の一時中断（追越し
防止制御信号）が通知されないようになっている。

【００７９】具体的には、命令発信／管理部２７では、
命令をデコードして収束期間をもつ命令であることを検
出すると、その命令を発信する演算パイプライン２２−
１，２２−２，…，２２−ｎの管理部（図示せず）に収
束期間を有する命令である旨のフラグを立てる。演算パ
イプライン側管理部では、ベクトル長からリード期間に
要する時間を計算し、追越し防止制御部２５からの処理
の一時中断を通知する機能による情報を使用して、リー
ド処理期間を正確に把握する。

【００８０】リード処理期間の完了とともに、収束期間
が開始されるわけであるから、この時に追越し防止制御
部２５に対して、収束期間通知部２６Ｂにより、その演
算パイプライン２２−１，２２−２，…，２２−ｎが収
束期間に入ったことを通知する。このとき通知される収
束期間通知信号は、前述した通り、収束期間にあるとき
にはその演算パイプライン２２−１，２２−２，…，２
２−ｎに対応する信号線が“１”に立ち上がり、それ以
外のときは“０”となるものである。

【００８１】そして、追越し防止制御信号出力用の信号
線上に、前述のように追越し防止制御信号変更部２６Ａ
をなすＡＮＤゲート２６ｄを設けることで、対応する演
算パイプライン２２−１，２２−２，…，２２−ｎから
の収束期間通知信号（フリップフロップ２６ｃのデータ
出力）が“０”のときには、追越し防止制御信号は、そ
のままＡＮＤゲート２６ｄを通過して対応する演算パイ
プライン２２−１，２２−２，…，２２−ｎに通知され
る一方、対応する演算パイプライン２２−１，２２−
２，…，２２−ｎからの収束期間通知信号が“１”のと
きには、追越し防止制御信号は、ＡＮＤゲート２６ｄに
より“０”に変更されてから対応する演算パイプライン
２２−１，２２−２，…，２２−ｎに通知される。

【００８２】これにより、従来、図１０に示すように、
追越し防止制御信号の出力時には収束期間であっても完
全に中断されていた処理が、本実施例では、収束期間中
にある演算パイプラインについては変更された追越し防
止制御信号を受けることにより、図１１に示すように、
中断されることなく実行されるようになる。〔追越し防止制御信号変更部２６Ａおよび収束期間通
知部２６Ｂを各演算パイプライン側にそなえた場合の動
作の説明〕ここでは、各演算パイプライン２２−１，２２−２，
…，２２−ｎ毎に追越し防止制御信号変更部２６Ａおよ
び収束期間通知部２６Ｂをそなえ、各演算パイプライン
自身のシーケンサ（開始信号，終了信号）に基づいて、
収束期間通知部２６Ｂにより自分が収束期間にいること
を検出し、収束期間中は、追越し防止制御信号変更部２
６Ａにより、追越し防止制御部２５から各演算パイプラ
イン２２−１，２２−２，…，２２−ｎに対する追越し
防止制御信号を、“１”から“０”に変更するようにし
ている。

【００８３】なお、各演算パイプライン２２−１，２２
−２，…，２２−ｎには、命令，ベクトル長，起動信号
を受け取って処理を実行できるようにデータフローを制
御するための内部シーケンサ（図示せず）が用意されて
いる。この内部シーケンサは、データフローを制御する
ための命令の各種シーケンスを実行できるように、命令
に伴うシーケンス連鎖の手順を滞りなく実行できるよう
になっている。

【００８４】収束期間通知部２６Ｂでは、リード処理期
間の終了と収束期間開始との情報を内部シーケンサから
受け取って、収束期間以外のときは、追越し防止制御信
号変更部２６Ａ（ＡＮＤゲート２６ｄ）により、追越し
防止制御信号をそのまま通過させるが、対応する演算パ
イプラインに対する収束期間のときには、追越し防止制
御信号を“０”に変更する。

【００８５】これにより、上述のように追越し防止制御
信号変更部２６Ａおよび収束期間通知部２６Ｂを各演算
パイプライン側にそなえた場合にも、従来、図１０に示
すように、追越し防止制御信号の出力時には収束期間で
あっても完全に中断されていた処理が、本実施例では、
収束期間中にある演算パイプラインについては変更され
た追越し防止制御信号を受けることにより、図１１に示
すように、中断されることなく実行されるようになる。

【００８６】〔演算パイプラインの一構成例およびそ
の動作の説明〕ここで、演算パイプラインの一例として、図１３に示す
ように４段のステージから成るパイプライン式の加算器
２２ａ〜２２ｄを、図１２に示すように４個有する総和
演算パイプライン２２Ａを示す。なお、図１３におい
て、２８ａは第１ステージ・レジスタ、２８ｂは第２ス
テージ・レジスタ、２８ｃは第３ステージ・レジスタ、
２８ｄは第４ステージ・レジスタ、２８ｅは転送用中継
レジスタ、２９はセレクタ、３０は指数差計算手段、３
１は桁合わせ手段、３２は加算／減算手段、３３は正規
化手段である。また、各加算器２２ａ〜２２ｄのステー
ジ段数や、加算器の数については、処理装置毎に最適な
段数が用意され、処理する命令（検索演算命令等）によ
っては加算器を比較選択手段とすることもできる。

【００８７】各加算器２２ａ〜２２ｄの第１ステージは
桁合わせに先立つ指数比較処理、第２ステージは桁合わ
せ処理を実行する。第３ステージは加算／減算処理を実
行する。第４ステージは正規化処理である。加算器２２
ａはベクトル・レジスタ中のデータ・エレメント番号の
４による剰余が０のエレメントを処理し、加算器２２ｂ
はエレメント番号の４による剰余が１のエレメントを処
理し、加算器２２ｃはエレメント番号の４による剰余が
２のエレメントを処理し、加算器２２ｄはエレメント番
号の４による剰余が３のエレメントを処理するように構
成されている。

【００８８】また、各加算器２２ａ〜２２ｄを一つにま
とめるために、加算器２２ｂ〜２２ｄから加算器２２ａ
に対して結果を転送することができるようになってい
る。総和演算では、ベクトル・レジスタ２１からのデー
タ供給を受けるリード処理期間中は、第４ステージのデ
ータは第１ステージに戻されて、加算器２２ａ〜２２ｄ
は累和加算器として動作する。また、４つの加算器２２
ａ〜２２ｄは並列に動作する。最終リード処理期間中は
各加算器２２ａ〜２２ｄ中に４つの部分和を生成する。

【００８９】加算器２２ａには、Σ（Ｅ_16i) ，Σ（Ｅ
_16i+4），Σ（Ｅ_16i+8），Σ（Ｅ _16i+12）の４種類の
部分和が生成される。ここで、Ｅ_iはエレメント番号ｉ
のデータ・エレメントの値である。収束期間では、各部
分和を取りまとめる手段は、幾つも存在しえるが、ここ
では、その中の一例を図１４に示す。

【００９０】まず、各加算器２２ａ〜２２ｄ中で、４つ
の部分和を足し合わせて各々１つの部分結果を生成す
る。次に、これらの４つの部分結果を足し合わせて最終
的な結果を演算する。ここでも、加算器２２ａを例にと
って、部分結果を生成する様子を説明する。収束期間に
入った瞬間に、どの部分和がどのステージにいるかにつ
いては、ＶＬ長に依存するので、Σ（Ｅ_16i) の部分和
が第１ステージ・レジスタ２８ａにセットされるまで空
足しを行ない演算順序を保証する。第１ステージ・レジ
スタ２８ａで２τの間、部分和Σ（Ｅ_16i) をホールド
する。

【００９１】その間に、第１ステージのもう一方のレジ
スタ２８ａに部分和Σ（Ｅ_16i+4）をセットする。部分
和Σ（Ｅ_16i) と部分和Σ（Ｅ_16i+4）を第１ステージ
から第２ステージに移動させ加算処理を開始するととも
に、部分和Σ（Ｅ_16i+8）を第１ステージ・レジスタ２
８ａにセットし、２τの間、ホールドする。部分和Σ
（Ｅ_16i+8）をホールド中に、もう一つの第１ステージ
・レジスタ２８ａに部分和Σ（Ｅ_16i+12）をセットす
る。そして、部分和Σ（Ｅ_16i+8）と部分和Σ（Ｅ
_16i+12）とを加算する。

【００９２】続いて、部分和｛Σ（Ｅ_16i) ＋Σ（Ｅ
_16i+4）｝を第１ステージ・レジスタ２８ａにセット
し、３τの間、ホールドする。その間に部分和｛Σ（Ｅ
_16i+8）＋Σ（Ｅ_16i+12）｝をもう一方の第１ステージ
・レジスタ２８ａにセットして加算処理を実行して加算
器２２ａの中間結果を求める。収束期間における、この
中間和を求める動作は、各加算器２２ａ〜２２ｄで並行
して行なわれる。

【００９３】最終的な結果を求めるための演算は、加算
器２２ａで実行する。加算器２２ａでは、第１ステージ
・レジスタ２８ａに加算器２２ａの中間和をホールド
し、加算器２２ｂの中間和がもう一方の第１ステージ・
レジスタ２８ａにセットされるのを待つ。そして、加算
器２２ａと加算器２２ｂとの中間和どうしを加算して中
間和Ａを求める。この中間和Ａは、第１ステージ・レジ
スタ２８ａ上でホールドされ、加算器２２ｃの中間和が
もう一方の第１ステージ・レジスタ２８ａにセットされ
るのを待つ。そして、中間和Ａと加算器２２ｃの中間和
が加算されて、中間和Ｂが生成される。この中間和Ｂ
は、第１ステージ・レジスタ２８ａでホールドされ、加
算器２２ｄの中間和がもう一方の第１ステージ・レジス
タ２８ａにセットされるのを待つ。そして、中間和Ｂと
加算器２２ｄの中間和とを加算して、最終的な結果を生
成する。

【００９４】〔付加演算器付き演算パイプラインに本
発明を適用した実施例の説明〕次に、各演算パイプライン２２−１，２２−２，…，２
２−ｎが、基本演算器と収束を処理する付加演算器とを
有する構成のもので（例えば図１７参照）、収束処理を
付加演算器により実行し、収束処理中、基本演算器によ
り後続の他の演算命令を実行できるものである場合につ
いて説明する。

【００９５】このような場合も、基本演算器から切り離
されて収束期間に入ってから、その命令を完了するまで
の収束期間中、付加演算器では、追越し防止制御部２５
から各演算パイプライン２２−１，２２−２，…，２２
−ｎに対する処理の一時中断を通知する手段による情報
（追越し防止制御信号）を、追越し防止制御信号変更部
２６Ａにより受け付けないようにしている。

【００９６】付加演算器を使用する場合には、内部シー
ケンサについても、基本演算器部分と付加演算器部分と
に分割されている。付加演算器部分の内部シーケンサ
は、基本演算器部分の内部シーケンサから起動され、収
束期間に入る時点で基本演算器部分から切り離される旨
の通知を受ける。付加演算器部分の内部シーケンサは、
基本演算器部分から切り離されると収束のためのシーケ
ンスを起動する。

【００９７】収束期間通知部２６Ｂは、リード期間の終
了と収束期間開始との情報を付加演算器部分の内部シー
ケンサから受け取って、追越し防止制御信号変更部２６
Ａにより、収束期間以外のときは、追越し防止制御信号
をそのまま通過させるが、対応する演算パイプライン２
２−１，２２−２，…，２２−ｎの付加演算器に対する
収束期間の時には追越し防止制御信号を“０”に変更す
る。

【００９８】基本演算器部分については、付加演算器部
分を切り離した後は、付加演算器部分が演算を完了する
まで、付加演算器部分を必要としない演算を実行可能と
して、命令発信／管理部２７からの起動待ちとなる。付
加演算器部分が命令を完了し且つ基本演算器部分が付加
演算器部分を使用しない命令のリード処理期間を完了す
るか、付加演算器部分と基本演算器部分との双方ともに
命令の実行を完了していれば、その演算パイプライン２
２−１，２２−２，…，２２−ｎは、付加演算器を使用
する命令を実行可能になる。

【００９９】これにより、収束処理を行なう付加演算器
付きの演算パイプラインについても、従来、図１５に示
すように、追越し防止制御信号の出力時には収束期間で
あっても完全に中断されていた処理が、本実施例では、
収束期間中にある演算パイプラインの付加演算器につい
ては変更された追越し防止制御信号を受けることによ
り、図１６に示すように、中断されることなく実行され
るようになる。

【０１００】〔付加演算器付き演算パイプラインの一
構成例およびその動作の説明〕ここでは、付加演算器付き演算パイプラインの一例とし
て、図１７に示すように、４段のステージから成るパイ
プライン式の基本演算器（図１３に示した加算器と同様
構成のもの）３４ａ〜３４ｄと、４段のステージから成
るパイプライン式の付加演算器（図１３に示した加算器
と同様構成のもの）３５ａ〜３５ｄとを組み合わせた複
合演算器３６ａ〜３６ｄを４つもつような総和演算パイ
プライン２２Ｂを示す。

【０１０１】なお、ステージ段数や加算器の数について
は、処理装置毎に最適な段数が用意され、処理する命令
（検索演算命令等）によっては加算器を比較選択手段と
することもできる。また、前述したものと同様に、各演
算器（加算器）３４ａ〜３４ｄおよび３５ａ〜３５ｄの
第１ステージは桁合わせに先立つ指数比較処理、第２ス
テージは桁合わせ処理を実行する。第３ステージは加算
／減算処理を実行する。第４ステージは正規化処理であ
る。

【０１０２】複合演算器３６ａはベクトル・レジスタ２
１中のデータ・エレメント番号の８による剰余が０と１
のエレメントを処理し、複合演算器３６ｂはエレメント
番号の８による剰余が２と３のエレメントを処理し、複
合演算器３６ｃはエレメント番号の８による剰余が４と
５のエレメントを処理し、複合演算器３６ｄはエレメン
ト番号の８による剰余が６と７のエレメントを処理する
ように構成されている。

【０１０３】また、各付加加算器３５ａ〜３５ｄの結果
を一つにまとめるために、付加加算器３５ｂ，付加加算
器３５ｃ，付加加算器３５ｄから付加加算器３５ａに対
して結果を転送できるようになっている。そして、リー
ド処理期間には、基本演算器３４ａ〜３４ｄからなる基
本演算部３４では、連続する２つのエレメントの和を求
めて、付加演算器３５ａ〜３５ｄからなる付加演算部３
５に転送する。付加演算部３５は基本演算部３４から受
け取った中間和を足し込む。リード期間が終了するとき
には、付加演算部内に４つの部分和が生成されている。
複合演算器３６ａを例にとると、この４つの部分和は、
Σ（Ｅ_32i＋Ｅ_32i+1) ，Σ（Ｅ_32i+8＋Ｅ_32i+9），
Σ（Ｅ_32i+16＋Ｅ₃₂ _i+17），Σ（Ｅ_32i+24＋Ｅ_32i+25）
となる。ここで、Ｅ_iはエレメント番号ｉのデータ・エ
レメントの値である。

【０１０４】収束期間に入ると、付加演算部３５は基本
演算部３４のデータバスからのデータを受け付けないよ
うにする。続いて、４つの部分和から中間結果を計算
し、最後に４つの中間結果から最終結果を計算する。複
合演算器３６ａを例にとって中間結果を求める手順を図
１８により説明する。

【０１０５】まず、演算順序を保証するために、部分和
Σ（Ｅ_32i＋Ｅ_32i+1) が第１ステージ・レジスタ２８
ａ上に来るまで空足しを行なう。その部分和は第１ステ
ージ・レジスタ２８ａ上で２τ間ホールドされる。その
間に部分和Σ（Ｅ_32i+8＋Ｅ _32i+9）をもう一つの第１
ステージ・レジスタ２８ａにセットする。そして、部分
和Ａの計算を開始する。

【０１０６】次に、部分和Σ（Ｅ_32i+16＋Ｅ_32i+17）を
第１ステージ・レジスタ２８ａにセットし２τの間ホー
ルドする。その間に部分和Σ（Ｅ_32i+24＋Ｅ_32i+25）を
もう一方の第１ステージ・レジスタ２８ａにセットす
る。そして、もう一つの部分和Ｂを計算する。部分和Ａ
を第１ステージ・レジスタ２８ａに２τの間ホールド
し、その間に部分和Ｂをもう一方の第１ステージ・レジ
スタ２８ａにセットし、そして中間結果を計算する。

【０１０７】収束期間における、この中間結果を求める
動作は、各付加演算器３５ａ〜３５ｄで並行して行なわ
れる。最終的な結果を求めるための演算は、付加演算器
３５ａで実行する。付加演算器３５ａでは、第１ステー
ジ・レジスタ２８ａに付加演算器３５ａの中間結果をホ
ールドし、付加演算器３５ｂの中間結果がもう一方の第
１ステージ・レジスタ２８ａにセットされるのを待つ。
そして、付加演算器３５ａと付加演算器３５ｂの中間結
果どうしを加算して中間結果Ａを求める。この中間結果
Ａは、第１ステージ・レジスタ２８ａ上でホールドさ
れ、付加演算器３５ｃの中間結果がもう一方の第１ステ
ージ・レジスタ２８ａにセットされるのを待つ。

【０１０８】そして、中間結果Ａと付加演算器３５ｃの
中間結果とが加算されて中間結果Ｂが生成される。この
中間結果Ｂは、第１ステージ・レジスタ２８ａでホール
ドされ、付加演算器３５ｄの中間結果がもう一方の第１
ステージ・レジスタ２８ａにセットされるのを待つ。そ
して、中間結果Ｂと付加演算器３５ｄの中間結果とを加
算して、最終的な結果を生成する。

【０１０９】このように、本発明の第２実施例のベクト
ル処理装置によれば、追越し防止制御部２５から追越し
防止制御信号が出力された際に、演算パイプライン２２
−１，２２−２，…，２２−ｎ，２２Ａ，２２Ｂが収束
処理のシーケンスを実行中で、収束期間条件が成立して
いる間は、追越し防止制御信号変更部２６Ａにより追越
し防止制御部２５からの追越し防止制御信号が変更さ
れ、収束処理中の演算パイプライン２２に対する追越し
防止制御が禁止されるので、追越し防止制御信号変更部
２６Ａおよび収束期間通知部２６Ｂという極めて少量の
物量の増加によるだけで、収束期間におけるレジスタ・
リンクによる追越し制御のオーバヘッドを回避すること
ができ、性能の向上を実現することができる。

【０１１０】

【発明の効果】以上詳述したように、本発明のベクトル
処理装置（請求項１，２）によれば、スループットの少
ない演算パイプラインを、１つのバンクスロットしか使
用しないメモリ・アクセス・パイプライン（ストア・パ
イプライン）と共用し、演算パイプラインをオーバラッ
プさせて実行することにより、演算スループットの大幅
な向上を実現できる効果がある。

【０１１１】また、本発明のベクトル処理装置（請求項
３〜５）によれば、追越し防止制御部２５から追越し防
止制御信号が出力された際に、演算パイプラインが収束
処理のシーケンスを実行中で、収束期間条件が成立して
いる間は、変更部追越し防止制御信号が変更され、収束
処理中の演算パイプラインに対する追越し防止制御が禁
止されるので、処理速度の大幅な改善を実現できる効果
がある。

【図面の簡単な説明】

【図１】第１の発明の原理説明図である。

【図２】第２の発明の原理ブロック図である。

【図３】本発明の第１実施例としてのベクトル処理装置
を示すブロック図である。

【図４】第１実施例の動作を説明するためのタイミング
チャートである。

【図５】第１実施例のバンク管理部の構成例を示すブロ
ック図である。

【図６】第１実施例の動作を説明するためのタイミング
チャートである。

【図７】第１実施例の動作を説明するためのタイミング
チャートである。

【図８】本発明の第２実施例としてのベクトル処理装置
を示すブロック図である。

【図９】第２実施例における追越し防止制御信号変更部
の構成を示す回路図である。

【図１０】第２実施例の動作を説明するための図であ
る。

【図１１】第２実施例の動作を説明するための図であ
る。

【図１２】第２実施例の演算パイプラインの構成例を示
すブロック図である。

【図１３】第２実施例の加算器の構成例を示すブロック
図である。

【図１４】第２実施例の演算パイプラインの動作例を説
明するためのタイミングチャートである。

【図１５】第２実施例の動作を説明するための図であ
る。

【図１６】第２実施例の動作を説明するための図であ
る。

【図１７】第２実施例の付加演算器付き演算パイプライ
ンの構成例を示すブロック図である。

【図１８】第２実施例の付加演算器付き演算パイプライ
ンの動作例を説明するためのタイミングチャートであ
る。

【図１９】一般的なバンクスロットのタイミング設定例
を示すタイミングチャートである。

【符号の説明】

１−０，１−１，…，１−ｎベクトル・レジスタ２メモリ・アクセス・パイプライン２Ａロード・パイプライン２Ｂストア・パイプライン３Ａ，３Ｂ−０，３Ｂ−１，…，３Ｂ−ｍ書込レジス
タ４Ａ，４Ｂ−０，４Ｃ−０，４Ｂ−１，４Ｃ−１，…，
４Ｂ−ｍ，４Ｃ−ｍ読出レジスタ５−０，５−１，…，５−ｍ演算パイプライン６命令制御部７バンク管理部７ａバンクスロット・カウンタ１１−１，１１−２，１１−３管理レジスタ１２バンクスロット割当回路１３通知レジスタ１４起動信号制御部１５割算パイプライン１５ａ〜１５ｆ割算器２０主記憶部２１ベクトル・レジスタ２２，２２−１，２２−２，…，２２−ｎ演算パイプ
ライン２２Ａ，２２Ｂ総和演算パイプライン２２ａ〜２２ｄ加算器２３−１，２３−２，…，２３−ｍメモリ・アクセス
・パイプライン２３，２３Ａロード・パイプライン２３Ｂストア・パイプライン２４主記憶部２５追越し防止制御部２６変更部２６Ａ追越し防止制御信号変更部２６Ｂ収束期間通知部２６ａＯＲゲート２６ｂＡＮＤゲート２６ｃフリップフロップ２６ｄＡＮＤゲート２６ｅ，２６ｆインバータ（ＮＯＴゲート）２７命令発信／管理部２８ａ第１ステージ・レジスタ２８ｂ第２ステージ・レジスタ２８ｃ第３ステージ・レジスタ２８ｄ第４ステージ・レジスタ２８ｅ転送用中継レジスタ２９セレクタ３０指数差計算手段３１桁合わせ手段３２加算／減算手段３３正規化手段３４基本演算部３４ａ〜３４ｄ基本演算器３５付加演算部３５ａ〜３５ｄ付加演算器３６ａ〜３６ｄ複合演算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者今野勝彦神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者渥美宏昭神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】インターリーブされた複数のバンク単位
に複数のエレメント・データを記憶するベクトル・レジ
スタ（１−０，…，１−ｎ）と、該ベクトル・レジスタ（１−０，…，１−ｎ）の各エレ
メント・データをアクセスする複数の演算パイプライン
（５−０，…，５−ｍ）および１つまたは複数のメモリ
・アクセス・パイプライン（２）と、前記の演算パイプライン（５−０，…，５−ｍ）および
メモリ・アクセス・パイプライン（２）が各バンク単位
をアクセスできるタイミングを示すバンクスロットを管
理するバンク管理部（７）とを有し、前記の演算パイプライン（５−０，…，５−ｍ）および
メモリ・アクセス・パイプライン（２）が該ベクトル・
レジスタ（１−０，…，１−ｎ）の各バンク単位を順次
アクセスして各エレメント・データを処理するベクトル
処理装置において、前記複数の演算パイプライン（５−０，…，５−ｍ）の
中に、他の演算パイプラインに比べて演算スループット
の低い演算パイプライン（１５）を少なくとも１つ有
し、該バンク管理部（７）により、前記の演算パイプライン
（５−０，…，５−ｍ）およびメモリ・アクセス・パイ
プライン（２）が該ベクトル・レジスタ（１−０，…，
１−ｎ）をアクセスするための各アクセス・タイミング
を規定する際に、前記複数の演算パイプライン（５−
０，…，５−ｍ）のうちの演算スループットの低い演算
パイプライン（１５）が該ベクトル・レジスタ（１−
０，…，１−ｎ）をアクセスするタイミングは、前記メ
モリ・アクセス・パイプライン（２）として割り付けら
れたタイミングを用いることを特徴とする、ベクトル処
理装置。
【請求項２】前記複数の演算パイプライン（５−０，
…，５−ｍ）のうちの演算スループットの低い演算パイ
プライン（１５）が該ベクトル・レジスタ（１−０，
…，１−ｎ）をアクセスするタイミングは、前記メモリ
・アクセス・パイプライン（２）のうちのストア・パイ
プライン（２Ｂ）が該ベクトル・レジスタ（１−０，
…，１−ｎ）から主記憶部（２０）へストア動作する読
み出しタイミングのバンクスロットに対して割り当てる
ことを特徴とする、請求項１記載のベクトル処理装置。
【請求項３】インターリーブされた複数のバンク単位
に複数のエレメント・データを記憶するベクトル・レジ
スタ（２１）と、該ベクトル・レジスタ（２１）上のデータを入力オペラ
ンドとするか、もしくは、演算結果を該ベクトル・レジ
スタ（２１）に書き込む１つまたは複数の演算パイプラ
イン（２２）と、主記憶部（２４）から該ベクトル・レジスタ（２１）へ
データを転送する１つまたは複数のロード・パイプライ
ン（２３）とを有し、該ロード・パイプライン（２３）から該ベクトル・レジ
スタ（２１）へデータを転送する命令の実行中に、該ロ
ード・パイプライン（２３）が該ベクトル・レジスタ
（２１）に書き込んだデータを入力オペランドとする後
続の演算命令を演算パイプライン（２２）が実行する場
合、命令の実行順序を保証するために、ロード・パイプ
ライン（２３）の実行を後続の演算パイプライン（２
２）の処理が追い越す条件を検出した時に、全ての演算
パイプライン（２２）の実行を一時中断する追越し防止
制御部（２５）をそなえたベクトル処理装置において、該ベクトル・レジスタ（２１）からのデータ供給を受け
るリード処理期間と、該リード処理期間後に結果をまと
め上げる収束期間とを必要とするベクトル命令につい
て、該当ベクトル命令の収束処理を実行中の演算パイプ
ライン（２２）に対する追越し防止制御を行なわないよ
うに、該追越し防止制御部（２５）から出力される追越
し防止制御信号を変更する変更部（２６）がそなえられ
ていることを特徴とする、ベクトル処理装置。
【請求項４】該変更部（２６）が、該演算パイプライ
ン（２５）にそなえられていることを特徴とする、請求
項３記載のベクトル処理装置。
【請求項５】該当ベクトル命令の収束処理を実行中の
演算パイプライン（２２）が、基本演算器と収束を処理
する付加演算器とを有する構成のもので、収束処理を該
付加演算器により実行し、収束処理中、該基本演算器に
より後続の他の演算命令を実行できるものである場合に
は、収束処理中、該変更部（２６）が、該付加演算器に
対してのみ追越し防止制御を行なわないように、該追越
し防止制御信号を変更することを特徴とする、請求項３
または４に記載のベクトル処理装置。