JPH07200708A - ファジイ論理制御装置 - Google Patents
ファジイ論理制御装置Info
- Publication number
- JPH07200708A JPH07200708A JP6299790A JP29979094A JPH07200708A JP H07200708 A JPH07200708 A JP H07200708A JP 6299790 A JP6299790 A JP 6299790A JP 29979094 A JP29979094 A JP 29979094A JP H07200708 A JPH07200708 A JP H07200708A
- Authority
- JP
- Japan
- Prior art keywords
- rules
- value
- fuzzy
- output
- polynomial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
- G06N7/043—Analogue or partially analogue implementation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Mathematical Analysis (AREA)
- Molecular Biology (AREA)
- Fuzzy Systems (AREA)
- Biomedical Technology (AREA)
- Algebra (AREA)
- Artificial Intelligence (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Health & Medical Sciences (AREA)
- Automation & Control Theory (AREA)
- General Health & Medical Sciences (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Electronic Switches (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】
【目的】 アナログ形ファジイ論理制御装置は、出力値
が入力変数の多項式関数であるファジイルールの集合の
実行を可能にするものである。 【構成】 制御装置は最初異なるルールの重みを決定
し、それから異なるルールの下に出力値を送る多項式の
各係数に対し大域的値を評価することにより動作する。
最終的に制御装置は、係数が前もって評価した大域的値
である多項式の値を評価することにより決定される大域
的出力値を送る。
が入力変数の多項式関数であるファジイルールの集合の
実行を可能にするものである。 【構成】 制御装置は最初異なるルールの重みを決定
し、それから異なるルールの下に出力値を送る多項式の
各係数に対し大域的値を評価することにより動作する。
最終的に制御装置は、係数が前もって評価した大域的値
である多項式の値を評価することにより決定される大域
的出力値を送る。
Description
【０００１】
【産業上の利用分野】本発明はアナログ型のファジイ論
理制御装置に係り、特に入力変数の同じ集合の同数の多
項式として表現され得る夫々関連する出力値であるファ
ジイ（あいまい）ルールの集合を実行するアナログ型フ
ァジイ論理制御装置であって、上記多項式の係数は相異
なるルールに特定な（恐らく０に等しい）所定の値を有
し、および上記ルールのそれぞれは、上記入力変数の一
つと基準値の間のあいまいな関係より構成される少くと
も一つの条件を具備するようになっているものである。
理制御装置に係り、特に入力変数の同じ集合の同数の多
項式として表現され得る夫々関連する出力値であるファ
ジイ（あいまい）ルールの集合を実行するアナログ型フ
ァジイ論理制御装置であって、上記多項式の係数は相異
なるルールに特定な（恐らく０に等しい）所定の値を有
し、および上記ルールのそれぞれは、上記入力変数の一
つと基準値の間のあいまいな関係より構成される少くと
も一つの条件を具備するようになっているものである。
【０００２】
【従来の技術および発明が解決しようとする課題】出力
値が所定の常数であるファジイルールを実行するために
は周知のファジイ論理制御装置が設けられている。この
ようなファジイルールは入力空間のファジイ部分集合と
出力空間の点との間のアソシエーションを規定する。典
型的にはこのような周知のファジイルールは次の形式を
とることになる。即ちもしｘ1 〜ｐ 1 およびｘ2 〜ｐ2
ならば、その時はｙ＝ｕとなる。茲にｐ1 とｐ2 とはフ
ァジイドメインもしくは部分集合の中心を規定する基準
値であり、ｕはある寸法の出力空間の点を規定する所定
の一定量（スカラー量もしくは多分ベクトル量）であ
る。
値が所定の常数であるファジイルールを実行するために
は周知のファジイ論理制御装置が設けられている。この
ようなファジイルールは入力空間のファジイ部分集合と
出力空間の点との間のアソシエーションを規定する。典
型的にはこのような周知のファジイルールは次の形式を
とることになる。即ちもしｘ1 〜ｐ 1 およびｘ2 〜ｐ2
ならば、その時はｙ＝ｕとなる。茲にｐ1 とｐ2 とはフ
ァジイドメインもしくは部分集合の中心を規定する基準
値であり、ｕはある寸法の出力空間の点を規定する所定
の一定量（スカラー量もしくは多分ベクトル量）であ
る。
【０００３】今述べたように、ファジイルールは入力空
間のドメイン（定義域）と出力空間の点との間のアソシ
エーションを規定するから、このようなルールの集合
は、入力空間の変数と出力空間の変数との間の関係を領
域毎に規定することを可能にする。
間のドメイン（定義域）と出力空間の点との間のアソシ
エーションを規定するから、このようなルールの集合
は、入力空間の変数と出力空間の変数との間の関係を領
域毎に規定することを可能にする。
【０００４】異なるルールと関連する入力空間のドメイ
ンが論理和的であれば、ルールの集合により規定される
関係はそれぞれ、ドメインをして出力空間の対応点に対
し単に対応せしめる。一方、異なるルールに関連する入
力空間のドメインが相互に重複するならば、ドメインの
重複ゾーンにおけるルールの集合に対し単一大域的出力
量の明白な方式で決定を許可するためにアルゴリズムを
付与することが必要である。
ンが論理和的であれば、ルールの集合により規定される
関係はそれぞれ、ドメインをして出力空間の対応点に対
し単に対応せしめる。一方、異なるルールに関連する入
力空間のドメインが相互に重複するならば、ドメインの
重複ゾーンにおけるルールの集合に対し単一大域的出力
量の明白な方式で決定を許可するためにアルゴリズムを
付与することが必要である。
【０００５】ルールの集合に対し大域的出力値を決定す
るために最も屡使用されるアルゴリズムは重心点（重力
中心）の計算である。このような重力点の計算は異なる
ルールの出力の大きさの重み付け平均値の計算にまで達
し、重み係数はこのようなルールの各々の重み（或はパ
ーチネンス度合い）である。それにも拘らず同じ機能を
完成するために他のアルゴリズムが提案され、かつすべ
てのこのようなアルゴリズムは一般に「デファジフィケ
ーション」（抽出）アルゴリズムとして一般に知られて
いる。
るために最も屡使用されるアルゴリズムは重心点（重力
中心）の計算である。このような重力点の計算は異なる
ルールの出力の大きさの重み付け平均値の計算にまで達
し、重み係数はこのようなルールの各々の重み（或はパ
ーチネンス度合い）である。それにも拘らず同じ機能を
完成するために他のアルゴリズムが提案され、かつすべ
てのこのようなアルゴリズムは一般に「デファジフィケ
ーション」（抽出）アルゴリズムとして一般に知られて
いる。
【０００６】上記記載のアルゴリズムの形式のファジイ
ルールの出力量は一定であるので、入力量と出力量を結
合する関係の傾斜は、ルールそれ自身によって明示的に
規定されないで、重ね合わせ領域におけるルールの結論
を組合せするためのアルゴリズムから導かれる。
ルールの出力量は一定であるので、入力量と出力量を結
合する関係の傾斜は、ルールそれ自身によって明示的に
規定されないで、重ね合わせ領域におけるルールの結論
を組合せするためのアルゴリズムから導かれる。
【０００７】ファジイ論理の或る応用において、ルール
の集合の大域的出力値が変化する正確な方式はある領域
において重要となり得る。ファジイルールの観念の少し
だけより一般的な定式化はしたがって、特にアカデミッ
クプレス社１９９２発行の図書「ファジイシステム理論
とその応用」において寺野、浅居、菅野により提案され
た。この新しい定式化によれば、ファジイルールの出力
値は最早強制的に一定な量ではなくして、また入力値の
関数ともなり得る。このようなルールはその場合例え
ば：ｘ1 ＝ｐ1 およびｘ2 ＝ｐ2 ならば、ｙ＝ｇ
（ｘ1 ，ｘ2 ）によって表現される。
の集合の大域的出力値が変化する正確な方式はある領域
において重要となり得る。ファジイルールの観念の少し
だけより一般的な定式化はしたがって、特にアカデミッ
クプレス社１９９２発行の図書「ファジイシステム理論
とその応用」において寺野、浅居、菅野により提案され
た。この新しい定式化によれば、ファジイルールの出力
値は最早強制的に一定な量ではなくして、また入力値の
関数ともなり得る。このようなルールはその場合例え
ば：ｘ1 ＝ｐ1 およびｘ2 ＝ｐ2 ならば、ｙ＝ｇ
（ｘ1 ，ｘ2 ）によって表現される。
【０００８】本発明は、その出力値が多項式関数として
表現され得るファジイルールに特定的に関係する。
表現され得るファジイルールに特定的に関係する。
【０００９】それぞれの出力値が入力変数の多項式関数
として表現され得るファジイルールの集合の大域的出力
値を評価するためには、標準の手続きが次のように適用
される： −最初に、ルールの各々に対して、上記ルールの重み付
けもしくはパーチネンス度と同様に関連する関数も評価
される。 −次に、異なる出力値から出発して、各ルールの重みを
考慮すれば「デファジフィケーション」アルゴリズムを
適用する場合にルールの集合の大域的出力値が計算され
ることになる。
として表現され得るファジイルールの集合の大域的出力
値を評価するためには、標準の手続きが次のように適用
される： −最初に、ルールの各々に対して、上記ルールの重み付
けもしくはパーチネンス度と同様に関連する関数も評価
される。 −次に、異なる出力値から出発して、各ルールの重みを
考慮すれば「デファジフィケーション」アルゴリズムを
適用する場合にルールの集合の大域的出力値が計算され
ることになる。
【００１０】評価され得るように、上記の進行の方式
は、各ルールに対して異なる多項式の値を評価すること
を必要とする。アナログ装置の助けをかりて手続きを実
施する場合に、多項式を評価することを目的とする電子
回路は、ルールの集合の各ルールに対して与えられねば
ならない。アナログ回路の助けをかりて丁度説明された
プロセスの実施は、ハードウエアにおいて高価であると
いう欠点をしたがって示している。
は、各ルールに対して異なる多項式の値を評価すること
を必要とする。アナログ装置の助けをかりて手続きを実
施する場合に、多項式を評価することを目的とする電子
回路は、ルールの集合の各ルールに対して与えられねば
ならない。アナログ回路の助けをかりて丁度説明された
プロセスの実施は、ハードウエアにおいて高価であると
いう欠点をしたがって示している。
【００１１】
【課題を解決するための手段】本発明の目的は、したが
ってその実施がハードウエアにおいてコストの高くない
プロセスに従って動作するアナログ形ファジイ論理制御
装置を提供することである。
ってその実施がハードウエアにおいてコストの高くない
プロセスに従って動作するアナログ形ファジイ論理制御
装置を提供することである。
【００１２】このような趣旨で、本発明はその主題とし
て、次のようなファジイルールの集合の実施を可能にす
るアナログ形ファジイ論理制御装置を有するもので、即
ち該ファジイルールは、多くの多項式の如く、上記多項
式の係数が相異なるルールに特定の所定の値を有し、上
記ルールの各々は上記入力変数の１つと基準値との間
の、多かれ少かれ真実の関係より構成される少くとも１
つの条件を具備しているものとして表現される夫々関連
される出力値であって、上記制御装置は： −ファジイルールの各々の重みを決定する第１の手段で
あって、上記重みは入力変数の値の比較の結果を、上記
ルールの異なる条件において基準値と組合わせることに
より決定されるもの、を具備し、上記制御装置は更に −上記係数の各々に対し、上記係数の大域的値を評価す
る第２の手段であって、上記大域的値は、異なるルール
において上記係数の異なる値から出発し、上記ルールの
上記夫々の重みを考慮して決定されるもの、および −上記制御装置の出力として、入力変数の上記集合にお
ける多項式の値を送る第３の手段であって、上記多項式
の係数は上記第２の手段により送られる上記大域的値で
あるもの；とを更に具備することを特徴とする制御装置
である。
て、次のようなファジイルールの集合の実施を可能にす
るアナログ形ファジイ論理制御装置を有するもので、即
ち該ファジイルールは、多くの多項式の如く、上記多項
式の係数が相異なるルールに特定の所定の値を有し、上
記ルールの各々は上記入力変数の１つと基準値との間
の、多かれ少かれ真実の関係より構成される少くとも１
つの条件を具備しているものとして表現される夫々関連
される出力値であって、上記制御装置は： −ファジイルールの各々の重みを決定する第１の手段で
あって、上記重みは入力変数の値の比較の結果を、上記
ルールの異なる条件において基準値と組合わせることに
より決定されるもの、を具備し、上記制御装置は更に −上記係数の各々に対し、上記係数の大域的値を評価す
る第２の手段であって、上記大域的値は、異なるルール
において上記係数の異なる値から出発し、上記ルールの
上記夫々の重みを考慮して決定されるもの、および −上記制御装置の出力として、入力変数の上記集合にお
ける多項式の値を送る第３の手段であって、上記多項式
の係数は上記第２の手段により送られる上記大域的値で
あるもの；とを更に具備することを特徴とする制御装置
である。
【００１３】上記に説明した本発明の特徴により、ファ
ジイルールの集合に対する大域的出力値の評価は、多項
式により仮定される値を評価する単一回路のみを必要と
し、ルールの数がどのようであろうと之が実施される。
ジイルールの集合に対する大域的出力値の評価は、多項
式により仮定される値を評価する単一回路のみを必要と
し、ルールの数がどのようであろうと之が実施される。
【００１４】本発明の利点とする所は、多項式の評価回
路がアナログ制御装置による手続の実施の終了時におい
てのみ活動し始めることである。この特性のおかげで、
多重出力をもつ周知のファジイルールの集合に対するア
ナログ制御装置として、或は入力変数の多項式関数であ
る出力値をもつファジイルールの集合に対するアナログ
制御装置としてのいずれかで選択的に配置され得る集積
回路を想像することは比較的容易である。
路がアナログ制御装置による手続の実施の終了時におい
てのみ活動し始めることである。この特性のおかげで、
多重出力をもつ周知のファジイルールの集合に対するア
ナログ制御装置として、或は入力変数の多項式関数であ
る出力値をもつファジイルールの集合に対するアナログ
制御装置としてのいずれかで選択的に配置され得る集積
回路を想像することは比較的容易である。
【００１５】本発明の好適な実施例によれば、入力変数
の多項式関数は１次の多項式機能の関数である。 ｇ（ｘ1 ，ｘ2 ）＝ａ0 ＋ａ1 ｘ1 ＋ａ2 ｘ2
の多項式関数は１次の多項式機能の関数である。 ｇ（ｘ1 ，ｘ2 ）＝ａ0 ＋ａ1 ｘ1 ＋ａ2 ｘ2
【００１６】この後者のケースにおいて、各ファジイル
ールは、一方では、入力（ｘ1 ，ｘ 2 ）〜（ｐ1 ，
ｐ2 ）の特定の状態に関連する出力値ｙを規定し、他方
では（ｐ 1 ，ｐ2 ）の近傍における関数ｙ（ｘ1 ，
ｘ2 ）のグレーディエント（勾配）を規定する。
ールは、一方では、入力（ｘ1 ，ｘ 2 ）〜（ｐ1 ，
ｐ2 ）の特定の状態に関連する出力値ｙを規定し、他方
では（ｐ 1 ，ｐ2 ）の近傍における関数ｙ（ｘ1 ，
ｘ2 ）のグレーディエント（勾配）を規定する。
【００１７】ファジイ論理の最も頻繁な応用は制御に関
するものである。制御関数のグレーディエントが或る領
域で重要である制御において多くの場合が存在する。単
一ルールの結論における制御関数のグレーディエントを
明示的に特定することが出来るという事実は若干のルー
ルを一定の出力で置き換えることを可能にする。これは
関数をファジイルールにより実行することに関し、ハー
ドウエアの節約を潜在的に表現している。付加的に、本
発明のこの後者の変数はアナログ電子回路の形式で得る
ことが簡単である。何となれば、それは多項式に対する
単一の評価回路のみを必要とするものであり、しかもこ
のような多項式はディグリー１を有し、評価回路は実施
すべきルールの数が何であろうと、該評価回路は１つの
入力変数当たりの単一乗算回路のみを必要とする。
するものである。制御関数のグレーディエントが或る領
域で重要である制御において多くの場合が存在する。単
一ルールの結論における制御関数のグレーディエントを
明示的に特定することが出来るという事実は若干のルー
ルを一定の出力で置き換えることを可能にする。これは
関数をファジイルールにより実行することに関し、ハー
ドウエアの節約を潜在的に表現している。付加的に、本
発明のこの後者の変数はアナログ電子回路の形式で得る
ことが簡単である。何となれば、それは多項式に対する
単一の評価回路のみを必要とするものであり、しかもこ
のような多項式はディグリー１を有し、評価回路は実施
すべきルールの数が何であろうと、該評価回路は１つの
入力変数当たりの単一乗算回路のみを必要とする。
【００１８】本発明のその他の特性と利点とは、実例の
みにより、もしくは添付図面を参照することにより与え
られる説明中に現われるものである。
みにより、もしくは添付図面を参照することにより与え
られる説明中に現われるものである。
【００１９】
【実施例】図１は、本発明の好適な実施例に係るファジ
イ論理アナログ制御装置の原理の概略図である。この制
御装置は、出力値が入力変数の１次の多項式関数である
ルールの集合を実施するために与えられる。このような
ルールについてある数が存在し得る。本発明の例におい
て、ファジイルールの手段は２個の入力を有するルール
であり、対応する入力値は夫々図面上でｘ1 とｘ2 によ
り示される。本文でこのようなファジイルールの手段の
各々の出力値はしたがって、 ｙ＝ａ0 ＋ａ1 ｘ1 ＋ａ2 ｘ2 なる形式を有する１次多項式関数の組合せとして表現さ
れる。
イ論理アナログ制御装置の原理の概略図である。この制
御装置は、出力値が入力変数の１次の多項式関数である
ルールの集合を実施するために与えられる。このような
ルールについてある数が存在し得る。本発明の例におい
て、ファジイルールの手段は２個の入力を有するルール
であり、対応する入力値は夫々図面上でｘ1 とｘ2 によ
り示される。本文でこのようなファジイルールの手段の
各々の出力値はしたがって、 ｙ＝ａ0 ＋ａ1 ｘ1 ＋ａ2 ｘ2 なる形式を有する１次多項式関数の組合せとして表現さ
れる。
【００２０】さて図１の原理の概略図を参照すれば、本
発明に係るアナログ制御装置は機能的には２つのブロッ
クに小分割されることが知られる。一方では、図面上で
参照番号３の矩形ボックスにのみ相当する第１のブロッ
クと、他方では、或る数の構成要素が示されておりかつ
参照番号５の破線の輪郭の枠により境界をつけられた第
２のブロックとが見られる。
発明に係るアナログ制御装置は機能的には２つのブロッ
クに小分割されることが知られる。一方では、図面上で
参照番号３の矩形ボックスにのみ相当する第１のブロッ
クと、他方では、或る数の構成要素が示されておりかつ
参照番号５の破線の輪郭の枠により境界をつけられた第
２のブロックとが見られる。
【００２１】第１のブロック或はモジュール３は、一方
では、手段であるファジイルールの各々の重み（或はパ
ーチネンスの度合い）を評価することを目的とする第１
の手段と、他方では、多項式係数ａ0 ，ａ1 又はａ2 の
各々に対し、上記係数の大域的値Ａ0 ，Ａ1 又はＡ2 を
決定する目的の第２の手段とを具備している。
では、手段であるファジイルールの各々の重み（或はパ
ーチネンスの度合い）を評価することを目的とする第１
の手段と、他方では、多項式係数ａ0 ，ａ1 又はａ2 の
各々に対し、上記係数の大域的値Ａ0 ，Ａ1 又はＡ2 を
決定する目的の第２の手段とを具備している。
【００２２】ブロック或はモジュール５に関して、これ
はモジュール３から送られる大域的値Ａ0 ，Ａ1 および
Ａ2 を係数としてとる場合に入力変数Ｘ1 ，Ｘ2 の１次
多項式関数を評価する手段を具備している。
はモジュール３から送られる大域的値Ａ0 ，Ａ1 および
Ａ2 を係数としてとる場合に入力変数Ｘ1 ，Ｘ2 の１次
多項式関数を評価する手段を具備している。
【００２３】吾々は今モジュール３の動作を極めて詳細
に説明しようとするものである。現在の例においては、
既に述べたように、モジュール３はアナログ集積回路と
して成立っている。このようなモジュールはその入力端
で２つの電流を受入れるために配設され、その電流の強
度は２つの入力変数ｘ1 とｘ2 が取上げる値に夫々対応
するものである。
に説明しようとするものである。現在の例においては、
既に述べたように、モジュール３はアナログ集積回路と
して成立っている。このようなモジュールはその入力端
で２つの電流を受入れるために配設され、その電流の強
度は２つの入力変数ｘ1 とｘ2 が取上げる値に夫々対応
するものである。
【００２４】用途用手段であるルールの各々の重みを評
価する目的の（図示されていない）第１の手段は、この
例において複数のアナログ回路要素により構成され、各
回路要素は、モジュール３上で入力として受信される２
つの電流の強度から出発してルールの一つの重みを評価
するため、およびこのような重みを現わす電流を送るた
めに考えられた。このような回路要素は例えば係続中の
特許出願フランス特許No．９３０６０９７において述べ
た、回路要素の形式をとることができる。
価する目的の（図示されていない）第１の手段は、この
例において複数のアナログ回路要素により構成され、各
回路要素は、モジュール３上で入力として受信される２
つの電流の強度から出発してルールの一つの重みを評価
するため、およびこのような重みを現わす電流を送るた
めに考えられた。このような回路要素は例えば係続中の
特許出願フランス特許No．９３０６０９７において述べ
た、回路要素の形式をとることができる。
【００２５】各係数に対し大域的値を決定する目的の
（図示されていない）第２の手段は、この例において３
個の別のアナログ回路要素により形成され、それぞれは
３個の係数ａ0 ，ａ1 、或はａ2 の１つの重心を決定す
るために設置されている。
（図示されていない）第２の手段は、この例において３
個の別のアナログ回路要素により形成され、それぞれは
３個の係数ａ0 ，ａ1 、或はａ2 の１つの重心を決定す
るために設置されている。
【００２６】重力中心の評価用の回路要素の各々は用途
手段であるルールと同じ数の部分要素に小分割される
が、このような部分要素の各々は一方ではルールの一つ
の重みを現わす電流を受信するように、第１の手段に接
続された入力と、他方ではその電圧レベルがこの同じル
ールの係数の値を現わす予め決定された電圧源とを具備
している。
手段であるルールと同じ数の部分要素に小分割される
が、このような部分要素の各々は一方ではルールの一つ
の重みを現わす電流を受信するように、第１の手段に接
続された入力と、他方ではその電圧レベルがこの同じル
ールの係数の値を現わす予め決定された電圧源とを具備
している。
【００２７】アナログ回路要素を構成する異なる部分要
素は相互に接続されており、この回路要素は出力とし
て、異なるルールにおける係数値を表わす電圧の重心点
である電圧を送る。重心点を評価するためのアナログ回
路要素は例えば既に引用した上記の係属出願において説
明されている。
素は相互に接続されており、この回路要素は出力とし
て、異なるルールにおける係数値を表わす電圧の重心点
である電圧を送る。重心点を評価するためのアナログ回
路要素は例えば既に引用した上記の係属出願において説
明されている。
【００２８】上記したように、モジュール３の動作は、
周知のファジイルールの集合の出力値の重心点を評価す
るために設置されたファジイ論理制御装置により展示さ
れることになる動作と同等であり、各々は結論として３
次元の出力空間における固定点（ａ0i，ａ1i，ａ2i）を
有している。この等価性のために、本発明によれば、そ
の出力において図１の概略図のブロック５に対応する１
次多項式関数の組合せモジュールを加算することが単に
必要となる周知のファジイ論理制御装置が使用され得
る。
周知のファジイルールの集合の出力値の重心点を評価す
るために設置されたファジイ論理制御装置により展示さ
れることになる動作と同等であり、各々は結論として３
次元の出力空間における固定点（ａ0i，ａ1i，ａ2i）を
有している。この等価性のために、本発明によれば、そ
の出力において図１の概略図のブロック５に対応する１
次多項式関数の組合せモジュールを加算することが単に
必要となる周知のファジイ論理制御装置が使用され得
る。
【００２９】今度は図１のブロック５に対応する１次多
項式関数の組合せモジュールを非常に詳細に説明するこ
とにしよう。モジュール５の機能はその出力端におい
て、その強度が入力変数ｘ1 とｘ2 の１次多項式関数を
表わす電流を送ることであり、このような１次多項式関
数の係数はモジュール３により送られる３個の大域的値
Ａ0 ，Ａ1 およびＡ2 である。先に述べたことに従っ
て、モジュール５はその入力端において、一方では、ブ
ロック３から送られた３個の係数Ａ0 ，Ａ1 およびＡ2
を表わす電圧を受信し、他方では、その値が２個の入力
変数ｘ1 とｘ2 を表わす電圧を受信する。
項式関数の組合せモジュールを非常に詳細に説明するこ
とにしよう。モジュール５の機能はその出力端におい
て、その強度が入力変数ｘ1 とｘ2 の１次多項式関数を
表わす電流を送ることであり、このような１次多項式関
数の係数はモジュール３により送られる３個の大域的値
Ａ0 ，Ａ1 およびＡ2 である。先に述べたことに従っ
て、モジュール５はその入力端において、一方では、ブ
ロック３から送られた３個の係数Ａ0 ，Ａ1 およびＡ2
を表わす電圧を受信し、他方では、その値が２個の入力
変数ｘ1 とｘ2 を表わす電圧を受信する。
【００３０】吾々が既に述べたように、図１は原理の概
略図であり、したがって完成された電子回路の平面図で
はない。このような条件で、ブロック３のｘ1 とｘ2 の
入力と、ブロック５のｘ1 とｘ2 の入力との間で示され
た接続は機能的接続であって、単純な導体ではないこと
が理解されるであろう。
略図であり、したがって完成された電子回路の平面図で
はない。このような条件で、ブロック３のｘ1 とｘ2 の
入力と、ブロック５のｘ1 とｘ2 の入力との間で示され
た接続は機能的接続であって、単純な導体ではないこと
が理解されるであろう。
【００３１】上記に説明したことに従って、入力変数は
電流の形式でブロック３に送られ、電圧の形式でブロッ
ク５に送られるので、実用上の回路は電流−電圧変換か
もしくは電圧−電流変換のいずれかを具備することにな
る。
電流の形式でブロック３に送られ、電圧の形式でブロッ
ク５に送られるので、実用上の回路は電流−電圧変換か
もしくは電圧−電流変換のいずれかを具備することにな
る。
【００３２】再び図１を参照すれば、モジュール５は参
照番号１３のトランスコンダクタと、夫々参照番号７と
９の２個の乗算器と、参照番号１１の加算器回路とを具
備することが知られる。
照番号１３のトランスコンダクタと、夫々参照番号７と
９の２個の乗算器と、参照番号１１の加算器回路とを具
備することが知られる。
【００３３】トランスコンダクタ１３は入力として係数
Ａ0 を表わす電圧を受信し、その出力端において加算回
路１１に、その強度がまたこの同じ係数を表わす電流を
送る。乗算器７は入力として係数Ａ2 を表わす電圧と入
力変数ｘ2 を表わす電圧とを受信し、その出力によって
加算器回路１１に積ｘ2 Ａ2 を表わす電流を送る。同様
にして、乗算器９は加算器回路１１に積ｘ1 Ａ1 を表わ
す電流を送る。最後に、加算器回路１１は、出力として
回路が入力として受信する電流の和である電流、換言す
れば、その強度が式 Ａ0 ＋Ａ1 ｘ1 ＋Ａ2 ｘ2 の値を表わす電流を送る。
Ａ0 を表わす電圧を受信し、その出力端において加算回
路１１に、その強度がまたこの同じ係数を表わす電流を
送る。乗算器７は入力として係数Ａ2 を表わす電圧と入
力変数ｘ2 を表わす電圧とを受信し、その出力によって
加算器回路１１に積ｘ2 Ａ2 を表わす電流を送る。同様
にして、乗算器９は加算器回路１１に積ｘ1 Ａ1 を表わ
す電流を送る。最後に、加算器回路１１は、出力として
回路が入力として受信する電流の和である電流、換言す
れば、その強度が式 Ａ0 ＋Ａ1 ｘ1 ＋Ａ2 ｘ2 の値を表わす電流を送る。
【００３４】１次多項式関数の値を送るために、モジュ
ール５が加算する量は、現在の例においては電流の強度
であるので、加算回路は実際上簡単な回路ノード（節
点）により形成され得る。
ール５が加算する量は、現在の例においては電流の強度
であるので、加算回路は実際上簡単な回路ノード（節
点）により形成され得る。
【００３５】図２は（図１の参照番号１３のボックスに
より示された）トランスコンダクタの電子回路概略図で
あり、その機能は、それが入力として受信する電圧ＶA0
にその強度が比例している電流ＩA0を出力として送るこ
とである。この集積回路要素の設計は周知であり、図２
の概略図はしたがって之以上説明することはしない。
より示された）トランスコンダクタの電子回路概略図で
あり、その機能は、それが入力として受信する電圧ＶA0
にその強度が比例している電流ＩA0を出力として送るこ
とである。この集積回路要素の設計は周知であり、図２
の概略図はしたがって之以上説明することはしない。
【００３６】図３は、図１において参照番号７と９の乗
算器の実用上の例の概略図である。図３に示された集積
回路要素は入力として、一方では入力変数の１つの値
（乗算器７に対してはｘ2 と乗算器９に対してはｘ1 ）
に対応する差動電圧ΔＶX および、他方では、対応する
係数値に対応する電圧ＶA とを受信する。この回路要素
の機能は、その強度が入力として受信した２つの信号Ｘ
とＡの積に比例する電流Ｉを出力として送ることであ
る。図３に示した乗算器の形式はギルバート（Ｇｉｌｂ
ｅｒｔ）乗算器として知られており、当該技術の専門家
にはよく知られている。したがって之以上は説明しない
ことにする。
算器の実用上の例の概略図である。図３に示された集積
回路要素は入力として、一方では入力変数の１つの値
（乗算器７に対してはｘ2 と乗算器９に対してはｘ1 ）
に対応する差動電圧ΔＶX および、他方では、対応する
係数値に対応する電圧ＶA とを受信する。この回路要素
の機能は、その強度が入力として受信した２つの信号Ｘ
とＡの積に比例する電流Ｉを出力として送ることであ
る。図３に示した乗算器の形式はギルバート（Ｇｉｌｂ
ｅｒｔ）乗算器として知られており、当該技術の専門家
にはよく知られている。したがって之以上は説明しない
ことにする。
【００３７】最後に、本発明は重力中心の計算を実施す
るアルゴリズムを適用する制御装置に限定されるもので
はなくして、また他の「デファジフィケーション」（あ
いまい情報からのエッセンスの抽出用）アルゴリズムを
適用する制御装置に対しても使用可能であることを特定
することができるものである。
るアルゴリズムを適用する制御装置に限定されるもので
はなくして、また他の「デファジフィケーション」（あ
いまい情報からのエッセンスの抽出用）アルゴリズムを
適用する制御装置に対しても使用可能であることを特定
することができるものである。
【図１】本発明に係るファジイ論理を用いたアナログ制
御装置の実施例の原理を示す概略図である。
御装置の実施例の原理を示す概略図である。
【図２】図１の参照番号１３により示されたトランスコ
ンダクタの実施例に関する電子回路の概略図である。
ンダクタの実施例に関する電子回路の概略図である。
【図３】図１の参照番号７と９により示された乗算器の
実施例に関する電子回路の概略図である。
実施例に関する電子回路の概略図である。
３…第１ブロック（モジュール） ５…第２ブロック（モジュール）（若干の構成要素を含
む） ７，９…乗算器 １１…加算回路 １３…トランスコンダクタ
む） ７，９…乗算器 １１…加算回路 １３…トランスコンダクタ
Claims (3)
- 【請求項１】 同数の多項式として表わされたそれぞれ
関連する出力値であるファジイルールの集合を実行する
アナログファジイ論理制御装置であって、上記多項式の
係数は異なるルールに特定の所定の値を有し、上記ルー
ルの各々は上記入力変数（ｘ）の１つと基準値（ｐ）と
の間のファジイ関係より成る少くとも１つの条件を具備
するものであって、上記制御装置は： −ファジイルールの各々の重みを決定する第１の手段で
あって、上記重みは入力変数の値の比較の結果を上記ル
ールの異なる条件における基準値と組合わせることによ
り決定されるもの；を具備し、上記制御装置は更に −上記係数の各々に対し、上記係数の大域的値を見積る
ための第２の手段であって、上記大域的値は、異なるル
ールにおける上記係数の異なる値から出発し、上記ルー
ルの上記夫々の重みを考慮して決定されるもの；およ
び、 −上記制御装置の出力として、入力変数の上記集合にお
ける多項式の値を伝送するための第３の手段であって、
上記多項式の係数は上記第２の手段により送られる上記
大域的値であるもの；を更に具備することを特徴とする
アナログファジイ論理制御装置。 - 【請求項２】 ルールの上記集合の出力値は次数（ｄｅ
ｇｒｅｅ）１の多項式として表わされることを特徴とす
る、請求項１記載のアナログファジイ論理制御装置。 - 【請求項３】 上記第２の手段は重心点計算により各々
の係数の大域的値を決定することを特徴とする、請求項
１記載のアナログファジイ論理制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9314455 | 1993-12-02 | ||
| FR9314455A FR2713369B1 (fr) | 1993-12-02 | 1993-12-02 | Contrôleur à logique floue. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200708A true JPH07200708A (ja) | 1995-08-04 |
Family
ID=9453479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6299790A Pending JPH07200708A (ja) | 1993-12-02 | 1994-12-02 | ファジイ論理制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5568413A (ja) |
| EP (1) | EP0656596B1 (ja) |
| JP (1) | JPH07200708A (ja) |
| AT (1) | ATE199790T1 (ja) |
| CA (1) | CA2136281A1 (ja) |
| DE (1) | DE69426858T2 (ja) |
| FR (1) | FR2713369B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004032A1 (ja) * | 2003-07-02 | 2005-01-13 | Advanced Logic Projects Inc. | 関数デバイス |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709790B1 (en) * | 1994-10-31 | 2000-04-26 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Fuzzy logic analog processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5167005A (en) * | 1988-08-19 | 1992-11-24 | Research Development Corporation Of Japan | Fuzzy computer |
| JP2536182B2 (ja) * | 1988-09-28 | 1996-09-18 | オムロン株式会社 | ファジイ・コントロ―ラ、ファジイ推論装置、ファジイル―ル管理装置、ファジイ・コントロ―ル方法、ファジイ推論方法及びファジイル―ル管理方法 |
| JPH02155043A (ja) * | 1988-12-07 | 1990-06-14 | Aputo Instr Kk | 真理値発生基本回路および真理値発生回路 |
| JPH0827816B2 (ja) * | 1991-09-13 | 1996-03-21 | 日本電気株式会社 | ファジー三段論法推論システム |
| US5371832A (en) * | 1992-06-12 | 1994-12-06 | Siemens Aktiengesellschaft | Fuzzy logic controller having high processing speed |
-
1993
- 1993-12-02 FR FR9314455A patent/FR2713369B1/fr not_active Expired - Fee Related
-
1994
- 1994-11-21 EP EP94118275A patent/EP0656596B1/fr not_active Expired - Lifetime
- 1994-11-21 CA CA002136281A patent/CA2136281A1/en not_active Abandoned
- 1994-11-21 AT AT94118275T patent/ATE199790T1/de not_active IP Right Cessation
- 1994-11-21 DE DE69426858T patent/DE69426858T2/de not_active Expired - Fee Related
- 1994-11-30 US US08/352,082 patent/US5568413A/en not_active Expired - Fee Related
- 1994-12-02 JP JP6299790A patent/JPH07200708A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004032A1 (ja) * | 2003-07-02 | 2005-01-13 | Advanced Logic Projects Inc. | 関数デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69426858T2 (de) | 2002-03-28 |
| FR2713369B1 (fr) | 1996-01-19 |
| US5568413A (en) | 1996-10-22 |
| DE69426858D1 (de) | 2001-04-19 |
| ATE199790T1 (de) | 2001-03-15 |
| EP0656596A1 (fr) | 1995-06-07 |
| CA2136281A1 (en) | 1995-06-03 |
| FR2713369A1 (fr) | 1995-06-09 |
| EP0656596B1 (fr) | 2001-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Shi | Gabor-type filtering in space and time with cellular neural networks | |
| Simon | Sum normal optimization of fuzzy membership functions | |
| EP0382518A2 (en) | Multi-feedback circuit apparatus | |
| JPH07200708A (ja) | ファジイ論理制御装置 | |
| JPH08305846A (ja) | ニューロフィルターと像域分割方法とフィルター装置 | |
| US5799296A (en) | System for continuous logic computation and method of using same | |
| JP2719722B2 (ja) | 重量信号の濾波方法及び装置 | |
| JPH08286922A (ja) | ファジィ・ニューラルネットワーク装置 | |
| Barbosa et al. | Fuzzy reasoning in fractional-order PD controllers | |
| JP3561096B2 (ja) | 関数学習装置 | |
| Ihrig | The regularization of nonlinear electrical circuits | |
| Jacobson | Oscillation amplitude considerations in frequency domain experiments | |
| Vas et al. | DSP-controlled intelligent high-performance ac drives present and future | |
| Fernández-Velicia et al. | Solution of a Fredholm integral equation of physical interest | |
| Hui et al. | Robustness of CNN implementations for Gabor-type filtering | |
| Jacobs | The distribution| f| λ, oscillating integrals and principal value integrals | |
| JP3101742B2 (ja) | 最小値検出器 | |
| Pritchard et al. | Improved method of determining time-domain transient performance bounds from frequency response uncertainty regions | |
| Worsman et al. | Nonlinear circuit fault diagnosis with large change sensitivity | |
| JP3106321B2 (ja) | 最大値検出器 | |
| Maaziz et al. | A new RST cascaded predictive control scheme for induction machines | |
| Baranyi et al. | Singular value-based fuzzy rule interpolation | |
| Lavernhe et al. | Fractional noises: diffusive model for CCD imager band-pass acquisition chain | |
| JP3196346B2 (ja) | サブシステム設定装置 | |
| Matko et al. | Neuro-fuzzy model-based control |