JPH0720102B2 - 衝突クロスバー交換機及びその動作方法 - Google Patents
衝突クロスバー交換機及びその動作方法Info
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- JPH0720102B2 JPH0720102B2 JP29780089A JP29780089A JPH0720102B2 JP H0720102 B2 JPH0720102 B2 JP H0720102B2 JP 29780089 A JP29780089 A JP 29780089A JP 29780089 A JP29780089 A JP 29780089A JP H0720102 B2 JPH0720102 B2 JP H0720102B2
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- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Multi Processors (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、ディジタル通信システムに関し、具体的に
は、宛先での競合検出を使用して、競合を解決する能力
をもつ第２の相互接続ネットワークによる代替経路を介
して衝突メッセージを再経路設定（reroute）する、高
性能クロスバー交換機に関する。
は、宛先での競合検出を使用して、競合を解決する能力
をもつ第２の相互接続ネットワークによる代替経路を介
して衝突メッセージを再経路設定（reroute）する、高
性能クロスバー交換機に関する。
B.従来技術及びその問題点 高性能マルチプロセッサ・コンピュータ・システムは、
独立に動作するが、データの交換が必要なときは互いに
またはメモリ装置との間で通信する複数の中央演算処理
装置を特徴とする。CPUとメモリ装置は、データを交換
するために選択的に接続しなければならない入出力ポー
トを有する。データ交換は頻繁に行なわれるがランダム
な時間に行なわれ、またCPUとメモリ装置のランダムな
組合せの間で行なわれる。したがって、比較的短いデー
タ交換期間にポートを接続するために、ある種の交換ネ
ットワークが必要である。この交換ネットワークは、デ
ータの交換中にその処理が過度に遅延しないように高い
帯域幅をもたらさなければならない。さらに、接続は頻
繁に確立されて遮断され、接続を待っている間に生じる
遅延や接続が確立されている間に生じる遅延も並列CPU
の全体的機能に影響を及ぼす。
独立に動作するが、データの交換が必要なときは互いに
またはメモリ装置との間で通信する複数の中央演算処理
装置を特徴とする。CPUとメモリ装置は、データを交換
するために選択的に接続しなければならない入出力ポー
トを有する。データ交換は頻繁に行なわれるがランダム
な時間に行なわれ、またCPUとメモリ装置のランダムな
組合せの間で行なわれる。したがって、比較的短いデー
タ交換期間にポートを接続するために、ある種の交換ネ
ットワークが必要である。この交換ネットワークは、デ
ータの交換中にその処理が過度に遅延しないように高い
帯域幅をもたらさなければならない。さらに、接続は頻
繁に確立されて遮断され、接続を待っている間に生じる
遅延や接続が確立されている間に生じる遅延も並列CPU
の全体的機能に影響を及ぼす。
第７図は、本発明が対象とするある型式のコンピュータ
・システムを示す。多数のCPU10があり、それぞれ独立
して互いに並列に動作する。従来は、並列CPUの数Ｎは
４前後なのが普通であった。しかし、最近の設計では、
CPUの数Ｎが256（28）ないし1024（210）またはそれ以
上である。各CPU10は時々複数のメモリ装置12の１つへ
のアクセスが必要となる。この説明では、メモリ装置
は、同じものであり、やはりＮ個あると仮定する。各CP
U10は入出力経路14を有し、各メモリ装置12は入出力経
路16を有する。経路14及び16はバスでよく、全２重通信
を行なえるよう２重化することができる。しかし、重要
な問題点は、特定のメモリ装置へのアクセスを必要とす
るCPU10の入出力経路14が必要なメモリ装置12の入出力
経路16に接続されることである。この選択的接続は、交
換ネットワーク18によって実施される。ネットワーク18
は、第７図に示すコンピュータ・システムの分散システ
ム設計の中心にある。
・システムを示す。多数のCPU10があり、それぞれ独立
して互いに並列に動作する。従来は、並列CPUの数Ｎは
４前後なのが普通であった。しかし、最近の設計では、
CPUの数Ｎが256（28）ないし1024（210）またはそれ以
上である。各CPU10は時々複数のメモリ装置12の１つへ
のアクセスが必要となる。この説明では、メモリ装置
は、同じものであり、やはりＮ個あると仮定する。各CP
U10は入出力経路14を有し、各メモリ装置12は入出力経
路16を有する。経路14及び16はバスでよく、全２重通信
を行なえるよう２重化することができる。しかし、重要
な問題点は、特定のメモリ装置へのアクセスを必要とす
るCPU10の入出力経路14が必要なメモリ装置12の入出力
経路16に接続されることである。この選択的接続は、交
換ネットワーク18によって実施される。ネットワーク18
は、第７図に示すコンピュータ・システムの分散システ
ム設計の中心にある。
交換ネットワーク18にクロスポイント交換機を使用する
と、必要な高い帯域幅が得られる。クロスポイント交換
機の重要な特徴は、一方の側から他方の側へＮ個の接続
をそれぞれ選択的に同時に行なえることである。クロス
ポイント交換機の複雑さはN2に比例して増加するが、実
際のN2クロスポイントは比較的簡単なので、現在利用で
きる技術で製造可能である。
と、必要な高い帯域幅が得られる。クロスポイント交換
機の重要な特徴は、一方の側から他方の側へＮ個の接続
をそれぞれ選択的に同時に行なえることである。クロス
ポイント交換機の複雑さはN2に比例して増加するが、実
際のN2クロスポイントは比較的簡単なので、現在利用で
きる技術で製造可能である。
米国特許第4605928号には、それぞれ別々の集積回路（I
C）上にある、より小さいクロスポイント交換機のアレ
イから構成されるクロスポイント交換機を記述してい
る。上記特許は、第１図の両側交換機とは対照的な片側
交換機を記述している。上記特許の交換機は、第１図の
構成で使用でき、あるいは容易にそれに適合させること
ができる。上記特許のクロスポイント交換機では、交換
機のポートの数Ｎは1024まで増加させることができるこ
とが容易に想像できる。したがって、交換機18の総帯域
幅は、伝送経路14及び16の帯域幅の1024倍である。上記
特許のクロスポイント交換機はさらに非閉塞性という利
点をもつ。非閉塞性とは、CPU10が、その入出力経路14
を現在接続されていないメモリ12の入出力経路16に接続
することを必要とする場合、交換機18がその接続を行な
えるということである。すなわち、CPU10は、メモリ装
置12への接続が必要なとき、交換機18によって阻止され
ない。
C）上にある、より小さいクロスポイント交換機のアレ
イから構成されるクロスポイント交換機を記述してい
る。上記特許は、第１図の両側交換機とは対照的な片側
交換機を記述している。上記特許の交換機は、第１図の
構成で使用でき、あるいは容易にそれに適合させること
ができる。上記特許のクロスポイント交換機では、交換
機のポートの数Ｎは1024まで増加させることができるこ
とが容易に想像できる。したがって、交換機18の総帯域
幅は、伝送経路14及び16の帯域幅の1024倍である。上記
特許のクロスポイント交換機はさらに非閉塞性という利
点をもつ。非閉塞性とは、CPU10が、その入出力経路14
を現在接続されていないメモリ12の入出力経路16に接続
することを必要とする場合、交換機18がその接続を行な
えるということである。すなわち、CPU10は、メモリ装
置12への接続が必要なとき、交換機18によって阻止され
ない。
米国特許第4630045号は、上記のクロスポイント交換機
用の制御装置を記載している。上記特許の制御装置は、
非常に高速になるように設計されているが、１つの制御
装置がＮ個の入力ポートすべてに使用されるという、大
半のクロスポイント交換機のもつ欠点をもつ。その結
果、制御装置は、クロスポイント交換機を介する接続を
要求する複数のポートに順次サービスしなければならな
い。したがって、要求される接続速度が制御装置の速度
を越えると、制御装置はネックになる。これは、制御装
置が共用資源であるからである。しかしながら、各ポー
トに接続された並列副制御装置をもたらすように上記特
許の制御装置を設計し直したとしても、この並列制御装
置は、交換機を介して利用可能な接続を追跡する単一の
表、ポート接続表に依存している。すなわち、ポート接
続表も共用資源であり、Ｎが大きな値の場合、制御装置
の速度を制限する。
用の制御装置を記載している。上記特許の制御装置は、
非常に高速になるように設計されているが、１つの制御
装置がＮ個の入力ポートすべてに使用されるという、大
半のクロスポイント交換機のもつ欠点をもつ。その結
果、制御装置は、クロスポイント交換機を介する接続を
要求する複数のポートに順次サービスしなければならな
い。したがって、要求される接続速度が制御装置の速度
を越えると、制御装置はネックになる。これは、制御装
置が共用資源であるからである。しかしながら、各ポー
トに接続された並列副制御装置をもたらすように上記特
許の制御装置を設計し直したとしても、この並列制御装
置は、交換機を介して利用可能な接続を追跡する単一の
表、ポート接続表に依存している。すなわち、ポート接
続表も共用資源であり、Ｎが大きな値の場合、制御装置
の速度を制限する。
クロスポイント交換機の代替物は、デルタ型ネットワー
クである。デルタ型ネットワークは、いくつかの例と共
に、IEEE Transactions on Computers、Vol.C−30、No.
4（1981年４月）pp.278−282に所載のDias等の論文“An
alysis and Simulation of Buffered Delta Networks"
に定義されている。IEEE Transactions on Computers、
Vol.C−30、No.10（1981年10月）、pp.771−780に所載
のPatelの論文“Performance of Processor−Memory In
terconnections for Multiprocessors"にデルタ型ネッ
トワークが定義されている。パケット交換用デルタ型ネ
ットワークの例は、1981International Conference on
Communications、コロラド州デンバー（1981年４月14日
−18日）に所載のSzurkowskiの論文“The Use of Multi
−Stage Switching Networks in the Design of Local
Network Packet Switching"に記載されている。ここで
は、IEEE Transactions on Computers Vol.C−32、No.2
（1983年２月）、pp.175−189に所載のGottlietb等の論
文“The NYU Ultracomputer−−Designing an MIMD Sha
red Memory Parallel Computer"に記載されたオメガ型
交換ネットワークを参照しながら、デルタ型ネットワー
クについて説明する。その例を第８図に示す。
クである。デルタ型ネットワークは、いくつかの例と共
に、IEEE Transactions on Computers、Vol.C−30、No.
4（1981年４月）pp.278−282に所載のDias等の論文“An
alysis and Simulation of Buffered Delta Networks"
に定義されている。IEEE Transactions on Computers、
Vol.C−30、No.10（1981年10月）、pp.771−780に所載
のPatelの論文“Performance of Processor−Memory In
terconnections for Multiprocessors"にデルタ型ネッ
トワークが定義されている。パケット交換用デルタ型ネ
ットワークの例は、1981International Conference on
Communications、コロラド州デンバー（1981年４月14日
−18日）に所載のSzurkowskiの論文“The Use of Multi
−Stage Switching Networks in the Design of Local
Network Packet Switching"に記載されている。ここで
は、IEEE Transactions on Computers Vol.C−32、No.2
（1983年２月）、pp.175−189に所載のGottlietb等の論
文“The NYU Ultracomputer−−Designing an MIMD Sha
red Memory Parallel Computer"に記載されたオメガ型
交換ネットワークを参照しながら、デルタ型ネットワー
クについて説明する。その例を第８図に示す。
第８図では、左側に２進数で識別される８つのポートが
あり、同じく右側にも２進数で識別される８つのポート
がある。左右のポートを３段の交換機20が接続してい
る。各交換機20は、一方の側の２つの入力のうちの１つ
を他方の側の２つの出力のうちの１つに選択的に接続す
ることができる２×２交換機である。図のデルタ型ネッ
トワークは、右側の任意のポートから左側の任意のポー
トに接続を行なうことができる。データは、データの他
に望みの宛先のアドレスなどの制御情報を含む比較的小
さなパケットで、一方の側から他方の側に送信される。
交換機20内にバッファを使用すると、異なるセクション
の交換機を減結合して２×２交換機20の各段の間で制御
及び送信をパイプライン化することができる。したがっ
て、デルタ型ネットワークの制御機能は非常に高速とな
る可能性があり、各段によって導入される遅延は、クロ
スポイント交換機のＮ依存性ではなくlogNの関数として
増加する。しかし、デルタ型ネットワークは、閉塞性ネ
ットワークである。すなわち、望みの出力ポートが利用
可能な場合でさえ接続経路が交換機を介して利用できる
という保証はない。すなわち、デルタ型ネットワークは
高速となる可能性があるが、通信量が増大すると閉塞遅
延が予想される。
あり、同じく右側にも２進数で識別される８つのポート
がある。左右のポートを３段の交換機20が接続してい
る。各交換機20は、一方の側の２つの入力のうちの１つ
を他方の側の２つの出力のうちの１つに選択的に接続す
ることができる２×２交換機である。図のデルタ型ネッ
トワークは、右側の任意のポートから左側の任意のポー
トに接続を行なうことができる。データは、データの他
に望みの宛先のアドレスなどの制御情報を含む比較的小
さなパケットで、一方の側から他方の側に送信される。
交換機20内にバッファを使用すると、異なるセクション
の交換機を減結合して２×２交換機20の各段の間で制御
及び送信をパイプライン化することができる。したがっ
て、デルタ型ネットワークの制御機能は非常に高速とな
る可能性があり、各段によって導入される遅延は、クロ
スポイント交換機のＮ依存性ではなくlogNの関数として
増加する。しかし、デルタ型ネットワークは、閉塞性ネ
ットワークである。すなわち、望みの出力ポートが利用
可能な場合でさえ接続経路が交換機を介して利用できる
という保証はない。すなわち、デルタ型ネットワークは
高速となる可能性があるが、通信量が増大すると閉塞遅
延が予想される。
米国特許出願第7752777号は、データ伝送用に非閉塞性
クロスポイント交換機を設け、さらにクロスポイント交
換機の入力ポートと出力ポートの間での制御情報の交換
用にデルタ型ネットワーク交換機を設けることにより、
クロスポイント交換機とデルタ型交換ネットワークの特
徴を組み合わせた交換システムを開示している。第９図
は、Ｎが４の場合の上記特許出願の交換システムの基本
設計を示す。各入力ポートは、当該の入力アダプタ30に
接続され、各入力ポートは出力アダプタ32に接続されて
いる。クロスポイント交換機34は、入力アダプタ32に接
続された４つの水平線36を有する。水平線36と垂直線38
の各交点に、各水平線36と垂直線38の接続を行なうよう
個別に選択できるクロスポイントがある。クロスポイン
ト制御装置40は、その水平線36のクロスポイントを制御
するために各水平線36と関連づけられている。制御装置
は出力ポートではなく入力ポートに関連づけられている
ので、この構成は水平に区分される。各クロスポイント
制御装置40はそれ自体関連する入力アダプタ30によって
制御される。
クロスポイント交換機を設け、さらにクロスポイント交
換機の入力ポートと出力ポートの間での制御情報の交換
用にデルタ型ネットワーク交換機を設けることにより、
クロスポイント交換機とデルタ型交換ネットワークの特
徴を組み合わせた交換システムを開示している。第９図
は、Ｎが４の場合の上記特許出願の交換システムの基本
設計を示す。各入力ポートは、当該の入力アダプタ30に
接続され、各入力ポートは出力アダプタ32に接続されて
いる。クロスポイント交換機34は、入力アダプタ32に接
続された４つの水平線36を有する。水平線36と垂直線38
の各交点に、各水平線36と垂直線38の接続を行なうよう
個別に選択できるクロスポイントがある。クロスポイン
ト制御装置40は、その水平線36のクロスポイントを制御
するために各水平線36と関連づけられている。制御装置
は出力ポートではなく入力ポートに関連づけられている
ので、この構成は水平に区分される。各クロスポイント
制御装置40はそれ自体関連する入力アダプタ30によって
制御される。
クロスポイント交換機34は、主としてデータの選択的伝
送に使用され、一方独立したデルタ型ネットワーク42
は、主として入力アダプタ30と出力アダプタ32の間の制
御情報の選択的伝送に使用される。Ｎが４に等しい場
合、それぞれ２つの２×２交換機44をもつ２つの段が必
要である。デルタ型ネットワークは、各交換機44がそれ
自信のバッファ動作をもち、アダプタ30と32もバッファ
動作を必要とするので、第８図のそれとは異なってい
る。クロスポイント交換機34を制御する際の基本的な問
題は、望みの水平線36及び垂直線38が利用できるかどう
か確認することである。水平に区分されたクロスポイン
ト交換機の制御装置40は、その関連する水平線36が利用
できるかどうかを容易に決定できるが、望みの垂直線38
が利用できるか、それとも他の制御装置40が異なるクロ
スポイントを望みの垂直線38に接続しているかを制御装
置40が知ることはより難しい。デルタ型ネットワーク42
はこの情報を獲得する手段を提供する。
送に使用され、一方独立したデルタ型ネットワーク42
は、主として入力アダプタ30と出力アダプタ32の間の制
御情報の選択的伝送に使用される。Ｎが４に等しい場
合、それぞれ２つの２×２交換機44をもつ２つの段が必
要である。デルタ型ネットワークは、各交換機44がそれ
自信のバッファ動作をもち、アダプタ30と32もバッファ
動作を必要とするので、第８図のそれとは異なってい
る。クロスポイント交換機34を制御する際の基本的な問
題は、望みの水平線36及び垂直線38が利用できるかどう
か確認することである。水平に区分されたクロスポイン
ト交換機の制御装置40は、その関連する水平線36が利用
できるかどうかを容易に決定できるが、望みの垂直線38
が利用できるか、それとも他の制御装置40が異なるクロ
スポイントを望みの垂直線38に接続しているかを制御装
置40が知ることはより難しい。デルタ型ネットワーク42
はこの情報を獲得する手段を提供する。
入力アダプタ30は、指定された出力ポートO0−O3に接続
する要求をその入力ポートI0−I3から受け取ったとき、
この要求をデルタ型ネットワーク42を介して指定された
出力アダプタ32に送る。アダプタ32は、その関連する垂
直線38の使用レコードを保持する。入力アダプタ30から
出力アダプタ32に送られる要求は、制御メッセージSCij
の形をとる。ただし、ｉは入力アダプタ30の番号で、ｊ
は出力アダプタ32の番号である。出力アダプタ32から入
力アダプタ30に戻される制御メッセージSRijは、入力ア
ダプタが出力アダプタへのメッセージの送信を開始する
時間に関する情報を提供する。その時間に達すると、入
力アダプタはその関連制御装置40に、クロスポイント交
換機34のクロスポイント接続（ij）を行なうよう指令
し、入力アダプタ30はそのメッセージの送信を始める。
同時に、出力アダプタ32は、予約待ち行列の上位メンバ
によって指定されたメッセージを受け取る準備ができ
る。
する要求をその入力ポートI0−I3から受け取ったとき、
この要求をデルタ型ネットワーク42を介して指定された
出力アダプタ32に送る。アダプタ32は、その関連する垂
直線38の使用レコードを保持する。入力アダプタ30から
出力アダプタ32に送られる要求は、制御メッセージSCij
の形をとる。ただし、ｉは入力アダプタ30の番号で、ｊ
は出力アダプタ32の番号である。出力アダプタ32から入
力アダプタ30に戻される制御メッセージSRijは、入力ア
ダプタが出力アダプタへのメッセージの送信を開始する
時間に関する情報を提供する。その時間に達すると、入
力アダプタはその関連制御装置40に、クロスポイント交
換機34のクロスポイント接続（ij）を行なうよう指令
し、入力アダプタ30はそのメッセージの送信を始める。
同時に、出力アダプタ32は、予約待ち行列の上位メンバ
によって指定されたメッセージを受け取る準備ができ
る。
C.問題点を解決するための手段 したがって、本発明の目的は、メッセージ転送遅延が最
小になった新しいクロスバー交換機の設計を提供するこ
とにある。
小になった新しいクロスバー交換機の設計を提供するこ
とにある。
本発明の他の目的は、２つ以上の入力源が競合しても損
傷を受けない、衝突クロスバー交換機用の回路を提供す
ることにある。
傷を受けない、衝突クロスバー交換機用の回路を提供す
ることにある。
本発明の他の目的は、宛先でのメッセージの衝突を明確
に検出できるコード化方式を提供することにある。
に検出できるコード化方式を提供することにある。
本発明によれば、高速交換機設計の新しい方法が導入さ
れる。本発明の基本的な特徴は、衝突クロスバー交換機
である。衝突クロスバー交換機では、競合の解決は行な
われないが、その代わりに宛先で競合が検出される。競
合が検出されると、衝突するメッセージが、競合解決機
能をもつ第２の相互接続ネットワークによって提供され
る代替経路を介して送られる。競合はメッセージの一部
分でのみ発生するので、交換ネットワークの全体的性能
は、クロスバーに入る前に競合を解決する方式よりもよ
くなる。衝突クロスバーは、含まれるチップが損傷を受
けずまた性能を犠牲にせずに衝突が発生する回路、及び
宛先で衝突を検出するコード化方式を必要とする。衝突
のない動作時にのみ論理レベル（０または１）によって
出力回路の動作が明確に確立されなければならない。衝
突が発生するときは、衝突の存在だけを検出するだけで
よいので、どんな電圧レベルでもよい。これは、「ダー
ティ論理」操作と呼ばれているものである。
れる。本発明の基本的な特徴は、衝突クロスバー交換機
である。衝突クロスバー交換機では、競合の解決は行な
われないが、その代わりに宛先で競合が検出される。競
合が検出されると、衝突するメッセージが、競合解決機
能をもつ第２の相互接続ネットワークによって提供され
る代替経路を介して送られる。競合はメッセージの一部
分でのみ発生するので、交換ネットワークの全体的性能
は、クロスバーに入る前に競合を解決する方式よりもよ
くなる。衝突クロスバーは、含まれるチップが損傷を受
けずまた性能を犠牲にせずに衝突が発生する回路、及び
宛先で衝突を検出するコード化方式を必要とする。衝突
のない動作時にのみ論理レベル（０または１）によって
出力回路の動作が明確に確立されなければならない。衝
突が発生するときは、衝突の存在だけを検出するだけで
よいので、どんな電圧レベルでもよい。これは、「ダー
ティ論理」操作と呼ばれているものである。
米国特許第4752777号に記載されているシステムは、後
でより詳細に説明する本発明の交換機の特徴のいくつか
を含んでいる。具体的には経路階層の記述を含んでい
る。しかし、そのシステムの階層は、データ伝送用の手
段ではなくクロスポイント交換機の制御ネットワークと
して機能する。さらに、本発明によるシステムは、クロ
スポイント交換機の物理的実施態様と衝突検出用手段の
２点で異なっている。
でより詳細に説明する本発明の交換機の特徴のいくつか
を含んでいる。具体的には経路階層の記述を含んでい
る。しかし、そのシステムの階層は、データ伝送用の手
段ではなくクロスポイント交換機の制御ネットワークと
して機能する。さらに、本発明によるシステムは、クロ
スポイント交換機の物理的実施態様と衝突検出用手段の
２点で異なっている。
D.実施例 図面、特に第１図を参照すると、本発明の衝突クロスバ
ー交換機50を利用した可能なシステムが示されている。
510ないし51ｎと総称する複数の送信元P0ないしＰ
ｎが、衝突クロスバー交換機50または競合解決交換ネッ
トワーク53に接続されている。競合解決交換ネットワー
ク53は、たとえば、上記の関連特許出願第7752777号の
交換ネットワークでもよいが、競合を解決できる任意の
交換ネットワークが使用できる。通常、送信元510ない
し51ｎは衝突クロスバー交換機50に接続される。衝突ク
ロスバー交換機50の出力は、衝突検出器540ないし54ｎ
によって監視され、それらの検出器の出力は、出力ポー
トM0ないしＭｎ（それぞれ、550ないし55ｎと呼ばれ
る）を介して、肯定応答ネットワーク56に供給される。
定義により戻り経路上では競合がないので、肯定応答ネ
ットワーク56は、競合検出または競合解決のないクロス
バー交換機でもよい。
ー交換機50を利用した可能なシステムが示されている。
510ないし51ｎと総称する複数の送信元P0ないしＰ
ｎが、衝突クロスバー交換機50または競合解決交換ネッ
トワーク53に接続されている。競合解決交換ネットワー
ク53は、たとえば、上記の関連特許出願第7752777号の
交換ネットワークでもよいが、競合を解決できる任意の
交換ネットワークが使用できる。通常、送信元510ない
し51ｎは衝突クロスバー交換機50に接続される。衝突ク
ロスバー交換機50の出力は、衝突検出器540ないし54ｎ
によって監視され、それらの検出器の出力は、出力ポー
トM0ないしＭｎ（それぞれ、550ないし55ｎと呼ばれ
る）を介して、肯定応答ネットワーク56に供給される。
定義により戻り経路上では競合がないので、肯定応答ネ
ットワーク56は、競合検出または競合解決のないクロス
バー交換機でもよい。
動作に際しては、クロスバー交換機50に競合がないこと
が競合検出回路540ないし54ｎの１つによって検出され
た場合、肯定応答メッセージが、肯定応答ネットワーク
56から要求を出した送信元に送られ、送信元アドレスが
要求メッセージから抽出される。しかし、衝突がある場
合は、肯定応答メッセージは送られない。このため、送
信元が時間切れになり、その結果、衝突要求メッセージ
が解決ネットワーク53を介して再び送られ、次いで出力
ポート550ないし55ｎの１つにメッセージが送られる。
すなわち、ネットワークは複数の独立したメッセージを
送るが、競合解決ネットワーク53には衝突したメッセー
ジだけを送る必要がある。他のすべてのメッセージは衝
突クロスバー50を介して進むことができる。
が競合検出回路540ないし54ｎの１つによって検出され
た場合、肯定応答メッセージが、肯定応答ネットワーク
56から要求を出した送信元に送られ、送信元アドレスが
要求メッセージから抽出される。しかし、衝突がある場
合は、肯定応答メッセージは送られない。このため、送
信元が時間切れになり、その結果、衝突要求メッセージ
が解決ネットワーク53を介して再び送られ、次いで出力
ポート550ないし55ｎの１つにメッセージが送られる。
すなわち、ネットワークは複数の独立したメッセージを
送るが、競合解決ネットワーク53には衝突したメッセー
ジだけを送る必要がある。他のすべてのメッセージは衝
突クロスバー50を介して進むことができる。
本発明によるクロスバー交換機の設計を第２図に示す。
クロスバー交換機はＮ個の入力ポートＥｉとＭ個の出力
ポートＬｊをもつ。この例では、Ｎ＝Ｍ＝９であり、ク
ロスバーは、３×３入出力チップとして示される９つの
チップ61ないし69のアレイから構成される。しかし、当
業者なら理解できるように、この例は例示的なものにす
ぎず、クロスバー交換機は任意の構成をとることができ
る。交換チップ自体は米国特許第4635250号に記載れた
種類のものでよい。クロスバー・チップのアレイは、ク
ロスポイントＣijのＮ×Ｍアレイをもたらす。出力ポー
トＬｊは、出力バスＶｊに接続されている。
クロスバー交換機はＮ個の入力ポートＥｉとＭ個の出力
ポートＬｊをもつ。この例では、Ｎ＝Ｍ＝９であり、ク
ロスバーは、３×３入出力チップとして示される９つの
チップ61ないし69のアレイから構成される。しかし、当
業者なら理解できるように、この例は例示的なものにす
ぎず、クロスバー交換機は任意の構成をとることができ
る。交換チップ自体は米国特許第4635250号に記載れた
種類のものでよい。クロスバー・チップのアレイは、ク
ロスポイントＣijのＮ×Ｍアレイをもたらす。出力ポー
トＬｊは、出力バスＶｊに接続されている。
適切なクロスポイントＣijを設定することにより、送信
元が入力ポートＥｉと出力バスＶｊを介して宛先に伝送
を開始するものと仮定する。その後、メッセージＭijを
送信することができる。各クロスポイントＣij（ｉ＝1,
2,...,N）は、出力ポートＬｊに到る出力バスＶｊと共
に、入力ポートＥｉ（ｉ＝1,2,...,N）と出力ポートＬ
ｊを有するバスＢｊと見なすことができる。このバスに
接続された回路は、いわゆる３状態バスが得られるよう
に構成することが望ましい。これは、所与の技術レベル
の場合にデータ転送速度が高いという利点をもつが、標
準構成では、所与の時間に１つの入力Ｅｉだけが送信す
るようにしなければならないという欠点をもつ。そうし
なければ、チップ上の出力トランジスタが焼き切れてし
まう恐れがある。というのは、交換チップから出力バス
Ｖｊに向かう各出力線は、１つのソース・トランジスタ
と１つのシンク・トランジスタをもつためである。複数
の入力ポートＥｉが同時に活動状態になる場合、ソース
・トランジスタがシンク・トランジスタに電流を戻し
て、損傷を引き起こす恐れがある。これは一般に、クロ
スバーへの入力時に競合解決を行なうことにより、すな
わち所与の出力ポートＬｊに送信を望んでいる入力Ｅｉ
のうち１つを除くすべてを排除することによって防止さ
れる。
元が入力ポートＥｉと出力バスＶｊを介して宛先に伝送
を開始するものと仮定する。その後、メッセージＭijを
送信することができる。各クロスポイントＣij（ｉ＝1,
2,...,N）は、出力ポートＬｊに到る出力バスＶｊと共
に、入力ポートＥｉ（ｉ＝1,2,...,N）と出力ポートＬ
ｊを有するバスＢｊと見なすことができる。このバスに
接続された回路は、いわゆる３状態バスが得られるよう
に構成することが望ましい。これは、所与の技術レベル
の場合にデータ転送速度が高いという利点をもつが、標
準構成では、所与の時間に１つの入力Ｅｉだけが送信す
るようにしなければならないという欠点をもつ。そうし
なければ、チップ上の出力トランジスタが焼き切れてし
まう恐れがある。というのは、交換チップから出力バス
Ｖｊに向かう各出力線は、１つのソース・トランジスタ
と１つのシンク・トランジスタをもつためである。複数
の入力ポートＥｉが同時に活動状態になる場合、ソース
・トランジスタがシンク・トランジスタに電流を戻し
て、損傷を引き起こす恐れがある。これは一般に、クロ
スバーへの入力時に競合解決を行なうことにより、すな
わち所与の出力ポートＬｊに送信を望んでいる入力Ｅｉ
のうち１つを除くすべてを排除することによって防止さ
れる。
本発明は、入力Ｅｉのうちの１つを除くすべてを排除す
る必要のない、出力トランジスタへの損傷を防ぐ手段を
提供する。これにより、クロスバーを使ってＭ本の衝突
バスＢｊを設けることが可能になる。説明を簡単にする
ため、各バスＢｊがスロット式バスとして動作するもの
と仮定する。すなわち、時間を均一な長さＴの間隔に区
分し、メッセージＭijがこうした単一な間隔内に完全に
含まれるようにする。所与の出力バスへの各出力ソース
・トランジスタは、電流制限回路を備えている。所与の
出力バスＶｊ上で、活動状態にあるソース・トランジス
タが活動状態であるシンク・トランジスタに電流を直接
供給している状態が存在する場合、ソース・トランジス
タの電流制限回路が電流オーバーロードを検出して遮断
する。
る必要のない、出力トランジスタへの損傷を防ぐ手段を
提供する。これにより、クロスバーを使ってＭ本の衝突
バスＢｊを設けることが可能になる。説明を簡単にする
ため、各バスＢｊがスロット式バスとして動作するもの
と仮定する。すなわち、時間を均一な長さＴの間隔に区
分し、メッセージＭijがこうした単一な間隔内に完全に
含まれるようにする。所与の出力バスへの各出力ソース
・トランジスタは、電流制限回路を備えている。所与の
出力バスＶｊ上で、活動状態にあるソース・トランジス
タが活動状態であるシンク・トランジスタに電流を直接
供給している状態が存在する場合、ソース・トランジス
タの電流制限回路が電流オーバーロードを検出して遮断
する。
第３図は、TTL回路を使用してこれがどう行なわれるか
を詳細に示す。駆動段は、ソース・トラジスタ71、シン
ク・トランジスタ72、電流検出トランジスタ73、及び抵
抗器74から構成される。具体的には、ソース・トランジ
スタ71は、シンク・トランジスタにエミッタ・フォロワ
として接続されたNPNトランジスタであり、シンク・ト
ランジスタも負荷として接続されたNPNトランジスタで
ある。これら２つのトランジスタのベースは、従来の設
計の分相器/3状態制御機構70によって駆動される。トラ
ンジスタ71のエミッタとトランジスタ72のコレクタの間
に小電流測定用抵抗74が接続されている。電流検出トラ
ンジスタ73は、そのベースがトランジスタ71のエミッタ
に接続され、エミッタがトランジスタ72のコレクタに接
続されたNPNトランジスタである。すなわち、抵抗器74
の両端間の電圧降下によって、電流検出トランジスタ73
のためのベース・バイアスが確立される。トランジスタ
73のコレクタは、、トランジスタ71のベースに接続され
ている。トランジスタ73は通常非導通状態である。
を詳細に示す。駆動段は、ソース・トラジスタ71、シン
ク・トランジスタ72、電流検出トランジスタ73、及び抵
抗器74から構成される。具体的には、ソース・トランジ
スタ71は、シンク・トランジスタにエミッタ・フォロワ
として接続されたNPNトランジスタであり、シンク・ト
ランジスタも負荷として接続されたNPNトランジスタで
ある。これら２つのトランジスタのベースは、従来の設
計の分相器/3状態制御機構70によって駆動される。トラ
ンジスタ71のエミッタとトランジスタ72のコレクタの間
に小電流測定用抵抗74が接続されている。電流検出トラ
ンジスタ73は、そのベースがトランジスタ71のエミッタ
に接続され、エミッタがトランジスタ72のコレクタに接
続されたNPNトランジスタである。すなわち、抵抗器74
の両端間の電圧降下によって、電流検出トランジスタ73
のためのベース・バイアスが確立される。トランジスタ
73のコレクタは、、トランジスタ71のベースに接続され
ている。トランジスタ73は通常非導通状態である。
バス競合状態が発生すると、トランジスタ71から引き出
された過剰電流が、抵抗器74の両端間で電圧降下を生じ
させ、そのためにトランジスタ73がオンになる。そのた
め、電流がトランジスタ71のベースから転流されて、ト
ランジスタ71が効果的に遮断される。電流制限は約20mA
（抵抗器74の値が33オームの場合）で起こる。より高い
値で電流を制限するには小さな抵抗器が必要になる。
された過剰電流が、抵抗器74の両端間で電圧降下を生じ
させ、そのためにトランジスタ73がオンになる。そのた
め、電流がトランジスタ71のベースから転流されて、ト
ランジスタ71が効果的に遮断される。電流制限は約20mA
（抵抗器74の値が33オームの場合）で起こる。より高い
値で電流を制限するには小さな抵抗器が必要になる。
第４図は、MOS技術による同じ回路の実施態様を示す。
この回路は、それぞれバイポーラ・トランジスタ71、7
2、73に対応するFETトランジスタ76、77、78、及び第２
図の電流測定用抵抗器74に対応する抵抗器79を含む。同
じ分相器（フェーズ・スプリッタ）/3状態制御機構70が
使用できるが、電流源FETトランジスタ76を駆動するた
めにレベル・シフト回路75が必要になる。この技術で
は、電流感知トランジスタ78が、トランジスタ76のゲー
トの電圧を減少させて、トランジスタ76を効果的に遮断
する。
この回路は、それぞれバイポーラ・トランジスタ71、7
2、73に対応するFETトランジスタ76、77、78、及び第２
図の電流測定用抵抗器74に対応する抵抗器79を含む。同
じ分相器（フェーズ・スプリッタ）/3状態制御機構70が
使用できるが、電流源FETトランジスタ76を駆動するた
めにレベル・シフト回路75が必要になる。この技術で
は、電流感知トランジスタ78が、トランジスタ76のゲー
トの電圧を減少させて、トランジスタ76を効果的に遮断
する。
第３図及び第４図の回路を使って、第２図のICチップ61
から69をバスV1からV9に接続する。これらの回路は、実
際、これらのチップ用のオフチップ・ドライバ（OCD）
である。同様の回路をチップ上で使用してもよい。たと
えば、第５図を参照すると、アドレス復号器に入るビッ
ト・ストリームたとえば、復号器801に入る線１が復号
器から出て、対応するクロスポイント、たとえば811を
介してバスＢｊに入る。復号器の出力は複数の列Ｂｊを
駆動することができる。第５図をみると、複数の復号器
が同じ列Ｂｊを駆動しようとする場合、競合が起こるこ
とが明かである。第３図及び第４図の回路を使用するこ
とにより、競合でチップが損傷を受けることがなくな
る。
から69をバスV1からV9に接続する。これらの回路は、実
際、これらのチップ用のオフチップ・ドライバ（OCD）
である。同様の回路をチップ上で使用してもよい。たと
えば、第５図を参照すると、アドレス復号器に入るビッ
ト・ストリームたとえば、復号器801に入る線１が復号
器から出て、対応するクロスポイント、たとえば811を
介してバスＢｊに入る。復号器の出力は複数の列Ｂｊを
駆動することができる。第５図をみると、複数の復号器
が同じ列Ｂｊを駆動しようとする場合、競合が起こるこ
とが明かである。第３図及び第４図の回路を使用するこ
とにより、競合でチップが損傷を受けることがなくな
る。
使用不能になった出力トランジスタの数はメッセージの
内容と競合状態の関数であるので、複数の入力ポートＥ
ｉが送信中の場合、各出力ポートＬｊへの出力値が明確
に定義されない（しかも、必ずしも「２進値」ではな
い）という点で、これらの回路中に実行される交換機能
を「ダーティ論理」と呼ぶ。しかし、１つの入力ポート
Ｅｉだけが送信しているときは出力は「クリーン」であ
る。
内容と競合状態の関数であるので、複数の入力ポートＥ
ｉが送信中の場合、各出力ポートＬｊへの出力値が明確
に定義されない（しかも、必ずしも「２進値」ではな
い）という点で、これらの回路中に実行される交換機能
を「ダーティ論理」と呼ぶ。しかし、１つの入力ポート
Ｅｉだけが送信しているときは出力は「クリーン」であ
る。
複数の入力ポートＥｉによる同時送信の場合に交換トラ
ンジスタを保護する他に、本発明は、衝突の場合に不要
情報の検出を保証するデータ・コード化方式も提供す
る。衝突バスＢｊは第５図に示すように論理ORゲートと
見なすことができる。具体的には、出力ポートＬｊは、
衝突バスＢｊの一部として示されており、それに複数の
入力ポートＥｉが接続されている。これらの入力ポート
は複数のアドレス復号器801、802、...80nに接続され、
それらの出力は、衝突バスＢｊとの実際の接続を形成す
るクロスポイント交換機811、812...、81nを制御する。
この回路の論理はORゲート83に接続された出力端をもつ
複数のANDゲート821、822、...、82nと等価である。１
つの入力ポートEjだけが活動状態になるとき、そのポー
トから送信されたビットが出力ポートＬｊに現れる。し
かし複数の入力が活動状態のときは、送信されるビット
が異なる極性をもつ場合、出力ポートＬｊは不要状態
（ガーベージ）、すなわち意味のないデータを受け取
る。
ンジスタを保護する他に、本発明は、衝突の場合に不要
情報の検出を保証するデータ・コード化方式も提供す
る。衝突バスＢｊは第５図に示すように論理ORゲートと
見なすことができる。具体的には、出力ポートＬｊは、
衝突バスＢｊの一部として示されており、それに複数の
入力ポートＥｉが接続されている。これらの入力ポート
は複数のアドレス復号器801、802、...80nに接続され、
それらの出力は、衝突バスＢｊとの実際の接続を形成す
るクロスポイント交換機811、812...、81nを制御する。
この回路の論理はORゲート83に接続された出力端をもつ
複数のANDゲート821、822、...、82nと等価である。１
つの入力ポートEjだけが活動状態になるとき、そのポー
トから送信されたビットが出力ポートＬｊに現れる。し
かし複数の入力が活動状態のときは、送信されるビット
が異なる極性をもつ場合、出力ポートＬｊは不要状態
（ガーベージ）、すなわち意味のないデータを受け取
る。
衝突検出機構は、以下のように構成される。衝突クロス
バーを介してメモリ・モジュールに送られたすべての要
求は、それらの送信が同じシステム・クロック・サイク
ルの始めに開始するように同期される。衝突検出を可能
にするために、たとえばアドレスなど入力ポートＥｉに
固有の要求されたピット列が、送信の前に衝突検出コー
ドにコード化される。出力ポートＬｊでは、コード違反
エラーがあるかどうかコード化されたビットが検査され
る。
バーを介してメモリ・モジュールに送られたすべての要
求は、それらの送信が同じシステム・クロック・サイク
ルの始めに開始するように同期される。衝突検出を可能
にするために、たとえばアドレスなど入力ポートＥｉに
固有の要求されたピット列が、送信の前に衝突検出コー
ドにコード化される。出力ポートＬｊでは、コード違反
エラーがあるかどうかコード化されたビットが検査され
る。
ビット・ストリームに衝突コードを挿入する適切な符号
器は、メモリ表ルックアップである。通常のアプリケー
ションの例では、２バイト入力ポート・アドレス・フィ
ールドに対して1296通りの有効な組合せがある場合、各
交換ポートに64K×16ビット高速メモリが必要となる。1
296通りの有効な組合せは、11ビット（すなわち、210＝
1024及び211＝2048）で表される。したがって、11ビッ
トの目的アドレスを使って、変換表がアドレスされる。
選択された項目は、有効な組合せを表す事前ロードされ
た16ビット・ワードを含む。このワードが、メッセージ
の残りの部分を共にシフト・レジスタに読み出され、ク
ロスバーに逐次送信される。
器は、メモリ表ルックアップである。通常のアプリケー
ションの例では、２バイト入力ポート・アドレス・フィ
ールドに対して1296通りの有効な組合せがある場合、各
交換ポートに64K×16ビット高速メモリが必要となる。1
296通りの有効な組合せは、11ビット（すなわち、210＝
1024及び211＝2048）で表される。したがって、11ビッ
トの目的アドレスを使って、変換表がアドレスされる。
選択された項目は、有効な組合せを表す事前ロードされ
た16ビット・ワードを含む。このワードが、メッセージ
の残りの部分を共にシフト・レジスタに読み出され、ク
ロスバーに逐次送信される。
このコードは、送信された情報の各半バイトが同数の０
と１を持つように設計されている。したがって、有効な
半バイトは1100、1010、1001、0101、0011、0110であ
る。衝突が発生すると、０と１の均衡が崩れる。有効コ
ードの検出は第６図の回路によって行なわれる。衝突検
出回路は、４ビット・シフト・レジスタ95と６個のAND
ゲート96ないし101を含む。ANDゲートは、実際の復号ネ
ットワークを含み、各ANDゲートはその特定のコードが
シフト・レジスタ95で検出された場合に限って出力を供
給する。すなわち、一時的にシフト・レジスタ95に記憶
された任意の有効コードに対して、せいぜい１つのAND
ゲートが出力を生成する。ORゲート102が、有効コード
が検出されたときに限って復号器ANDゲートの出力を受
け取って、出力を供給する。この出力は、衝突が検出さ
れたかどうか判定するため、システム・クロックによっ
てクロックされる。検出された場合は、衝突解決機能を
もつ代替ネットワークにメッセージを再経路設定するな
どの矯正処置を行なう。
と１を持つように設計されている。したがって、有効な
半バイトは1100、1010、1001、0101、0011、0110であ
る。衝突が発生すると、０と１の均衡が崩れる。有効コ
ードの検出は第６図の回路によって行なわれる。衝突検
出回路は、４ビット・シフト・レジスタ95と６個のAND
ゲート96ないし101を含む。ANDゲートは、実際の復号ネ
ットワークを含み、各ANDゲートはその特定のコードが
シフト・レジスタ95で検出された場合に限って出力を供
給する。すなわち、一時的にシフト・レジスタ95に記憶
された任意の有効コードに対して、せいぜい１つのAND
ゲートが出力を生成する。ORゲート102が、有効コード
が検出されたときに限って復号器ANDゲートの出力を受
け取って、出力を供給する。この出力は、衝突が検出さ
れたかどうか判定するため、システム・クロックによっ
てクロックされる。検出された場合は、衝突解決機能を
もつ代替ネットワークにメッセージを再経路設定するな
どの矯正処置を行なう。
第６図に示した種類の衝突検出回路が各衝突バスＢｊご
とに１つずつ必要である。図のように、コード違反の検
出は、最小数の回路で実施できる。０と１の均衡が取れ
たコードは、４ビット幅のワードの16通りの組合せのう
ち６通りの組合せが可能である。これは、２バイトの入
力ポート・アドレス・フィールドでは64すなわち1296通
りの有効な組合せに該当する。
とに１つずつ必要である。図のように、コード違反の検
出は、最小数の回路で実施できる。０と１の均衡が取れ
たコードは、４ビット幅のワードの16通りの組合せのう
ち６通りの組合せが可能である。これは、２バイトの入
力ポート・アドレス・フィールドでは64すなわち1296通
りの有効な組合せに該当する。
E.発明の効果 本発明のクロスバー交換機及びそれを動作させる方法に
よれば、従来のものに比してメッセージ転送遅延が減少
する。しかも、競合が生じても、クロスバー交換機に損
傷は生じない。
よれば、従来のものに比してメッセージ転送遅延が減少
する。しかも、競合が生じても、クロスバー交換機に損
傷は生じない。
第１図は、本発明による衝突クロスバー交換機を利用す
る可能なシステムの構成図である。 第２図は、本発明によるＮ×Ｍ両側クロスバー交換機の
構成図である。 第３図は、TTL技術で電流を制限する出力段の概略図で
ある。 第４図は、MOS技術で電流を制限する他の出力段の概略
図である。 第５図は、衝突バスの論理的等価性を示す構成図及び論
理図である。 第６図は、コード違反検出機構の構成図及び論理図であ
る。 第７図は、一般化された複数ポート変換システムの構成
図である。 第８図は、デルタ型ネットワークの概略図である。 第９図は、クロスポイント交換機及びデルタ型ネットワ
ークの特徴を利用した全体設計の概略図である。 50……衝突クロスバー交換機、53……競合解決交換機、
56……肯定応答ネットワーク。
る可能なシステムの構成図である。 第２図は、本発明によるＮ×Ｍ両側クロスバー交換機の
構成図である。 第３図は、TTL技術で電流を制限する出力段の概略図で
ある。 第４図は、MOS技術で電流を制限する他の出力段の概略
図である。 第５図は、衝突バスの論理的等価性を示す構成図及び論
理図である。 第６図は、コード違反検出機構の構成図及び論理図であ
る。 第７図は、一般化された複数ポート変換システムの構成
図である。 第８図は、デルタ型ネットワークの概略図である。 第９図は、クロスポイント交換機及びデルタ型ネットワ
ークの特徴を利用した全体設計の概略図である。 50……衝突クロスバー交換機、53……競合解決交換機、
56……肯定応答ネットワーク。
Claims (3)
- 【請求項１】Ｎ個の入力ポートとＭ個の出力ポートを有
し、上記各出力ポートがそれぞれ対応する出力バスに接
続され、上記各入力ポートがそれぞれ上記出力バスを介
して上記出力ポートの任意の１本に選択的に接続するこ
とが可能である、Ｎ×Ｍ個のクロスポイントのアレイ
と、 上記出力バスと上記出力ポートとを接続するための手段
であって、複数の上記入力ポートが上記出力バスのいず
れかに同時に接続されて競合が発生した場合、該競合を
検出し、上記クロスポイントを通過する電流を制限する
ための、上記出力バスと上記出力ポートとの間に接続さ
れる電流検出兼制御手段と、 上記競合が発生した場合、該競合を検出し、衝突解消処
置を開始する衝突検出兼解消手段と、 からなる衝突クロスバー交換機。 - 【請求項２】Ｎ個の入力ポートとＭ個の出力ポートを有
し、上記各出力ポートがそれぞれ対応する３状態出力バ
スに接続され、複数のクロスポイントを介して１つの３
状態バスに複数の入力バスからの信号送信が可能であ
る、Ｎ×Ｍ衝突クロスバー交換機であって、 上記クロスポイントに接続された電流検出兼制限手段
が、 （ａ）クロスポイント交換機の出力端子に電流を供給す
るためのトランジスタであって、該トランジスタをオン
およびオフにするための電流を受け取る制御端子と該ト
ランジスタがオンになった時電流を供給する出力端子と
を備えたソース・トランジスタ手段と、 （ｂ）上記クロスポイント交換機の出力端子から電流を
流すためのシンク・トランジスタ手段と、 （ｃ）上記クロスポイント出力端子と上記ソース・トラ
ンジスタ出力端子の間に接続される電流測定手段であっ
て、上記ソース・トランジスタ手段の制御端子に接続さ
れ、上記シンク・トランジスタ手段を流れる電流を検出
し、該電流が所定のしきい値を越えた時上記制御端子か
ら電流を引き出す制御スイッチ手段を備え持つ電流測定
手段と、 を備え持つ、 衝突クロスバー交換機。 - 【請求項３】ディジタル通信ネットワーク交換機を動作
させる方法であって、 クロスバー交換機の入力端子に供給されるメッセージに
先行する衝突検出コードを符号化するステップと、 上記衝突検出コードとともにメッセージを複数の上記入
力端子から上記クロスバーの１つの共通出力端子へ送信
するステップと、 上記出力端子において上記衝突検出コードを復号化し
て、メッセージ間の衝突を検出するステップと、 を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US275164 | 1988-11-18 | ||
| US07/275,164 US4929940A (en) | 1988-11-18 | 1988-11-18 | Collision crossbar switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183645A JPH02183645A (ja) | 1990-07-18 |
| JPH0720102B2 true JPH0720102B2 (ja) | 1995-03-06 |
Family
ID=23051137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29780089A Expired - Lifetime JPH0720102B2 (ja) | 1988-11-18 | 1989-11-17 | 衝突クロスバー交換機及びその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4929940A (ja) |
| EP (1) | EP0369193B1 (ja) |
| JP (1) | JPH0720102B2 (ja) |
| DE (1) | DE68916185T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642246B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Procede de deblocage d'un systeme multiprocesseurs multibus |
| JPH03100807A (ja) * | 1989-09-14 | 1991-04-25 | Hitachi Ltd | 対話型実装機ｎｃデータ作成装置 |
| EP0509058A4 (en) * | 1990-01-05 | 1993-11-18 | Maspar Computer Corporation | Router chip with quad-crossbar and hyperbar personalities |
| JP2910139B2 (ja) * | 1990-03-28 | 1999-06-23 | ソニー株式会社 | マトリクススイッチャ装置 |
| AU9056391A (en) * | 1990-11-15 | 1992-06-11 | Nvision, Inc. | Switch composed of identical switch modules |
| US5144293A (en) * | 1990-12-18 | 1992-09-01 | International Business Machines Corporation | Serial link communication system with cascaded switches |
| JP2770936B2 (ja) * | 1990-12-18 | 1998-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 通信ネットワークおよび通信チャンネルをつくる方法 |
| US5442772A (en) * | 1991-03-29 | 1995-08-15 | International Business Machines Corporation | Common breakpoint in virtual time logic simulation for parallel processors |
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