JPH07201178A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07201178A JPH07201178A JP5355502A JP35550293A JPH07201178A JP H07201178 A JPH07201178 A JP H07201178A JP 5355502 A JP5355502 A JP 5355502A JP 35550293 A JP35550293 A JP 35550293A JP H07201178 A JPH07201178 A JP H07201178A
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 内部電源回路による消費電力の損失なく、小
振幅データ転送が可能で、並列に多ビットデータ線が動
作しても消費電流が極めて少ない半導体集積回路を提供
する。 【構成】 高電位側のセンスアンプブロック１の放電す
る側の共通ソース線１０と、低電位側のセンスアンプブ
ロック２の充電する側の共通ソース線１２とを配線３０
で接続し、前記低電位側の共通ソース線１２の充電開始
タイミングが、前記高電位側の共通ソース線１０の放電
開始タイミングと一致するように、ＭＯＳＦＥＴ２０、
２２を制御する。その結果、高電位側のセンスアンプブ
ロック１が放電する電荷を低電位側のセンスアンプブロ
ック１に供給して再利用することができる。
振幅データ転送が可能で、並列に多ビットデータ線が動
作しても消費電流が極めて少ない半導体集積回路を提供
する。 【構成】 高電位側のセンスアンプブロック１の放電す
る側の共通ソース線１０と、低電位側のセンスアンプブ
ロック２の充電する側の共通ソース線１２とを配線３０
で接続し、前記低電位側の共通ソース線１２の充電開始
タイミングが、前記高電位側の共通ソース線１０の放電
開始タイミングと一致するように、ＭＯＳＦＥＴ２０、
２２を制御する。その結果、高電位側のセンスアンプブ
ロック１が放電する電荷を低電位側のセンスアンプブロ
ック１に供給して再利用することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ上でクロ
ック信号に同期して並列に多数のデータ線が動作するよ
うな画像メモリー、シンクロナスダイナミックランダム
アクセスメモリー（ＳＤＲＡＭ）、スタティックランダ
ムアクセスメモリー（ＳＲＡＭ）等のメモリー回路や、
並列データ処理を行うマイクロプロセッサー等において
使用するレベル変換回路を複数個備えた半導体集積回路
の改良に関する。
ック信号に同期して並列に多数のデータ線が動作するよ
うな画像メモリー、シンクロナスダイナミックランダム
アクセスメモリー（ＳＤＲＡＭ）、スタティックランダ
ムアクセスメモリー（ＳＲＡＭ）等のメモリー回路や、
並列データ処理を行うマイクロプロセッサー等において
使用するレベル変換回路を複数個備えた半導体集積回路
の改良に関する。
【０００２】
【従来の技術】従来、出力信号の振幅レベルを入力信号
の振幅レベルとは異なるレベルに変換するレベル変換回
路について、例えば特開平４−２１１５１５号公報（中
込 他日立製作所）に開示されたものがある。以下、こ
の従来技術について説明する。
の振幅レベルとは異なるレベルに変換するレベル変換回
路について、例えば特開平４−２１１５１５号公報（中
込 他日立製作所）に開示されたものがある。以下、こ
の従来技術について説明する。
【０００３】前記従来の技術を図３及び図４を用いて説
明する。
明する。
【０００４】図３（ａ）及び（ｂ）はクロック同期型の
レベル変換回路とその動作説明図を示す。同図（ａ）に
おいて、ＣＬＫ（３）、ＸＣＬＫ（２）は同期信号（ク
ロック信号）、Ｖｉｎ（１１）はレベル変換前の入力信
号、ＶＨ（９０）はレベル変換後のハイレベルの電源、
ＶＬ（９１）はレベル変換後のロウレベルの電源であ
る。ＶＭ（９）はプリチャージ電源であり、その電源電
位は前記ハイレベルの電位ＶＨとロウレベルの電位ＶＬ
との中間電位である。
レベル変換回路とその動作説明図を示す。同図（ａ）に
おいて、ＣＬＫ（３）、ＸＣＬＫ（２）は同期信号（ク
ロック信号）、Ｖｉｎ（１１）はレベル変換前の入力信
号、ＶＨ（９０）はレベル変換後のハイレベルの電源、
ＶＬ（９１）はレベル変換後のロウレベルの電源であ
る。ＶＭ（９）はプリチャージ電源であり、その電源電
位は前記ハイレベルの電位ＶＨとロウレベルの電位ＶＬ
との中間電位である。
【０００５】次に、図３（ｂ）用いて動作を説明する。
クロック信号ＣＬＫ、ＸＣＬＫにより制御されるＰＭＯ
ＳＦＥＴ（５）とＮＭＯＳＦＥＴ（６）がオンになった
ときインバータ動作が可能になって、入力Ｖｉｎ（１
１）が反転して取り込まれる。例えば、Ｖｉｎ（１１）
が電源電位Ｖｃｃレベルであれば、出力はＶＬ（９１）
のロウレベルの値になる。次に、前記クロック信号 Ｃ
ＬＫ、ＸＣＬＫが反転すると、前記のＰＭＯＳＦＥＴ
（５）とＮＭＯＳＦＥＴ（６）とがオフになると共に、
ＰＭＯＳＦＥＴ（１２）とＮＭＯＳＦＥＴ（９）とがオ
ンして、出力を前記プリチャージ電源ＶＭ（９）と接続
し、中間電位にプリチャージする。以上の動作を一周期
にして、以後、同様に繰り返されて、前記入力Ｖｉｎ
（１１）が周期毎に反転すれば、出力も反転する。以上
の動作において、出力レベルの変化幅が（ＶＨ−Ｖ
Ｍ）、（ＶＭ−ＶＬ）となり、入力レベルの変化（Ｖｃ
ｃ−Ｖｓｓ）よりも小さくなる。つまり、出力ノードＶ
ｏｕｔの寄生容量ＣＤ（１０）を充放電する電荷量が少
なくて済む。この電荷量は、容量の電位の変化量と容量
値の積で決まるから、このレベル変換回路により、例え
ば入力と出力との振幅レベルの比が１／１０になれば、
前記出力ノードの充放電電荷量も１／１０で済むので、
レベル変換を行わない場合と比較して、１／１０の低消
費電力化が可能である。
クロック信号ＣＬＫ、ＸＣＬＫにより制御されるＰＭＯ
ＳＦＥＴ（５）とＮＭＯＳＦＥＴ（６）がオンになった
ときインバータ動作が可能になって、入力Ｖｉｎ（１
１）が反転して取り込まれる。例えば、Ｖｉｎ（１１）
が電源電位Ｖｃｃレベルであれば、出力はＶＬ（９１）
のロウレベルの値になる。次に、前記クロック信号 Ｃ
ＬＫ、ＸＣＬＫが反転すると、前記のＰＭＯＳＦＥＴ
（５）とＮＭＯＳＦＥＴ（６）とがオフになると共に、
ＰＭＯＳＦＥＴ（１２）とＮＭＯＳＦＥＴ（９）とがオ
ンして、出力を前記プリチャージ電源ＶＭ（９）と接続
し、中間電位にプリチャージする。以上の動作を一周期
にして、以後、同様に繰り返されて、前記入力Ｖｉｎ
（１１）が周期毎に反転すれば、出力も反転する。以上
の動作において、出力レベルの変化幅が（ＶＨ−Ｖ
Ｍ）、（ＶＭ−ＶＬ）となり、入力レベルの変化（Ｖｃ
ｃ−Ｖｓｓ）よりも小さくなる。つまり、出力ノードＶ
ｏｕｔの寄生容量ＣＤ（１０）を充放電する電荷量が少
なくて済む。この電荷量は、容量の電位の変化量と容量
値の積で決まるから、このレベル変換回路により、例え
ば入力と出力との振幅レベルの比が１／１０になれば、
前記出力ノードの充放電電荷量も１／１０で済むので、
レベル変換を行わない場合と比較して、１／１０の低消
費電力化が可能である。
【０００６】次に、前記レベル変換された電源ＶＨ（９
０）、ＶＬ（９１）の発生回路の発生回路を図４に示
す。この発生回路は同一チップ上に内蔵されていて、一
般的には、同図に示すように、抵抗Ｒ１、Ｒ２、Ｒ３で
抵抗分割された電位を参照電位としたカレントミラー型
の出力で電源回路の出力トランジスターを制御する方式
が採用されている。電源ＶＨ（９０）、ＶＬ（９１）の
電圧レベルは前記抵抗Ｒ１、Ｒ２、Ｒ３の比を調節する
ことにより、任意に選択できる。
０）、ＶＬ（９１）の発生回路の発生回路を図４に示
す。この発生回路は同一チップ上に内蔵されていて、一
般的には、同図に示すように、抵抗Ｒ１、Ｒ２、Ｒ３で
抵抗分割された電位を参照電位としたカレントミラー型
の出力で電源回路の出力トランジスターを制御する方式
が採用されている。電源ＶＨ（９０）、ＶＬ（９１）の
電圧レベルは前記抵抗Ｒ１、Ｒ２、Ｒ３の比を調節する
ことにより、任意に選択できる。
【０００７】しかしながら、前記図４に示す内部電源回
路では、容量の大きな配線を駆動するドライバーの電源
電流を低抵抗で供給する必要があり、従って前記カレン
トミラーや前記出力トランジスターのサイズが大きくな
り、参照電位を発生する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４も
高抵抗値のものを選定できず、その結果、貫通電流ＩＤ
Ｃ１、ＩＤＣ２の総和は数ｍＡ程度にまで大きくなり、
無駄に消費電流が増大する欠点が生じる。
路では、容量の大きな配線を駆動するドライバーの電源
電流を低抵抗で供給する必要があり、従って前記カレン
トミラーや前記出力トランジスターのサイズが大きくな
り、参照電位を発生する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４も
高抵抗値のものを選定できず、その結果、貫通電流ＩＤ
Ｃ１、ＩＤＣ２の総和は数ｍＡ程度にまで大きくなり、
無駄に消費電流が増大する欠点が生じる。
【０００８】前記従来の欠点を消費電力について見れ
ば、図３のレベル変換回路の消費電力は、Ｐｔｏａｌ＝
Ｐ１＋Ｐ２となる。ここで、Ｐ２は、配線容量をレベル
変換後の振幅で駆動した時の消費電流と、レベル変換後
の振幅電圧との積で決定される。また、前記Ｐ１は、内
部電源回路が内部電圧ＶＨ、ＶＬを発生する上で電圧降
下を行う際に無駄に消費する電力であって、この消費電
力Ｐ１は、配線容量をレベル変換後の振幅で駆動した時
の消費電流と、前記内部電源回路が電圧降下を行った電
圧量（Ｖｃｃ− ＶＨ＋ＶＬ）との積で決定され、この
電圧降下を行った電圧量が大きい，即ち出力振幅値をよ
り小さくしようとする場合には、無駄な消費電力Ｐ２は
一層増大することになる。
ば、図３のレベル変換回路の消費電力は、Ｐｔｏａｌ＝
Ｐ１＋Ｐ２となる。ここで、Ｐ２は、配線容量をレベル
変換後の振幅で駆動した時の消費電流と、レベル変換後
の振幅電圧との積で決定される。また、前記Ｐ１は、内
部電源回路が内部電圧ＶＨ、ＶＬを発生する上で電圧降
下を行う際に無駄に消費する電力であって、この消費電
力Ｐ１は、配線容量をレベル変換後の振幅で駆動した時
の消費電流と、前記内部電源回路が電圧降下を行った電
圧量（Ｖｃｃ− ＶＨ＋ＶＬ）との積で決定され、この
電圧降下を行った電圧量が大きい，即ち出力振幅値をよ
り小さくしようとする場合には、無駄な消費電力Ｐ２は
一層増大することになる。
【０００９】更に、画像メモリー等では６４ビット、１
２８ビット、又は２５６ビットが同一チップ上で並列に
同時動作する関係上、既述の消費電力をビット数倍した
電力が消費され、全体では大電力が消費される欠点を有
する。
２８ビット、又は２５６ビットが同一チップ上で並列に
同時動作する関係上、既述の消費電力をビット数倍した
電力が消費され、全体では大電力が消費される欠点を有
する。
【００１０】そこで、前記した内部電源回路の電力損失
を回避するように、特開平４−３０２４６３号公報（高
島 他 東芝）に開示される技術が提案されている。こ
の技術は、図５（ａ）に示すように、時間に対して同じ
電源電流変化特性を持つ、つまり同じオン抵抗をもつ回
路５００を電源Ｖｃｃと接地線Ｖｓｓとの間に直列に接
続し、各回路に、実効的にかかる端子電圧を電源Ｖｃｃ
の１／２電圧にする方式である。換言すれば、この技術
は図５（ａ）及び（ｂ）に示すように、時間の変化の各
地点で電源電流が等しい、つまり図６に示すように回路
の内部オン抵抗が等しい各回路を直列に接続することに
より、自分自身が本来の回路動作をしながら、電圧降下
を行わせて、前記第１の従来例の内部電源回路と同じ働
きを行っている。
を回避するように、特開平４−３０２４６３号公報（高
島 他 東芝）に開示される技術が提案されている。こ
の技術は、図５（ａ）に示すように、時間に対して同じ
電源電流変化特性を持つ、つまり同じオン抵抗をもつ回
路５００を電源Ｖｃｃと接地線Ｖｓｓとの間に直列に接
続し、各回路に、実効的にかかる端子電圧を電源Ｖｃｃ
の１／２電圧にする方式である。換言すれば、この技術
は図５（ａ）及び（ｂ）に示すように、時間の変化の各
地点で電源電流が等しい、つまり図６に示すように回路
の内部オン抵抗が等しい各回路を直列に接続することに
より、自分自身が本来の回路動作をしながら、電圧降下
を行わせて、前記第１の従来例の内部電源回路と同じ働
きを行っている。
【００１１】
【発明が解決しようとする課題】しかしながら、前記図
５の従来技術では、各回路の電源電流が各時間に対して
等しくないと、抵抗分割によって決定される電圧が変動
し、各回路の実効的な端子電圧が変動する欠点を有す
る。また、各回路の電源電流は、自己の一段上にある回
路の接地電流によって供給される必要があるため、図５
（ｂ）に示すような条件、即ち各回路５００の電源電流
と接地電流（Ｉ１とＩ１Ｘ）、（Ｉ２とＩ２Ｘ）とが各
時間で等しくないときは、電流の再利用はできないが、
例えばＤＲＡＭの中で並列動作を行い消費電流が大きな
ビット線電位のリストアーを行うセンスアンプ動作を考
えてみても、一般的には、各回路の電源と接地間の貫通
電流を防ぐために、電源電流が流れる充電動作と接地電
流が流れる放電動作とは自動的に時間差ができるよう
に、各働きをするトランジスターのサイズや配線抵抗を
変えているため、貫通電流を増やさずに各回路の充電電
流と放電電流とを各時間で等しくすることは不可能であ
る。図７では上段の回路の放電動作が遅れて充電動作と
時間的に一致する理想状態を示すが、通常は、接地電流
が遅れるので、下段に電源電流を時間的に理想状態で供
給することが困難であり、従って、第２の従来例が主張
するように上段と下段の回路５００、５００で同じ動作
させるためには、図８に示すように、再利用される一部
の電荷以外の多くの電荷（図８に示す電流Ｉ３）を付加
回路から下段の回路５００に供給してやる必要があり、
この従来技術であっても、依然として、配線容量を駆動
するに必要な消費電流以外の無駄な消費電流を必要とす
る欠点があった。
５の従来技術では、各回路の電源電流が各時間に対して
等しくないと、抵抗分割によって決定される電圧が変動
し、各回路の実効的な端子電圧が変動する欠点を有す
る。また、各回路の電源電流は、自己の一段上にある回
路の接地電流によって供給される必要があるため、図５
（ｂ）に示すような条件、即ち各回路５００の電源電流
と接地電流（Ｉ１とＩ１Ｘ）、（Ｉ２とＩ２Ｘ）とが各
時間で等しくないときは、電流の再利用はできないが、
例えばＤＲＡＭの中で並列動作を行い消費電流が大きな
ビット線電位のリストアーを行うセンスアンプ動作を考
えてみても、一般的には、各回路の電源と接地間の貫通
電流を防ぐために、電源電流が流れる充電動作と接地電
流が流れる放電動作とは自動的に時間差ができるよう
に、各働きをするトランジスターのサイズや配線抵抗を
変えているため、貫通電流を増やさずに各回路の充電電
流と放電電流とを各時間で等しくすることは不可能であ
る。図７では上段の回路の放電動作が遅れて充電動作と
時間的に一致する理想状態を示すが、通常は、接地電流
が遅れるので、下段に電源電流を時間的に理想状態で供
給することが困難であり、従って、第２の従来例が主張
するように上段と下段の回路５００、５００で同じ動作
させるためには、図８に示すように、再利用される一部
の電荷以外の多くの電荷（図８に示す電流Ｉ３）を付加
回路から下段の回路５００に供給してやる必要があり、
この従来技術であっても、依然として、配線容量を駆動
するに必要な消費電流以外の無駄な消費電流を必要とす
る欠点があった。
【００１２】本発明は、前記第１及び第２の従来技術の
問題点に鑑みてなされたものであり、その目的は、同時
に動作するレベル変換回路の多少に拘らず、従来のよう
な配線容量を駆動するに必要な消費電流以外の無駄な消
費電力を必要とせずに、レベル変換回路の出力側の配線
容量を低消費電力で高速に駆動して、低消費電力化を図
ることにある。
問題点に鑑みてなされたものであり、その目的は、同時
に動作するレベル変換回路の多少に拘らず、従来のよう
な配線容量を駆動するに必要な消費電流以外の無駄な消
費電力を必要とせずに、レベル変換回路の出力側の配線
容量を低消費電力で高速に駆動して、低消費電力化を図
ることにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、２個のレベル変換回路において、一方
の回路が放出する電荷を他方の回路で再利用する構成と
することにより、従来のような無駄な消費電力を無くす
こととする。
め、本発明では、２個のレベル変換回路において、一方
の回路が放出する電荷を他方の回路で再利用する構成と
することにより、従来のような無駄な消費電力を無くす
こととする。
【００１４】すなわち、請求項１記載の発明の半導体集
積回路の具体的な構成は、半導体基板上に形或された複
数個のレベル変換回路を備え、前記複数個のレベル変換
回路のうち所定の２個のレベル変換回路は、一方の回路
の出力波形と他方の回路の入力波形とが一致している半
導体集積回路を対象とする。そして、前記一方のレベル
変換回路の出力開始タイミングと前記他方のレベル変換
回路の入力開始タイミングとを一致させるタイミング一
致制御手段と、前記所定の２個のレベル変換回路の接
続，非接続を行う接続回路と、前記タイミング一致制御
手段により一致制御された前記一方のレベル変換回路の
出力時及び前記他方のレベル変換回路の入力時に両レベ
ル変換回路を接続するように前記接続回路を制御する接
続制御手段とを設ける構成としている。
積回路の具体的な構成は、半導体基板上に形或された複
数個のレベル変換回路を備え、前記複数個のレベル変換
回路のうち所定の２個のレベル変換回路は、一方の回路
の出力波形と他方の回路の入力波形とが一致している半
導体集積回路を対象とする。そして、前記一方のレベル
変換回路の出力開始タイミングと前記他方のレベル変換
回路の入力開始タイミングとを一致させるタイミング一
致制御手段と、前記所定の２個のレベル変換回路の接
続，非接続を行う接続回路と、前記タイミング一致制御
手段により一致制御された前記一方のレベル変換回路の
出力時及び前記他方のレベル変換回路の入力時に両レベ
ル変換回路を接続するように前記接続回路を制御する接
続制御手段とを設ける構成としている。
【００１５】
【作用】以上の構成により、請求項１記載の半導体集積
回路では、所定の２個のレベル変換回路において、一方
のレベル変換回路の出力開始タイミングと他方のレベル
変換回路の入力開始タイミングとがタイミング一致制御
手段により一致制御されると、この時点で接続手段が前
記２個のレベル変換回路を接続するので、前記一方の出
力状態にあるレベル変換回路から放出される電荷が、他
方の入力状態にあるレベル変換回路に入力されて再利用
される。
回路では、所定の２個のレベル変換回路において、一方
のレベル変換回路の出力開始タイミングと他方のレベル
変換回路の入力開始タイミングとがタイミング一致制御
手段により一致制御されると、この時点で接続手段が前
記２個のレベル変換回路を接続するので、前記一方の出
力状態にあるレベル変換回路から放出される電荷が、他
方の入力状態にあるレベル変換回路に入力されて再利用
される。
【００１６】
【実施例】以下、本発明の実施例を図面に基いて説明す
る。
る。
【００１７】図１は本発明に係る半導体集積回路の等価
回路を示す。同図において、１及び２は、各々、半導体
基板上に形成されたレベル変換回路としてのセンスアン
プブロックであって、１は高電位側のセンスアンプブロ
ック、２は低電位側のセンスアンプブロックである。
回路を示す。同図において、１及び２は、各々、半導体
基板上に形成されたレベル変換回路としてのセンスアン
プブロックであって、１は高電位側のセンスアンプブロ
ック、２は低電位側のセンスアンプブロックである。
【００１８】前記高電位側のセンスアンプブロック１
は、メモリー回路のビット線のリストア動作を行う複数
個のセンスアンプ回路の，前記各ビット線と電荷の出し
入れを行うソース線を共通にした共通ソース線１０、１
１を有する。
は、メモリー回路のビット線のリストア動作を行う複数
個のセンスアンプ回路の，前記各ビット線と電荷の出し
入れを行うソース線を共通にした共通ソース線１０、１
１を有する。
【００１９】同様に、前記低電位側のセンスアンプブロ
ック２は、メモリー回路のビット線のリストア動作を行
う複数個のセンスアンプ回路の，前記各ビット線と電荷
の出し入れを行うソース線を共通にした共通ソース線１
５、１６を有する。
ック２は、メモリー回路のビット線のリストア動作を行
う複数個のセンスアンプ回路の，前記各ビット線と電荷
の出し入れを行うソース線を共通にした共通ソース線１
５、１６を有する。
【００２０】ＲＮ１、ＲＮ２は、各々、前記２個のセン
スアンプブロック１，２のビット線の電荷を放電する働
きをするＮＭＯＳＦＥＴのフリップフロップで構成され
る回路の等価抵抗（ＲＮ１＝ＲＮ２）、ＲＰ１、ＲＰ２
は前記２個のセンスアンプブロック１，２のビット線に
電荷を供給する働きをするＰＭＯＳＦＥＴのフリップフ
ロップで構成される回路の等価抵抗（ＲＰ１＝ＲＰ２）
である。また、ＣＢは、リストアされる前記ビット線の
総容量であって、各センスアンプブロック１，２間で同
一値である。
スアンプブロック１，２のビット線の電荷を放電する働
きをするＮＭＯＳＦＥＴのフリップフロップで構成され
る回路の等価抵抗（ＲＮ１＝ＲＮ２）、ＲＰ１、ＲＰ２
は前記２個のセンスアンプブロック１，２のビット線に
電荷を供給する働きをするＰＭＯＳＦＥＴのフリップフ
ロップで構成される回路の等価抵抗（ＲＰ１＝ＲＰ２）
である。また、ＣＢは、リストアされる前記ビット線の
総容量であって、各センスアンプブロック１，２間で同
一値である。
【００２１】前記高電位側のセンスアンプブロック１に
おいて、充電する側の共通ソース線１１には電源Ｖｃｃ
が接続され、放電する側の共通ソース線１０には内部電
源発生回路からの内部電源が接続される。一方、低電位
側のセンスアンプブロック２において、充電する側の共
通ソース線１２には内部電源１５が接続され、放電する
側の共通ソース線１３には接地線Ｖｓｓが接続される。
この構成により、前記高電位側と低電位側の２個のセン
スアンプブロック１，２を電源Ｖｃｃと接地線Ｖｓｓ間
に直列に配置している。
おいて、充電する側の共通ソース線１１には電源Ｖｃｃ
が接続され、放電する側の共通ソース線１０には内部電
源発生回路からの内部電源が接続される。一方、低電位
側のセンスアンプブロック２において、充電する側の共
通ソース線１２には内部電源１５が接続され、放電する
側の共通ソース線１３には接地線Ｖｓｓが接続される。
この構成により、前記高電位側と低電位側の２個のセン
スアンプブロック１，２を電源Ｖｃｃと接地線Ｖｓｓ間
に直列に配置している。
【００２２】前記電源Ｖｃｃと高電位側のセンスアンプ
ブロック１の充電する側の共通ソース線１１との間に
は、ＰＭＯＳＦＥＴ２０が配置され、このＰＭＯＳＦＥ
Ｔ２０は充電開始信号ＸＳＥ１で制御される。また、前
記内部電源回路１５と高電位側のセンスアンプブロック
１の放電する側の共通ソース線１０との間には、ＮＭＯ
ＳＦＥＴ２１が配置され、このＮＭＯＳＦＥＴ２１は放
電開始信号ＳＥ１で制御される。前記両信号ＳＥ１，Ｘ
ＳＥ１は相補の信号である。
ブロック１の充電する側の共通ソース線１１との間に
は、ＰＭＯＳＦＥＴ２０が配置され、このＰＭＯＳＦＥ
Ｔ２０は充電開始信号ＸＳＥ１で制御される。また、前
記内部電源回路１５と高電位側のセンスアンプブロック
１の放電する側の共通ソース線１０との間には、ＮＭＯ
ＳＦＥＴ２１が配置され、このＮＭＯＳＦＥＴ２１は放
電開始信号ＳＥ１で制御される。前記両信号ＳＥ１，Ｘ
ＳＥ１は相補の信号である。
【００２３】更に、前記内部電源回路１５と低電位側の
センスアンプブロック２の充電する側の共通ソース線１
２との間には、ＰＭＯＳＦＥＴ２２が配置され、このＰ
ＭＯＳＦＥＴ２２は充電開始信号ＸＳＥ２で制御され
る。また、前記接地線Ｖｓｓと低電位側のセンスアンプ
ブロック２の放電する側の共通ソース線１３との間に
は、ＮＭＯＳＦＥＴ２３が配置され、このＮＭＯＳＦＥ
Ｔ２３は充電開始信号ＳＥ２で制御される。前記両信号
ＳＥ２，ＸＳＥ２は相補の信号である。
センスアンプブロック２の充電する側の共通ソース線１
２との間には、ＰＭＯＳＦＥＴ２２が配置され、このＰ
ＭＯＳＦＥＴ２２は充電開始信号ＸＳＥ２で制御され
る。また、前記接地線Ｖｓｓと低電位側のセンスアンプ
ブロック２の放電する側の共通ソース線１３との間に
は、ＮＭＯＳＦＥＴ２３が配置され、このＮＭＯＳＦＥ
Ｔ２３は充電開始信号ＳＥ２で制御される。前記両信号
ＳＥ２，ＸＳＥ２は相補の信号である。
【００２４】前記４個のＭＯＳＦＥＴ２０〜２３によ
り、各センスアンプブロック１，２の前記フリップフロ
ップの電源供給線に相当する４本の共通ソース線と、対
応する電源Ｖｃｃ、中間電源１５、又は接地Ｖｓｓとの
接続を制御する。
り、各センスアンプブロック１，２の前記フリップフロ
ップの電源供給線に相当する４本の共通ソース線と、対
応する電源Ｖｃｃ、中間電源１５、又は接地Ｖｓｓとの
接続を制御する。
【００２５】前記高電位側のセンスアンプブロック１の
放電する側の共通ソース線１０と、低電位側のセンスア
ンプブロック１の充電する側の共通ソース線１２とは、
接続手段としての配線３０により接続され、この配線３
０に前記内部電源回路１５が接続される。
放電する側の共通ソース線１０と、低電位側のセンスア
ンプブロック１の充電する側の共通ソース線１２とは、
接続手段としての配線３０により接続され、この配線３
０に前記内部電源回路１５が接続される。
【００２６】前記４個のＭＯＳＦＥＴ２０〜２３の各制
御信号ＳＥ１，ＸＳＥ１，ＳＥ２，ＸＳＥ２は、図２に
示すように出力される。すなわち、低電位側の充電開始
信号ＸＳＥ２は、高電位側の充電開始信号ＸＳＥ１及び
放電開始信号ＳＥ１よりも所定時間ｔ１遅延して出力さ
れる。この所定時間ｔ１は、高電位側のセンスアンプブ
ロック１のビット線放電用のフリップフロップの等価抵
抗ＲＮ１とビット線容量ＣＢの積である遅延時間に等し
く設定される。この構成により、高電位側のセンスアン
プブロック１の放電する側の共通ソース線１０からの放
電開始タイミングと、低電位側のセンスアンプブロック
２の充電する側の共通ソース線１２からの充電開始タイ
ミングとを図示の時点Ｔ１に一致させる。
御信号ＳＥ１，ＸＳＥ１，ＳＥ２，ＸＳＥ２は、図２に
示すように出力される。すなわち、低電位側の充電開始
信号ＸＳＥ２は、高電位側の充電開始信号ＸＳＥ１及び
放電開始信号ＳＥ１よりも所定時間ｔ１遅延して出力さ
れる。この所定時間ｔ１は、高電位側のセンスアンプブ
ロック１のビット線放電用のフリップフロップの等価抵
抗ＲＮ１とビット線容量ＣＢの積である遅延時間に等し
く設定される。この構成により、高電位側のセンスアン
プブロック１の放電する側の共通ソース線１０からの放
電開始タイミングと、低電位側のセンスアンプブロック
２の充電する側の共通ソース線１２からの充電開始タイ
ミングとを図示の時点Ｔ１に一致させる。
【００２７】また、低電位側の放電開始信号ＳＥ２は、
高電位側の充電開始信号ＸＳＥ１及び放電開始信号ＳＥ
１よりも所定時間ｔ２早めて出力される。この所定時間
ｔ２は、放電用のＮＭＯＳＦＥＴ２３がＯＮした後、実
際に放電が開始されるまでの遅延時間に等しく設定され
る。この構成により、高電位側のセンスアンプブロック
１の充電する側の共通ソース線１１からの充電開始タイ
ミングと、低電位側のセンスアンプブロック２の放電す
る側の共通ソース線１３からの放電開始タイミングとを
図示の時点Ｔ２に一致させる。以上の構成により、タイ
ミング一致制御手段を構成している。
高電位側の充電開始信号ＸＳＥ１及び放電開始信号ＳＥ
１よりも所定時間ｔ２早めて出力される。この所定時間
ｔ２は、放電用のＮＭＯＳＦＥＴ２３がＯＮした後、実
際に放電が開始されるまでの遅延時間に等しく設定され
る。この構成により、高電位側のセンスアンプブロック
１の充電する側の共通ソース線１１からの充電開始タイ
ミングと、低電位側のセンスアンプブロック２の放電す
る側の共通ソース線１３からの放電開始タイミングとを
図示の時点Ｔ２に一致させる。以上の構成により、タイ
ミング一致制御手段を構成している。
【００２８】したがって、本実施例においては、図２に
示すように、高電位側のセンスアンプブロック１での共
通ソース線１０からの放電動作と、低電位側のセンスア
ンプブロック１での共通ソース線１２からの充電動作と
が時間的に一致して、前記高電位側の共通ソース線１０
から放出される電荷が、前記低電位側の共通ソース線１
２からのビット線の充電に再利用される。また、この電
荷の再利用により、内部電源回路１５は電流Ｉ３を供給
する必要がない，即ち、内部電源回路は電流供給用とし
ては不要であって、第１の従来例のように無駄な消費電
流の供給が不要である。以上から、低消費電力化が極め
て有効に達成される。
示すように、高電位側のセンスアンプブロック１での共
通ソース線１０からの放電動作と、低電位側のセンスア
ンプブロック１での共通ソース線１２からの充電動作と
が時間的に一致して、前記高電位側の共通ソース線１０
から放出される電荷が、前記低電位側の共通ソース線１
２からのビット線の充電に再利用される。また、この電
荷の再利用により、内部電源回路１５は電流Ｉ３を供給
する必要がない，即ち、内部電源回路は電流供給用とし
ては不要であって、第１の従来例のように無駄な消費電
流の供給が不要である。以上から、低消費電力化が極め
て有効に達成される。
【００２９】また、高電位側及び低電位側のセンスアン
プブロック１，２間で、充放電が同時に行われて、ビッ
ト線リストアの時間もほぼ同時期に行うことができる。
プブロック１，２間で、充放電が同時に行われて、ビッ
ト線リストアの時間もほぼ同時期に行うことができる。
【００３０】尚、本実施例では、２個のセンスアンプブ
ロックを設けた場合について説明したが、多数個のセン
スアンプブロックを設けた場合には、所定の２個のブロ
ックを１組として、多数組で各々電荷を再利用すればよ
いのは勿論である。
ロックを設けた場合について説明したが、多数個のセン
スアンプブロックを設けた場合には、所定の２個のブロ
ックを１組として、多数組で各々電荷を再利用すればよ
いのは勿論である。
【００３１】
【発明の効果】上述したような本発明の半導体集積回路
によれば、所定の２個のレベル変換回路において、一方
の回路が放出する電荷を他方のレベル変換回路で再利用
したので、消費電流は一方の回路の充電にようする消費
電流だけでよく、低消費電力の面でその実用的効果は大
きい。
によれば、所定の２個のレベル変換回路において、一方
の回路が放出する電荷を他方のレベル変換回路で再利用
したので、消費電流は一方の回路の充電にようする消費
電流だけでよく、低消費電力の面でその実用的効果は大
きい。
【図１】本発明の実施例における半導体集積回路の等価
回路を示す図である。
回路を示す図である。
【図２】本発明の実施例におけるセンスアンプブロック
の制御方法の説明図である。
の制御方法の説明図である。
【図３】第１の従来例のレベル変換回路の構成及びその
動作を説明する図である。
動作を説明する図である。
【図４】従来の内部電源回路の構成図である。
【図５】第２の従来例のレベル変換回路の構成及びその
動作を説明する図である。
動作を説明する図である。
【図６】第２の従来例のレベル変換回路の等価回路を示
す図である。
す図である。
【図７】第２の従来例のレベル変換回路の理想作動状態
を説明する図である。
を説明する図である。
【図８】第２の従来例のレベル変換回路の一般作動状態
を示す図である。
を示す図である。
１ 高電位側のセンスアンプブロック
（レベル変換回路） ２ 低電位側のセンスアンプブロック
（レベル変換回路） １０，１３ 放電する側の共通ソース線 １１，１２ 充電する側の共通ソース線 ２０〜２３ ＭＯＳＦＥＴ（トランジスタ
ー）（タイミング一致制御手段） ３０ 配線（接続回路）
（レベル変換回路） ２ 低電位側のセンスアンプブロック
（レベル変換回路） １０，１３ 放電する側の共通ソース線 １１，１２ 充電する側の共通ソース線 ２０〜２３ ＭＯＳＦＥＴ（トランジスタ
ー）（タイミング一致制御手段） ３０ 配線（接続回路）
Claims (11)
- 【請求項１】 半導体基板上に形成された複数個のレベ
ル変換回路を備え、前記複数個のレベル変換回路のうち
所定の２個のレベル変換回路は、一方の回路の出力波形
と他方の回路の入力波形とが一致している半導体集積回
路において、前記一方のレベル変換回路の出力開始タイ
ミングと前記他方のレベル変換回路の入力開始タイミン
グとを一致させるタイミング一致制御手段と、前記タイ
ミング一致制御手段により一致制御された前記一方のレ
ベル変換回路の出力時及び前記他方のレベル変換回路の
入力時に両レベル変換回路を接続する接続手段とを備え
たことを特徴とする半導体集積回路。 - 【請求項２】 複数個のレベル変換回路は、メモリー回
路のビット線のリストア動作を行うセンスアンプ回路を
複数個備え且つ前記ビット線と電荷の出し入れを行うソ
ース線が共通にされたセンスアンプブロックを複数個備
えて成ることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 複数個のセンスアンプブロックは、所定
の有限の電位差を有する２端子の間に直列に接続される
ことを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 所定の２個のセンスアンプブロックは、
高電位側のセンスアンプブロックと、このセンスアンプ
ブロックよりも一段低電位側のセンスアンプブロックで
あることを特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 タイミング一致制御手段は、所定の２個
のセンスアンプブロックの各放電用の共通ソース線及び
各充電用の共通ソース線に電源を接続する４個のトラン
ジスターより成ることを特徴とする請求項４記載の半導
体集積回路。 - 【請求項６】 タイミング一致制御手段は、所定の２個
のセンスアンプブロックのうち、高電位側のセンスアン
プブロックの放電開始タイミングと、低電位側のセンス
アンプブロックの充電開始タイミングとを一致させるも
のであることを特徴とする請求項４記載の半導体集積回
路 - 【請求項７】 タイミング一致制御手段は、所定の２個
のセンスアンプブロックのうち、高電位側のセンスアン
プブロックの充電開始タイミングと、低電位側のブロッ
クの放電開始タイミングをも一致させるものであること
を特徴とする請求項６記載の半導体集積回路。 - 【請求項８】 タイミング一致制御手段は、低電位側の
センスアンプブロックの充電用共通ソース線に電源に制
御するトランジスタのＯＮタイミングを、高電位側のセ
ンスアンプブロックの充電用共通ソース線に電源に制御
するトランジスタのＯＮタイミングよりも所定時間遅ら
せるものであることを特徴とする請求項６記載の半導体
集積回路。 - 【請求項９】 所定時間は、高電位側のセンスアンプブ
ロックでの充電開始から放電開始までの遅延時間である
ことを特徴とする請求項８記載の半導体集積回路。 - 【請求項１０】 タイミング一致制御手段は、低電位側
のセンスアンプブロックの放電用共通ソース線に電源に
制御するトランジスタのＯＮタイミングを、高電位側の
センスアンプブロックの充電用共通ソース線に電源に制
御するトランジスタのＯＮタイミングよりも所定時間早
めるものであることを特徴とする請求項７記載の半導体
集積回路。 - 【請求項１１】 接続手段は、高電位側のセンスアンプ
ブロックの放電する側の共通ソース線と、低電位側のセ
ンスアンプブロックの充電する側の共通ソース線とを接
続する配線であることを特徴とする請求項４記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35550293A JP3182034B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35550293A JP3182034B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201178A true JPH07201178A (ja) | 1995-08-04 |
| JP3182034B2 JP3182034B2 (ja) | 2001-07-03 |
Family
ID=18444328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35550293A Expired - Fee Related JP3182034B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509704A (ja) * | 2006-11-14 | 2010-03-25 | ラムバス・インコーポレーテッド | 低エネルギーメモリコンポーネント |
-
1993
- 1993-12-29 JP JP35550293A patent/JP3182034B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509704A (ja) * | 2006-11-14 | 2010-03-25 | ラムバス・インコーポレーテッド | 低エネルギーメモリコンポーネント |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3182034B2 (ja) | 2001-07-03 |
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