JPH07201185A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07201185A JPH07201185A JP5337489A JP33748993A JPH07201185A JP H07201185 A JPH07201185 A JP H07201185A JP 5337489 A JP5337489 A JP 5337489A JP 33748993 A JP33748993 A JP 33748993A JP H07201185 A JPH07201185 A JP H07201185A
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- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 複数のバイトを個別に制御する非同期型のメ
モリにおいて、バイト制御信号が書込みサイクル中に任
意に変化した場合でも、書込み時のオートパワーダウン
の解除を可能とし、さらに書込み後のデータの読出しを
保証する。 【構成】 データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢか
ら上位バイトデータ入力バッファＤｉｎＵＢｍ、下位バ
イトデータ入力バッファＤｉｎＬＢｎを通じて、内部デ
ータバスＤｂｕｓＵＢ、ＤｂｕｓＬＢにデータを接続す
るに当たり、書き込み要求信号／ＷＥと、上位バイト制
御信号／ＵＢや下位バイト制御信号／ＬＢのそれぞれの
論理条件に基づいて、変化検出部ＵＷＴＤ、ＬＷＴＤで
書込み開始同期パルスφＢＷＳや書込み終了同期パルス
φＢＷＥを発生させて用いることにより、バイト毎に独
立してデータの書込みと読出しを行う場合に、これをデ
ータの条件によらずに可能にすると共に、データを書き
込んだ状態からアドレスを変えずに直ちに読出しに入る
場合も、これを妨げない。
モリにおいて、バイト制御信号が書込みサイクル中に任
意に変化した場合でも、書込み時のオートパワーダウン
の解除を可能とし、さらに書込み後のデータの読出しを
保証する。 【構成】 データ入出力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢか
ら上位バイトデータ入力バッファＤｉｎＵＢｍ、下位バ
イトデータ入力バッファＤｉｎＬＢｎを通じて、内部デ
ータバスＤｂｕｓＵＢ、ＤｂｕｓＬＢにデータを接続す
るに当たり、書き込み要求信号／ＷＥと、上位バイト制
御信号／ＵＢや下位バイト制御信号／ＬＢのそれぞれの
論理条件に基づいて、変化検出部ＵＷＴＤ、ＬＷＴＤで
書込み開始同期パルスφＢＷＳや書込み終了同期パルス
φＢＷＥを発生させて用いることにより、バイト毎に独
立してデータの書込みと読出しを行う場合に、これをデ
ータの条件によらずに可能にすると共に、データを書き
込んだ状態からアドレスを変えずに直ちに読出しに入る
場合も、これを妨げない。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係
り、特に、２バイト以上のデータ入出力バスを持ち、バ
イト単位でデータの書込みができる非同期スタティック
メモリ素子に適用して好適な半導体メモリ素子に関す
る。
り、特に、２バイト以上のデータ入出力バスを持ち、バ
イト単位でデータの書込みができる非同期スタティック
メモリ素子に適用して好適な半導体メモリ素子に関す
る。
【０００２】
【従来の技術】近年の、ＣＰＵの機能向上に伴い、デー
タバスの幅の広いシステムが使用されることが多くなっ
てきている。このため、メモリ素子のデータバス幅も、
数バイトと、広いものが要求されるようになってきてお
り、さらにバイト単位の読出し、ないしは書込みができ
るような機能が必要になってきている。
タバスの幅の広いシステムが使用されることが多くなっ
てきている。このため、メモリ素子のデータバス幅も、
数バイトと、広いものが要求されるようになってきてお
り、さらにバイト単位の読出し、ないしは書込みができ
るような機能が必要になってきている。
【０００３】図５は、一般的な２バイトのデータ幅を持
つ、従来の非同期型半導体メモリ装置のシステム図を示
すものである。
つ、従来の非同期型半導体メモリ装置のシステム図を示
すものである。
【０００４】図において示すように、データは上位バイ
トと、下位バイトとして扱われる。
トと、下位バイトとして扱われる。
【０００５】入出力データのうちで、上位バイトはデー
タ入出力端子Ｉ／ＯＵＢ１−Ｉ／ＯＵＢ８（以下、Ｉ／
ＯＵＢｍ）を介して入出力される。一方、下位バイトは
データ入出力端子Ｉ／ＯＬＢ１−Ｉ／ＯＬＢ８（以下、
Ｉ／ＯＬＢｎ）を介して入出力される。
タ入出力端子Ｉ／ＯＵＢ１−Ｉ／ＯＵＢ８（以下、Ｉ／
ＯＵＢｍ）を介して入出力される。一方、下位バイトは
データ入出力端子Ｉ／ＯＬＢ１−Ｉ／ＯＬＢ８（以下、
Ｉ／ＯＬＢｎ）を介して入出力される。
【０００６】データ入出力端子Ｉ／ＯＵＢｍへの入力デ
ータは、上位バイトが書き込み動作状態の場合は、上位
バイトデータ入力バッファＤｉｎＵＢｍを介して上位バ
イト内部データバスに出力される。また、上位バイトが
読み出し動作状態の場合は、前記の上位バイト内部デー
タバスのデータが上位バイトデータ出力バッファを介し
てデータ入出力端子Ｉ／ＯＵＢｍから外部に出力され
る。
ータは、上位バイトが書き込み動作状態の場合は、上位
バイトデータ入力バッファＤｉｎＵＢｍを介して上位バ
イト内部データバスに出力される。また、上位バイトが
読み出し動作状態の場合は、前記の上位バイト内部デー
タバスのデータが上位バイトデータ出力バッファを介し
てデータ入出力端子Ｉ／ＯＵＢｍから外部に出力され
る。
【０００７】データ入出力端子Ｉ／ＯＬＢｎへの入力デ
ータは、下位バイトが書き込み動作状態の場合は、下位
バイトデータ入力バッファＤｉｎＬＢｍを介して下位バ
イト内部データバスに出力される。また、下位バイトが
読み出し動作状態の場合は、前記の下位バイト内部デー
タバスのデータが下位バイトデータ出力バッファを介し
てデータ入出力端子Ｉ／ＯＬＢｎから外部に出力され
る。
ータは、下位バイトが書き込み動作状態の場合は、下位
バイトデータ入力バッファＤｉｎＬＢｍを介して下位バ
イト内部データバスに出力される。また、下位バイトが
読み出し動作状態の場合は、前記の下位バイト内部デー
タバスのデータが下位バイトデータ出力バッファを介し
てデータ入出力端子Ｉ／ＯＬＢｎから外部に出力され
る。
【０００８】上位バイトデータ入力バッファＤｉｎＵＢ
ｍ、及び上位バイトデータ出力バッファＤｏｕｔＵＢｍ
は、内部データバスＤｂｕｓＵＢに接続される。上位バ
イトデータ入力バッファＤｉｎＵＢｍは、上位バイト書
込み要求信号ＷＥＵＢによって制御される。ちなみに、
上位バイトデータ入力バッファＤｉｎＵＢｍへの入力デ
ータは、パワーセーブのための待機状態以外の場合に内
部データバスＤｂｕｓＵＢに出力される。
ｍ、及び上位バイトデータ出力バッファＤｏｕｔＵＢｍ
は、内部データバスＤｂｕｓＵＢに接続される。上位バ
イトデータ入力バッファＤｉｎＵＢｍは、上位バイト書
込み要求信号ＷＥＵＢによって制御される。ちなみに、
上位バイトデータ入力バッファＤｉｎＵＢｍへの入力デ
ータは、パワーセーブのための待機状態以外の場合に内
部データバスＤｂｕｓＵＢに出力される。
【０００９】下位バイトデータ入力バッファＤｉｎＬＢ
ｎ及び下位バイトデータ出力バッファＤｏｕｔＬＢは、
内部データバスＤｂｕｓＬＢに接続される。下位バイト
データ入力バッファＤｉｎＵＢｎは、下位バイト書込み
要求信号ＷＥＬＢによって制御される。ちなみに、下位
バイトデータ入力バッファＤｉｎＬＢｎへの入力データ
は、パワーセーブのための待機状態以外の場合に内部デ
ータバスＤｂｕｓＬＢに出力される。
ｎ及び下位バイトデータ出力バッファＤｏｕｔＬＢは、
内部データバスＤｂｕｓＬＢに接続される。下位バイト
データ入力バッファＤｉｎＵＢｎは、下位バイト書込み
要求信号ＷＥＬＢによって制御される。ちなみに、下位
バイトデータ入力バッファＤｉｎＬＢｎへの入力データ
は、パワーセーブのための待機状態以外の場合に内部デ
ータバスＤｂｕｓＬＢに出力される。
【００１０】この、メモリ素子は、外部からの上位バイ
ト制御信号／ＵＢ、下位バイト制御信号／ＬＢ、書込み
要求信号／ＷＥにより制御される。上位バイト制御信号
／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒ
を介して入力される。下位バイト制御信号／ＬＢは下位
バイト制御信号バッファＬＢｂｕｆｆｅｒを介して入力
される。書込み要求信号／ＷＥは、上位バイト制御信号
バッファＵＢｂｕｆｆｅｒ、下位バイト制御信号バッフ
ァＬＢｂｕｆｆｅｒ、および書込み要求信号検出部ＷＥ
ｄｅｔに入力される。
ト制御信号／ＵＢ、下位バイト制御信号／ＬＢ、書込み
要求信号／ＷＥにより制御される。上位バイト制御信号
／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆｅｒ
を介して入力される。下位バイト制御信号／ＬＢは下位
バイト制御信号バッファＬＢｂｕｆｆｅｒを介して入力
される。書込み要求信号／ＷＥは、上位バイト制御信号
バッファＵＢｂｕｆｆｅｒ、下位バイト制御信号バッフ
ァＬＢｂｕｆｆｅｒ、および書込み要求信号検出部ＷＥ
ｄｅｔに入力される。
【００１１】上位バイト制御信号バッファＵＢｂｕｆｆ
ｅｒからは、上位バイト書込み要求信号ＷＥＵＢ、／Ｗ
ＥＵＢがメモリ内部に供給される。下位バイト制御信号
バッファＬＢｂｕｆｆｅｒからは、下位バイト書込み要
求信号ＷＥＬＢ、／ＷＥＬＢがメモリ内部に供給され
る。
ｅｒからは、上位バイト書込み要求信号ＷＥＵＢ、／Ｗ
ＥＵＢがメモリ内部に供給される。下位バイト制御信号
バッファＬＢｂｕｆｆｅｒからは、下位バイト書込み要
求信号ＷＥＬＢ、／ＷＥＬＢがメモリ内部に供給され
る。
【００１２】書込み要求信号検出部ＷＥｄｅｔからは、
書込み開始同期パルスφＷＳ、書込み終了同期パルスφ
ＷＥがメモリ内部に供給される。
書込み開始同期パルスφＷＳ、書込み終了同期パルスφ
ＷＥがメモリ内部に供給される。
【００１３】データ遷移検出回路ＤＴＤは、上位バイト
書込み要求信号ＷＥＵＢ，／ＷＥＵＢ及び下位バイト書
込み要求信号ＷＥＬＢ，／ＷＥＬＢによって動作状態と
なっている上位バイトデータ入力バッファＤｉｎＵＢｍ
及び下位バイトデータ入力バッファＤｉｎＬＢｎを介し
て、データ入出力端子Ｉ／ＯＵＢｍ及びＩ／ＯＬＢｎか
らの入力データの状態を見ており、データ入出力端子Ｉ
／ＯＵＢｍ、Ｉ／ＯＬＢｎから上位バイトデータ入力バ
ッファＤｉｎＵＢｍ、下位バイトデータ入力バッファＤ
ｉｎＬＢｎに取り込まれたデータが変化遷移した場合
に、これを検出して、データ遷移パルスφＤＴＤを出力
する。
書込み要求信号ＷＥＵＢ，／ＷＥＵＢ及び下位バイト書
込み要求信号ＷＥＬＢ，／ＷＥＬＢによって動作状態と
なっている上位バイトデータ入力バッファＤｉｎＵＢｍ
及び下位バイトデータ入力バッファＤｉｎＬＢｎを介し
て、データ入出力端子Ｉ／ＯＵＢｍ及びＩ／ＯＬＢｎか
らの入力データの状態を見ており、データ入出力端子Ｉ
／ＯＵＢｍ、Ｉ／ＯＬＢｎから上位バイトデータ入力バ
ッファＤｉｎＵＢｍ、下位バイトデータ入力バッファＤ
ｉｎＬＢｎに取り込まれたデータが変化遷移した場合
に、これを検出して、データ遷移パルスφＤＴＤを出力
する。
【００１４】オートパワーダウン回路ＡＰＤｂｕｆｆｅ
ｒには、アドレス遷移検出回路ＡＴＤからのアドレス遷
移パルスφＡＴＤと、データ遷移検出回路ＤＴＤからの
データ遷移パルスφＤＴＤと、書込み要求信号検出部Ｗ
Ｅｄｅｔからの書込み開始同期パルスφＷＳと、書込み
終了同期パルスφＷＥが入力され、オートパワーダウン
信号ＡＰＤをメモリ内部に供給する。この回路は、メモ
リチップ省電力化のために、データ入出力端子Ｉ／ＯＵ
Ｂｍ、Ｉ／ＯＬＢｎから、上位バイトデータ入力バッフ
ァＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉ
ｎＬＢｎに取り込まれたデータの状態が変化しなかった
場合に、一定時間経過後、自動的にパワーダウンするよ
うに構成され、書込み開始同期パルスφＷＳやデータ遷
移パルスφＤＴＤなどが入力されるパワーダウンタイマ
で制御される。
ｒには、アドレス遷移検出回路ＡＴＤからのアドレス遷
移パルスφＡＴＤと、データ遷移検出回路ＤＴＤからの
データ遷移パルスφＤＴＤと、書込み要求信号検出部Ｗ
Ｅｄｅｔからの書込み開始同期パルスφＷＳと、書込み
終了同期パルスφＷＥが入力され、オートパワーダウン
信号ＡＰＤをメモリ内部に供給する。この回路は、メモ
リチップ省電力化のために、データ入出力端子Ｉ／ＯＵ
Ｂｍ、Ｉ／ＯＬＢｎから、上位バイトデータ入力バッフ
ァＤｉｎＵＢｍ及び下位バイトデータ入力バッファＤｉ
ｎＬＢｎに取り込まれたデータの状態が変化しなかった
場合に、一定時間経過後、自動的にパワーダウンするよ
うに構成され、書込み開始同期パルスφＷＳやデータ遷
移パルスφＤＴＤなどが入力されるパワーダウンタイマ
で制御される。
【００１５】一方、イコライザ回路ＥＱｂｕｆｆｅｒ
は、アドレス遷移検出回路ＡＴＤからのアドレス遷移パ
ルスφＡＴＤと、書き込み要求信号検出部ＷＥｄｅｔか
らの書込み終了同期パルスφＷＥが入力され、装置内の
データ線のイコライズ／プルアップ信号φ／Ｅｑを送出
する。この信号φ／Ｅｑは、上位及び下位バイトデータ
線ｄＵＢ，／ｄＵＢ；ｄＬＢ，／ｄＬＢをイコライズす
るイコライズトランジスタＴＵＢＥｑ，ＴＬＢＥｑのゲ
ートに供給される。
は、アドレス遷移検出回路ＡＴＤからのアドレス遷移パ
ルスφＡＴＤと、書き込み要求信号検出部ＷＥｄｅｔか
らの書込み終了同期パルスφＷＥが入力され、装置内の
データ線のイコライズ／プルアップ信号φ／Ｅｑを送出
する。この信号φ／Ｅｑは、上位及び下位バイトデータ
線ｄＵＢ，／ｄＵＢ；ｄＬＢ，／ｄＬＢをイコライズす
るイコライズトランジスタＴＵＢＥｑ，ＴＬＢＥｑのゲ
ートに供給される。
【００１６】メモリセルのアドレス信号Ａｓで指定され
るセクションＳには、上位バイトに対応する選択セルＺ
ＵＢと、下位バイトに対応する選択セルＺＬＢが配置さ
れており、ワードラインＷＬを活性化することにより選
択される。
るセクションＳには、上位バイトに対応する選択セルＺ
ＵＢと、下位バイトに対応する選択セルＺＬＢが配置さ
れており、ワードラインＷＬを活性化することにより選
択される。
【００１７】選択セルＺＵＢは、カラムデコード線ＣＤ
により制御されるゲートＧを介して、上位バイトデータ
線ｄＵＢ、／ｄＵＢに接続される。一方、選択セルＺＬ
Ｂは、カラムデコード線ＣＤにより制御されるゲートＧ
を介して、下位バイトデータ線ｄＬＢ、／ｄＬＢに接続
される。
により制御されるゲートＧを介して、上位バイトデータ
線ｄＵＢ、／ｄＵＢに接続される。一方、選択セルＺＬ
Ｂは、カラムデコード線ＣＤにより制御されるゲートＧ
を介して、下位バイトデータ線ｄＬＢ、／ｄＬＢに接続
される。
【００１８】一方、上位バイトデータ線ｄＵＢ、／ｄＵ
Ｂは、セクション書込みバッファＳＷＢＵＢ及びセクシ
ョン読出しバッファＳＳＡＵＢに接続されており、内部
データバスＤｂｕｓＵＢとの間でのデータの入出力を行
う。ちなみに、セクション書込みバッファＳＷＢＵＢ及
びセクション読出しバッファＳＳＡＵＢは、上位バイト
書込み要求信号ＷＥＵＢ、オートパワーダウン信号ＡＰ
Ｄ及びアドレス信号Ａｓが入力され、これらの信号によ
り制御される。
Ｂは、セクション書込みバッファＳＷＢＵＢ及びセクシ
ョン読出しバッファＳＳＡＵＢに接続されており、内部
データバスＤｂｕｓＵＢとの間でのデータの入出力を行
う。ちなみに、セクション書込みバッファＳＷＢＵＢ及
びセクション読出しバッファＳＳＡＵＢは、上位バイト
書込み要求信号ＷＥＵＢ、オートパワーダウン信号ＡＰ
Ｄ及びアドレス信号Ａｓが入力され、これらの信号によ
り制御される。
【００１９】また、下位バイトデータ線ｄＬＢ、／ｄＬ
Ｂは、セクション書込みバッファＳＷＢＬＢ及びセクシ
ョン読出しバッファＳＳＡＬＢに接続されており、内部
データバスＤｂｕｓＬＢとの間でのデータの入出力を行
う。ちなみに、セクション書込みバッファＳＷＢＬＢ及
びセクション読出しバッファＳＳＡＬＢは、下位バイト
書込み要求信号ＷＥＬＢ、オートパワーダウン信号ＡＰ
Ｄ及びアドレス信号Ａｓが入力され、これらの信号によ
り制御される。
Ｂは、セクション書込みバッファＳＷＢＬＢ及びセクシ
ョン読出しバッファＳＳＡＬＢに接続されており、内部
データバスＤｂｕｓＬＢとの間でのデータの入出力を行
う。ちなみに、セクション書込みバッファＳＷＢＬＢ及
びセクション読出しバッファＳＳＡＬＢは、下位バイト
書込み要求信号ＷＥＬＢ、オートパワーダウン信号ＡＰ
Ｄ及びアドレス信号Ａｓが入力され、これらの信号によ
り制御される。
【００２０】メモリセルは、オートパワーダウン信号Ａ
ＰＤが“Ｌ”レベルの場合に、セクション書込みバッフ
ァＳＷＢＵＢ及びセクション書込みバッファＳＷＢＬＢ
等を待機状態とする。そして、データ入出力端子Ｉ／Ｏ
ＵＢ、Ｉ／ＯＬＢの入力データが変化し、上位バイトデ
ータ入力バッファＤｉｎＵＢｍや下位バイトデータ入力
バッファＤｉｎＬＢｎの状態が変化して、これがデータ
遷移検出回路ＤＴＤで検出された場合に、オートパワー
ダウン回路ＡＰＤｂｕｆｆｅｒにおいて、オートパワー
ダウンが解除されオートパワーダウン信号ＡＰＤは
“Ｌ”レベルから“Ｈ”レベルに変化する。
ＰＤが“Ｌ”レベルの場合に、セクション書込みバッフ
ァＳＷＢＵＢ及びセクション書込みバッファＳＷＢＬＢ
等を待機状態とする。そして、データ入出力端子Ｉ／Ｏ
ＵＢ、Ｉ／ＯＬＢの入力データが変化し、上位バイトデ
ータ入力バッファＤｉｎＵＢｍや下位バイトデータ入力
バッファＤｉｎＬＢｎの状態が変化して、これがデータ
遷移検出回路ＤＴＤで検出された場合に、オートパワー
ダウン回路ＡＰＤｂｕｆｆｅｒにおいて、オートパワー
ダウンが解除されオートパワーダウン信号ＡＰＤは
“Ｌ”レベルから“Ｈ”レベルに変化する。
【００２１】以上述べたような構成において、次にその
動作を、図６のタイミングチャートにしたがって説明す
る。図６において、（Ａ）は／ＷＥ、（Ｂ）は／ＵＢ、
（Ｃ）は／ＬＢ、（Ｄ）は上位バイト書込み要求信号Ｗ
ＥＵＢ、（Ｅ）は下位バイト書込み要求信号ＷＥＬＢ、
（Ｆ）は上位バイト書込み要求信号／ＷＥＵＢ、（Ｇ）
は下位バイト書込み要求信号／ＷＥＬＢ、（Ｈ）は書込
み開始同期パルスφＷＳ、（Ｉ）はデータ入出力端子Ｉ
／ＯＵＢｍの状態、（Ｊ）はデータ入出力端子Ｉ／ＯＬ
Ｂｎの状態、（Ｋ）はデータ遷移パルスφＤＴＤ、
（Ｌ）はオートパワーダウン信号ＡＰＤ、（Ｍ）は内部
データバスＤｂｕｓＵＢの状態、（Ｎ）は内部データバ
スＤｂｕｓＬＢの状態、（Ｏ）は上位バイトデータ線ｄ
ＵＢ、／ｄＵＢ、（Ｐ）は下位バイトデータ線ｄＬＢ、
／ｄＬＢをそれぞれ示すものである。
動作を、図６のタイミングチャートにしたがって説明す
る。図６において、（Ａ）は／ＷＥ、（Ｂ）は／ＵＢ、
（Ｃ）は／ＬＢ、（Ｄ）は上位バイト書込み要求信号Ｗ
ＥＵＢ、（Ｅ）は下位バイト書込み要求信号ＷＥＬＢ、
（Ｆ）は上位バイト書込み要求信号／ＷＥＵＢ、（Ｇ）
は下位バイト書込み要求信号／ＷＥＬＢ、（Ｈ）は書込
み開始同期パルスφＷＳ、（Ｉ）はデータ入出力端子Ｉ
／ＯＵＢｍの状態、（Ｊ）はデータ入出力端子Ｉ／ＯＬ
Ｂｎの状態、（Ｋ）はデータ遷移パルスφＤＴＤ、
（Ｌ）はオートパワーダウン信号ＡＰＤ、（Ｍ）は内部
データバスＤｂｕｓＵＢの状態、（Ｎ）は内部データバ
スＤｂｕｓＬＢの状態、（Ｏ）は上位バイトデータ線ｄ
ＵＢ、／ｄＵＢ、（Ｐ）は下位バイトデータ線ｄＬＢ、
／ｄＬＢをそれぞれ示すものである。
【００２２】まず、時刻ｔ０に、データ入出力端子Ｉ／
ＯＵＢｍとデータ入出力端子Ｉ／ＯＬＢｎへの書き込み
データの状態が変化すると共に、書き込み要求信号／Ｗ
Ｅが“Ｈ”レベルから“Ｌ”レベルに変化するものとす
る。
ＯＵＢｍとデータ入出力端子Ｉ／ＯＬＢｎへの書き込み
データの状態が変化すると共に、書き込み要求信号／Ｗ
Ｅが“Ｈ”レベルから“Ｌ”レベルに変化するものとす
る。
【００２３】その結果、書き込み要求信号／ＷＥの変化
を受けて、書き込み要求信号検出部ＷＥｄｅｔは、その
出力である書き込み開始同期パルスφＷＳを、時刻ｔ２
から一定時間“Ｈ”レベルとなるパルスとして出力す
る。
を受けて、書き込み要求信号検出部ＷＥｄｅｔは、その
出力である書き込み開始同期パルスφＷＳを、時刻ｔ２
から一定時間“Ｈ”レベルとなるパルスとして出力す
る。
【００２４】一方、時刻ｔ０に続く、時刻ｔ１に、上位
バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが
“Ｈ”レベルから“Ｌ”レベルに変化する。
バイト制御信号／ＵＢと下位バイト制御信号／ＬＢが
“Ｈ”レベルから“Ｌ”レベルに変化する。
【００２５】その結果、上位バイト制御信号／ＵＢと書
き込み要求信号／ＷＥの変化を受けて、上位バイト制御
信号バッファＵＢｂｕｆｆｅｒは、その出力である上位
バイト書き込み要求信号ＷＥＵＢを、時刻ｔ３のタイミ
ングで“Ｌ”レベルから“Ｈ”レベルに、同じく上位バ
イト書き込み要求信号／ＷＥＵＢを、時刻ｔ３のタイミ
ングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
き込み要求信号／ＷＥの変化を受けて、上位バイト制御
信号バッファＵＢｂｕｆｆｅｒは、その出力である上位
バイト書き込み要求信号ＷＥＵＢを、時刻ｔ３のタイミ
ングで“Ｌ”レベルから“Ｈ”レベルに、同じく上位バ
イト書き込み要求信号／ＷＥＵＢを、時刻ｔ３のタイミ
ングで“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２６】一方、下位バイト制御信号／ＬＢと書き込
み要求信号／ＷＥの変化を受けて、下位バイト制御信号
バッファＬＢｂｕｆｆｅｒは、その出力である下位バイ
ト書き込み要求信号ＷＥＬＢを、時刻ｔ３のタイミング
で“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト
書き込み要求信号／ＷＥＬＢを、時刻ｔ３のタイミング
で“Ｈ”レベルから“Ｌ”レベルに変化させる。
み要求信号／ＷＥの変化を受けて、下位バイト制御信号
バッファＬＢｂｕｆｆｅｒは、その出力である下位バイ
ト書き込み要求信号ＷＥＬＢを、時刻ｔ３のタイミング
で“Ｌ”レベルから“Ｈ”レベルに、同じく下位バイト
書き込み要求信号／ＷＥＬＢを、時刻ｔ３のタイミング
で“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００２７】その結果、上位バイトデータ入力バッファ
ＤｉｎＵＢｍは上位バイト書き込み要求信号／ＷＥＵＢ
を受けて、データ入出力端子Ｉ／ＯＵＢｍのデータを取
り込み、同時に、上位バイト書き込み要求信号ＷＥＵＢ
を受けて、取り込んだデータを上位バイト内部データバ
スＤｂｕｓＵＢに時刻ｔ５のタイミングで出力する。
ＤｉｎＵＢｍは上位バイト書き込み要求信号／ＷＥＵＢ
を受けて、データ入出力端子Ｉ／ＯＵＢｍのデータを取
り込み、同時に、上位バイト書き込み要求信号ＷＥＵＢ
を受けて、取り込んだデータを上位バイト内部データバ
スＤｂｕｓＵＢに時刻ｔ５のタイミングで出力する。
【００２８】一方、下位バイトデータ入力バッファＤｉ
ｎＬＢｍは下位バイト書き込み要求信号／ＷＥＬＢを受
けて、データ入出力端子Ｉ／ＯＬＢｎのデータを取り込
み、同時に、下位バイト書き込み要求信号ＷＥＬＢを受
けて、取り込んだデータを下位バイト内部データバスＤ
ｂｕｓＬＢに時刻ｔ５のタイミングで出力する。
ｎＬＢｍは下位バイト書き込み要求信号／ＷＥＬＢを受
けて、データ入出力端子Ｉ／ＯＬＢｎのデータを取り込
み、同時に、下位バイト書き込み要求信号ＷＥＬＢを受
けて、取り込んだデータを下位バイト内部データバスＤ
ｂｕｓＬＢに時刻ｔ５のタイミングで出力する。
【００２９】また、上位バイトデータ入力バッファＤｉ
ｎＵＢｍと下位バイトデータ入力バッファＤｉｎＬＢｎ
に入力されたデータの変化を受けて、データ遷移検出回
路ＤＴＤは、データ遷移パルスφＤＴＤを、時刻ｔ４か
ら一定時間“Ｈ”レベルとなるパルスとして出力する。
ｎＵＢｍと下位バイトデータ入力バッファＤｉｎＬＢｎ
に入力されたデータの変化を受けて、データ遷移検出回
路ＤＴＤは、データ遷移パルスφＤＴＤを、時刻ｔ４か
ら一定時間“Ｈ”レベルとなるパルスとして出力する。
【００３０】一方、データ遷移検出回路ＤＴＤからのデ
ータ遷移パルスφＤＴＤと書き込み要求信号検出部ＷＥ
ｄｅｔからの書込み開始同期パルスφＷＳのいずれかに
基づき、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒ
は、時刻ｔ６から時刻ｔ８までの一定時間、オートパワ
ーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み
動作が終了するまでの間、装置を動作状態に保つ。
ータ遷移パルスφＤＴＤと書き込み要求信号検出部ＷＥ
ｄｅｔからの書込み開始同期パルスφＷＳのいずれかに
基づき、オートパワーダウン回路ＡＰＤｂｕｆｆｅｒ
は、時刻ｔ６から時刻ｔ８までの一定時間、オートパワ
ーダウン信号ＡＰＤを“Ｈ”レベルに維持し、書き込み
動作が終了するまでの間、装置を動作状態に保つ。
【００３１】これらの一連の動きを受けて、アドレス信
号Ａｓによって選択されているセクションＳのオートパ
ワーダウンが解除され、さらに上位バイト書き込み要求
信号ＷＥＵＢにより活性化しているセクションＳのセク
ション書き込みバッファＳＷＢＵＢを通して、時刻ｔ７
のタイミングで上位バイト内部データバスＤｂｕｓＵＢ
の状態を上位バイトデータ線ｄＵＢ，／ｄＵＢに与え
る。その結果、カラムデコード線ＣＤにより制御される
ゲートＧを介して上位バイトデータ線ｄＵＢの状態が選
択メモリセルＺＵＢに書き込まれる。
号Ａｓによって選択されているセクションＳのオートパ
ワーダウンが解除され、さらに上位バイト書き込み要求
信号ＷＥＵＢにより活性化しているセクションＳのセク
ション書き込みバッファＳＷＢＵＢを通して、時刻ｔ７
のタイミングで上位バイト内部データバスＤｂｕｓＵＢ
の状態を上位バイトデータ線ｄＵＢ，／ｄＵＢに与え
る。その結果、カラムデコード線ＣＤにより制御される
ゲートＧを介して上位バイトデータ線ｄＵＢの状態が選
択メモリセルＺＵＢに書き込まれる。
【００３２】一方、アドレス信号Ａｓによって選択され
ているセクションＳのオートパワーダウンが解除され、
さらに下位バイト書き込み要求信号ＷＥＬＢにより活性
化しているセクションＳのセクション書き込みバッファ
ＳＷＢＬＢを通して、時刻ｔ７のタイミングで下位バイ
ト内部データバスＤｂｕｓＬＢの状態を上位バイトデー
タ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコ
ード線ＣＤにより制御されるゲートＧを介して上位バイ
トデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き
込まれる。
ているセクションＳのオートパワーダウンが解除され、
さらに下位バイト書き込み要求信号ＷＥＬＢにより活性
化しているセクションＳのセクション書き込みバッファ
ＳＷＢＬＢを通して、時刻ｔ７のタイミングで下位バイ
ト内部データバスＤｂｕｓＬＢの状態を上位バイトデー
タ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデコ
ード線ＣＤにより制御されるゲートＧを介して上位バイ
トデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書き
込まれる。
【００３３】次に、時刻ｔ９のタイミングで、データ入
出力端子Ｉ／ＯＬＢｎの入力データが変化すると、新し
いデータは、下位バイトデータ入力バッファＤｉｎＬＢ
ｎを介して、下位バイト内部データバスＤｂｕｓＬＢに
出力される。同時に、下位バイトデータ入力バッファＤ
ｉｎＬＢｎに入力されたデータの変化を受けて、データ
遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時
刻ｔ１０から一定時間“Ｈ”レベルとなるパルスとして
出力する。既にｔ８でオートパワーダウン状態となって
いたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、デ
ータ遷移パルスφＤＴＤの入力を受けて、再度、時刻ｔ
１２から時刻ｔ１６までの一定時間、オートパワーダウ
ン信号ＡＰＤを“Ｈ”レベルに維持する。これらの動き
を受けて、アドレス信号Ａｓによって選択されているセ
クションＳのオートパワーダウンが解除され、さらに下
位バイト書き込み要求信号ＷＥＬＢにより活性化してい
るセクションＳのセクション書き込みバッファＳＷＢＬ
Ｂを通して、時刻ｔ１３のタイミングで下位バイト内部
データバスＤｂｕｓＬＢの新しいデータを下位バイトデ
ータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデ
コード線ＣＤにより制御されるゲートＧを介して下位バ
イトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書
き込まれる。
出力端子Ｉ／ＯＬＢｎの入力データが変化すると、新し
いデータは、下位バイトデータ入力バッファＤｉｎＬＢ
ｎを介して、下位バイト内部データバスＤｂｕｓＬＢに
出力される。同時に、下位バイトデータ入力バッファＤ
ｉｎＬＢｎに入力されたデータの変化を受けて、データ
遷移検出回路ＤＴＤはデータ遷移パルスφＤＴＤを、時
刻ｔ１０から一定時間“Ｈ”レベルとなるパルスとして
出力する。既にｔ８でオートパワーダウン状態となって
いたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒは、デ
ータ遷移パルスφＤＴＤの入力を受けて、再度、時刻ｔ
１２から時刻ｔ１６までの一定時間、オートパワーダウ
ン信号ＡＰＤを“Ｈ”レベルに維持する。これらの動き
を受けて、アドレス信号Ａｓによって選択されているセ
クションＳのオートパワーダウンが解除され、さらに下
位バイト書き込み要求信号ＷＥＬＢにより活性化してい
るセクションＳのセクション書き込みバッファＳＷＢＬ
Ｂを通して、時刻ｔ１３のタイミングで下位バイト内部
データバスＤｂｕｓＬＢの新しいデータを下位バイトデ
ータ線ｄＬＢ，／ｄＬＢに与える。その結果、カラムデ
コード線ＣＤにより制御されるゲートＧを介して下位バ
イトデータ線ｄＬＢの状態が選択メモリセルＺＬＢに書
き込まれる。
【００３４】そして、上位バイト制御信号／ＵＢが時刻
ｔ１４のタイミングで非選択となった場合は、時刻ｔ１
５のタイミングで上位バイト書き込み要求信号ＷＥＵＢ
が“Ｌ”、同じく時刻ｔ１５のタイミングで上位バイト
書き込み要求信号／ＷＥＵＢが“Ｈ”となり、それぞれ
ディスエーブル状態となる。この結果、セクション書き
込みバッファＳＷＢＵＢは待機状態となり、同時に、上
位バイトデータ入力バッファＤｉｎＵＢｍの入力初段に
貫通電流が流れることを防止するために、上位バイト書
き込み要求信号／ＷＥＵＢによって入力初段の動作を禁
止され、また、上位バイト内部データバスＤｂｕｓＵＢ
のデータを保護するため、上位バイトデータ入力バッフ
ァＤｉｎＵＢｍの出力状態は、ハイインピーダンス状態
となる。
ｔ１４のタイミングで非選択となった場合は、時刻ｔ１
５のタイミングで上位バイト書き込み要求信号ＷＥＵＢ
が“Ｌ”、同じく時刻ｔ１５のタイミングで上位バイト
書き込み要求信号／ＷＥＵＢが“Ｈ”となり、それぞれ
ディスエーブル状態となる。この結果、セクション書き
込みバッファＳＷＢＵＢは待機状態となり、同時に、上
位バイトデータ入力バッファＤｉｎＵＢｍの入力初段に
貫通電流が流れることを防止するために、上位バイト書
き込み要求信号／ＷＥＵＢによって入力初段の動作を禁
止され、また、上位バイト内部データバスＤｂｕｓＵＢ
のデータを保護するため、上位バイトデータ入力バッフ
ァＤｉｎＵＢｍの出力状態は、ハイインピーダンス状態
となる。
【００３５】一方、下位バイト制御信号／ＬＢが時刻ｔ
１４のタイミングで非選択となった場合は、時刻ｔ１５
のタイミングで下位バイト書き込み要求信号ＷＥＬＢが
“Ｌ”、同じく時刻ｔ１５のタイミングで下位バイト書
き込み要求信号／ＷＥＬＢが“Ｈ”となり、それぞれデ
ィスエーブル状態となる。この結果、セクション書き込
みバッファＳＷＢＬＢは待機状態となり、同時に、上位
バイトデータ入力バッファＤｉｎＬＢｍの入力初段に貫
通電流が流れることを防止するために、上位バイト書き
込み要求信号／ＷＥＬＢによって入力初段の動作を禁止
され、また、上位バイト内部データバスＤｂｕｓＬＢの
データを保護するため、上位バイトデータ入力バッファ
ＤｉｎＬＢｍの出力状態は、ハイインピーダンス状態と
なる。
１４のタイミングで非選択となった場合は、時刻ｔ１５
のタイミングで下位バイト書き込み要求信号ＷＥＬＢが
“Ｌ”、同じく時刻ｔ１５のタイミングで下位バイト書
き込み要求信号／ＷＥＬＢが“Ｈ”となり、それぞれデ
ィスエーブル状態となる。この結果、セクション書き込
みバッファＳＷＢＬＢは待機状態となり、同時に、上位
バイトデータ入力バッファＤｉｎＬＢｍの入力初段に貫
通電流が流れることを防止するために、上位バイト書き
込み要求信号／ＷＥＬＢによって入力初段の動作を禁止
され、また、上位バイト内部データバスＤｂｕｓＬＢの
データを保護するため、上位バイトデータ入力バッファ
ＤｉｎＬＢｍの出力状態は、ハイインピーダンス状態と
なる。
【００３６】以上のように、バイト単位のデータの書き
込みを行おうとすると、同一の書き込みサイクルの中
で、上位バイト制御信号／ＵＢ、下位バイト制御信号／
ＬＢが独立に任意の変化をすることになる。
込みを行おうとすると、同一の書き込みサイクルの中
で、上位バイト制御信号／ＵＢ、下位バイト制御信号／
ＬＢが独立に任意の変化をすることになる。
【００３７】ここで、図７に、例えば、データ入出力端
子Ｉ／ＯＬＢにつながる下位バイトデータ入力バッファ
ＤｉｎＬＢｎの初段の部分構成を示す。図にも示すよう
に、データ入出力端子Ｉ／ＯＬＢｎからの入力は、下位
バイト書込み要求信号／ＷＥＬＢを入力されるノア型ゲ
ートＮＯＲに与えられる。
子Ｉ／ＯＬＢにつながる下位バイトデータ入力バッファ
ＤｉｎＬＢｎの初段の部分構成を示す。図にも示すよう
に、データ入出力端子Ｉ／ＯＬＢｎからの入力は、下位
バイト書込み要求信号／ＷＥＬＢを入力されるノア型ゲ
ートＮＯＲに与えられる。
【００３８】さて、図５の構成において、下位バイト制
御信号／ＬＢのみを任意に変化させる場合の動作につい
て、図８のタイミングチャートにしたがって説明する。
ちなみに、図８において、（Ａ）は書き込み要求信号／
ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下
位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬ
Ｂ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、
（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）
は書き込み開始同期パルスφＷＳ、（Ｇ）はデータ遷移
パルスφＤＴＤ、（Ｈ）はオートパワーダウン信号ＡＰ
Ｄ、（Ｉ）は内部データバスＤｂｕｓＬＢ、（Ｊ）は下
位バイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示
すものである。
御信号／ＬＢのみを任意に変化させる場合の動作につい
て、図８のタイミングチャートにしたがって説明する。
ちなみに、図８において、（Ａ）は書き込み要求信号／
ＷＥ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下
位バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬ
Ｂ、（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、
（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）
は書き込み開始同期パルスφＷＳ、（Ｇ）はデータ遷移
パルスφＤＴＤ、（Ｈ）はオートパワーダウン信号ＡＰ
Ｄ、（Ｉ）は内部データバスＤｂｕｓＬＢ、（Ｊ）は下
位バイトデータ線ｄＬＢ，／ｄＬＢの状態をそれぞれ示
すものである。
【００３９】時刻ｔ０で、データ入出力端子Ｉ／ＯＬＢ
ｎへの入力データの状態が変化し、書き込み要求信号／
ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに
引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが
“Ｈ”レベルから“Ｌ”レベルに変化した場合の動作に
ついては、先に述べたのとまったく同様である。
ｎへの入力データの状態が変化し、書き込み要求信号／
ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、これに
引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢが
“Ｈ”レベルから“Ｌ”レベルに変化した場合の動作に
ついては、先に述べたのとまったく同様である。
【００４０】つまり、書き込み要求信号／ＷＥと下位バ
イト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルへ
の変化を受けて、下位バイト書き込み要求信号ＷＥＬＢ
が、時刻ｔ２に“Ｈ”レベルから“Ｌ”レベルに、同時
に下位バイト書き込み要求信号／ＷＥＬＢが、“Ｌ”レ
ベルから“Ｈ”レベルに変化する。その結果、下位バイ
ト書き込み要求信号／ＷＥＬＢを入力されるノア型ゲー
トＮＯＲを通じて、データ入出力端子Ｉ／ＯＬＢｎの入
力データが、下位バイトデータ入力バッファＤｉｎＬＢ
ｎに入力され、同時に変化した下位バイト書き込み要求
信号ＷＥＬＢにより、下位バイトデータ入力バッファＤ
ｉｎＬＢｎの出力がローインピーダンス状態となる。即
ち、データ入出力端子Ｉ／ＯＬＢｎの入力データ状態
が、下位バイト内部データバスＤｂｕｓＬＢに、時刻ｔ
５のタイミングで出力される。
イト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベルへ
の変化を受けて、下位バイト書き込み要求信号ＷＥＬＢ
が、時刻ｔ２に“Ｈ”レベルから“Ｌ”レベルに、同時
に下位バイト書き込み要求信号／ＷＥＬＢが、“Ｌ”レ
ベルから“Ｈ”レベルに変化する。その結果、下位バイ
ト書き込み要求信号／ＷＥＬＢを入力されるノア型ゲー
トＮＯＲを通じて、データ入出力端子Ｉ／ＯＬＢｎの入
力データが、下位バイトデータ入力バッファＤｉｎＬＢ
ｎに入力され、同時に変化した下位バイト書き込み要求
信号ＷＥＬＢにより、下位バイトデータ入力バッファＤ
ｉｎＬＢｎの出力がローインピーダンス状態となる。即
ち、データ入出力端子Ｉ／ＯＬＢｎの入力データ状態
が、下位バイト内部データバスＤｂｕｓＬＢに、時刻ｔ
５のタイミングで出力される。
【００４１】一方、書き込み要求信号／ＷＥの変化を受
けて、書き込み要求信号検出部ＷＥｄｅｔは書き込み開
始内部同期信号φＷＳを、時刻ｔ３から一定時間“Ｈ”
レベルとなるパルスとして出力され、同様に、下位バイ
トデータ入力バッファＤｉｎＬＢｎに入力されたデータ
の変化を受けて、データ遷移検出回路ＤＴＤはデータ遷
移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベ
ルとなるパルスとして出力される。これを受けて、オー
トパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６か
ら時刻ｔ９までの一定時間、オートパワーダウン信号Ａ
ＰＤを“Ｈ”レベルに維持し、書き込み動作が終了する
までの間、装置を動作状態に保つ。
けて、書き込み要求信号検出部ＷＥｄｅｔは書き込み開
始内部同期信号φＷＳを、時刻ｔ３から一定時間“Ｈ”
レベルとなるパルスとして出力され、同様に、下位バイ
トデータ入力バッファＤｉｎＬＢｎに入力されたデータ
の変化を受けて、データ遷移検出回路ＤＴＤはデータ遷
移パルスφＤＴＤを、時刻ｔ４から一定時間“Ｈ”レベ
ルとなるパルスとして出力される。これを受けて、オー
トパワーダウン回路ＡＰＤｂｕｆｆｅｒは、時刻ｔ６か
ら時刻ｔ９までの一定時間、オートパワーダウン信号Ａ
ＰＤを“Ｈ”レベルに維持し、書き込み動作が終了する
までの間、装置を動作状態に保つ。
【００４２】その結果、時刻ｔ６のタイミングで、下位
バイトデータ入力バッファＤｉｎＬＢから内部データバ
スＤｂｕｓＬＢにデータが出力され、先に述べたのと同
様のプロセスを経て、データ入出力端子Ｉ／ＯＬＢｎに
入力されたデータが選択セルＺＬＢに書き込まれる。
バイトデータ入力バッファＤｉｎＬＢから内部データバ
スＤｂｕｓＬＢにデータが出力され、先に述べたのと同
様のプロセスを経て、データ入出力端子Ｉ／ＯＬＢｎに
入力されたデータが選択セルＺＬＢに書き込まれる。
【００４３】ところが、時刻ｔ８の時点で、下位バイト
制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追随し
て、時刻ｔ９の時点で、下位バイト書き込み要求信号Ｗ
ＥＬＢ，／ＷＥＬＢが、それぞれ“Ｌ”レベル，“Ｈ”
レベルに戻る。
制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追随し
て、時刻ｔ９の時点で、下位バイト書き込み要求信号Ｗ
ＥＬＢ，／ＷＥＬＢが、それぞれ“Ｌ”レベル，“Ｈ”
レベルに戻る。
【００４４】ここで、時刻ｔ１０の時点で、オートパワ
ーダウン信号ＡＰＤが、“Ｈ”レベルから“Ｌ”レベル
に戻り、再びオートパワーダウンモードに入った後で、
データ入出力端子Ｉ／ＯＬＢｎに入力されているデータ
が、時刻ｔ１１の時点で、全て“Ｈ”レベルになってい
るものとする。
ーダウン信号ＡＰＤが、“Ｈ”レベルから“Ｌ”レベル
に戻り、再びオートパワーダウンモードに入った後で、
データ入出力端子Ｉ／ＯＬＢｎに入力されているデータ
が、時刻ｔ１１の時点で、全て“Ｈ”レベルになってい
るものとする。
【００４５】このような状態で、書き込み要求信号／Ｗ
Ｅは“Ｌ”レベルの状態で、下位バイト制御信号／ＬＢ
が、時刻ｔ１２のタイミングで、“Ｈ”レベルから
“Ｌ”レベルに遷移したとする。この場合、下位バイト
制御信号バッファＬＢｂｕｆｆｅｒからの下位バイト書
き込み要求信号ＷＥＬＢ，／ＷＥＬＢは、時刻ｔ１３の
タイミングで、それぞれ“Ｈ”レベル，“Ｌ”レベルに
変化する。
Ｅは“Ｌ”レベルの状態で、下位バイト制御信号／ＬＢ
が、時刻ｔ１２のタイミングで、“Ｈ”レベルから
“Ｌ”レベルに遷移したとする。この場合、下位バイト
制御信号バッファＬＢｂｕｆｆｅｒからの下位バイト書
き込み要求信号ＷＥＬＢ，／ＷＥＬＢは、時刻ｔ１３の
タイミングで、それぞれ“Ｈ”レベル，“Ｌ”レベルに
変化する。
【００４６】その結果、データ入出力端子Ｉ／ＯＬＢｎ
の入力データが、下位バイトデータ入力バッファＤｉｎ
ＬＢｎ内部に伝達する。しかし、前述したように、デー
タ入出力端子Ｉ／ＯＬＢｎの入力データは、すべて
“Ｈ”レベルとなっているため、下位バイト書き込み要
求信号／ＷＥＬＢが変化したにもかかわらず下位バイト
データ入力バッファＤｉｎＬＢｎ内部の状態は変化しな
い。このため、データ遷移検出回路ＤＴＤはデータ遷移
パルスφＤＴＤを発生することができず、オートパワー
ダウン状態を解除することはできない。即ち、下位バイ
ト制御信号／ＬＢがイネーブルになったにもかかわら
ず、データの書き込みを行うことができない。
の入力データが、下位バイトデータ入力バッファＤｉｎ
ＬＢｎ内部に伝達する。しかし、前述したように、デー
タ入出力端子Ｉ／ＯＬＢｎの入力データは、すべて
“Ｈ”レベルとなっているため、下位バイト書き込み要
求信号／ＷＥＬＢが変化したにもかかわらず下位バイト
データ入力バッファＤｉｎＬＢｎ内部の状態は変化しな
い。このため、データ遷移検出回路ＤＴＤはデータ遷移
パルスφＤＴＤを発生することができず、オートパワー
ダウン状態を解除することはできない。即ち、下位バイ
ト制御信号／ＬＢがイネーブルになったにもかかわら
ず、データの書き込みを行うことができない。
【００４７】一方、図９のタイミングチャートに注目す
る。同図において、（Ａ）は書き込み要求信号／ＷＥ、
（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイ
ト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＷ
Ｓ、（Ｅ）は書込み終了同期パルスφＷＥ、（Ｆ）はオ
ートパワーダウン信号ＡＰＤ、（Ｇ）はイコライズ信号
φ／Ｅｑ、（Ｈ）は上位の内部データバスＤｂｕｓＵＢ
ｍの状態、（Ｉ）は下位の内部データバスＤｂｕｓＬＢ
ｎの状態をそれぞれ示すものである。
る。同図において、（Ａ）は書き込み要求信号／ＷＥ、
（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は上位バイ
ト制御信号／ＵＢ、（Ｄ）は書込み開始同期パルスφＷ
Ｓ、（Ｅ）は書込み終了同期パルスφＷＥ、（Ｆ）はオ
ートパワーダウン信号ＡＰＤ、（Ｇ）はイコライズ信号
φ／Ｅｑ、（Ｈ）は上位の内部データバスＤｂｕｓＵＢ
ｍの状態、（Ｉ）は下位の内部データバスＤｂｕｓＬＢ
ｎの状態をそれぞれ示すものである。
【００４８】今、時刻ｔ０のタイミングで、データ入出
力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き
込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに
変化するものとする。一方、これに続く、時刻ｔ２のタ
イミングで、上位バイト制御信号／ＵＢと下位バイト制
御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化す
るものとする。また、この時刻に前後して、アドレス入
力は全く変化しないものとする。
力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き
込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに
変化するものとする。一方、これに続く、時刻ｔ２のタ
イミングで、上位バイト制御信号／ＵＢと下位バイト制
御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化す
るものとする。また、この時刻に前後して、アドレス入
力は全く変化しないものとする。
【００４９】この場合、先にも述べたように、時刻ｔ２
のタイミングで、書き込み要求信号検出部ＷＥｄｅｔか
ら書込み開始同期パルスφＷＳが出力され、これを受け
て、時刻ｔ３のタイミングで、オートパワーダウン回路
ＡＰＤｂｕｆｆｅｒからのオートパワーダウン信号ＡＰ
Ｄが、その状態を“Ｌ”レベルから“Ｈ”レベルに変化
させて、パワーダウンを解除する。
のタイミングで、書き込み要求信号検出部ＷＥｄｅｔか
ら書込み開始同期パルスφＷＳが出力され、これを受け
て、時刻ｔ３のタイミングで、オートパワーダウン回路
ＡＰＤｂｕｆｆｅｒからのオートパワーダウン信号ＡＰ
Ｄが、その状態を“Ｌ”レベルから“Ｈ”レベルに変化
させて、パワーダウンを解除する。
【００５０】その結果、内部データバスＤｂｕｓＵＢ、
ＤｂｕｓＬＢに入力データが送り出され、メモリへの書
き込みに適応される。
ＤｂｕｓＬＢに入力データが送り出され、メモリへの書
き込みに適応される。
【００５１】一方、時刻ｔ５のタイミングで、上位バイ
ト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻
り、時刻ｔ６のタイミングで、下位バイト制御信号／Ｌ
Ｂが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ７の
タイミングでオートパワーダウン信号ＡＰＤが“Ｈ”レ
ベルから“Ｌ”レベルにも取ると、装置はパワーダウン
モードに入る。
ト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻
り、時刻ｔ６のタイミングで、下位バイト制御信号／Ｌ
Ｂが“Ｌ”レベルから“Ｈ”レベルに戻り、時刻ｔ７の
タイミングでオートパワーダウン信号ＡＰＤが“Ｈ”レ
ベルから“Ｌ”レベルにも取ると、装置はパワーダウン
モードに入る。
【００５２】この状態で、時刻ｔ８に書き込み要求信号
／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、それに続い
て時刻ｔ１０に上位バイト制御信号／ＵＢと下位バイト
制御信号／ＬＢをそれぞれ、“Ｈ”レベルから“Ｌ”レ
ベルに変化させ、メモリ状態を、書込み状態から、読出
し状態に、遷移させる。
／ＷＥを“Ｌ”レベルから“Ｈ”レベルに、それに続い
て時刻ｔ１０に上位バイト制御信号／ＵＢと下位バイト
制御信号／ＬＢをそれぞれ、“Ｈ”レベルから“Ｌ”レ
ベルに変化させ、メモリ状態を、書込み状態から、読出
し状態に、遷移させる。
【００５３】この場合、書き込み要求信号検出部ＷＥｄ
ｅｔからは、時刻ｔ１１の時点で、書込み終了同期パル
スφＷＥが出力される。このため、時刻ｔ１０のタイミ
ングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベル
から“Ｈ”レベルに変化して、パワーダウンが解除さ
れ、同時にイコライザ回路ＥＱｂｕｆｆｅにより、イコ
ライズ信号φ／Ｅｑが発生し、装置内のデータ線および
バス線はイコライズ／プルアップ状態となる。この、信
号ＡＰＤと信号φ／Ｅｑの動作は、通常のアドレスアク
セス読み出し動作と同様であり、当然ながら書き込み要
求信号／ＷＥの変化からデータ入出力端子Ｉ／ＯＵＢｍ
およびデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータ
が出力されるまでの時間は、アドレスアクセス時間ｔＡ
ＣＣと同等である。
ｅｔからは、時刻ｔ１１の時点で、書込み終了同期パル
スφＷＥが出力される。このため、時刻ｔ１０のタイミ
ングで、オートパワーダウン信号ＡＰＤが“Ｌ”レベル
から“Ｈ”レベルに変化して、パワーダウンが解除さ
れ、同時にイコライザ回路ＥＱｂｕｆｆｅにより、イコ
ライズ信号φ／Ｅｑが発生し、装置内のデータ線および
バス線はイコライズ／プルアップ状態となる。この、信
号ＡＰＤと信号φ／Ｅｑの動作は、通常のアドレスアク
セス読み出し動作と同様であり、当然ながら書き込み要
求信号／ＷＥの変化からデータ入出力端子Ｉ／ＯＵＢｍ
およびデータ入出力端子Ｉ／ＯＬＢｎに読み出しデータ
が出力されるまでの時間は、アドレスアクセス時間ｔＡ
ＣＣと同等である。
【００５４】一方、読み出し時に、上位バイト制御信号
／ＵＢまたは下位バイト制御信号／ＬＢがイネーブル状
態に変化してからデータ入出力端子Ｉ／ＯＵＢｍまたは
データ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力
されるまでの時間は、バイトアクセス時間ｔＵＢ，ｔＬ
Ｂで定義される。このバイトアクセス時間ｔＵＢ，ｔＬ
Ｂは、上位バイト内部データバスＤｂｕｓＵＢおよび下
位バイト内部データバスＤｂｕｓＬＢのデータを、上位
バイトデータ出力バッファＤｏｕｔＵＢｍ及び下位バイ
トデータ出力バッファＤｏｕｔＬＢｎを介して、データ
入出力端子Ｉ／ＯＵＢｍ及びデータ入出力端子Ｉ／ＯＬ
Ｂｎに読み出しデータが出力されるまでの時間であるた
め、当然ながらｔＡＣＣよりも短い。ところが、図９に
示したような書き込み終了直後のバイトアクセスの場合
は、アドレス変化を伴わないにもかかわらず、バイトア
クセス時間ｔＵＢ，ｔＬＢが保証できない。即ち、図９
においてｔ１０−ｔ８＜ｔＡＣＣ−ｔＵＢ＝ｔＡＣＣ−
ｔＬＢなる場合は、バイトアクセス時間ｔＵＢ，ｔＬＢ
に矛盾が発生し、対策のために特殊な仕様を用意する必
要があり、これは現実的ではない。
／ＵＢまたは下位バイト制御信号／ＬＢがイネーブル状
態に変化してからデータ入出力端子Ｉ／ＯＵＢｍまたは
データ入出力端子Ｉ／ＯＬＢｎに読み出しデータが出力
されるまでの時間は、バイトアクセス時間ｔＵＢ，ｔＬ
Ｂで定義される。このバイトアクセス時間ｔＵＢ，ｔＬ
Ｂは、上位バイト内部データバスＤｂｕｓＵＢおよび下
位バイト内部データバスＤｂｕｓＬＢのデータを、上位
バイトデータ出力バッファＤｏｕｔＵＢｍ及び下位バイ
トデータ出力バッファＤｏｕｔＬＢｎを介して、データ
入出力端子Ｉ／ＯＵＢｍ及びデータ入出力端子Ｉ／ＯＬ
Ｂｎに読み出しデータが出力されるまでの時間であるた
め、当然ながらｔＡＣＣよりも短い。ところが、図９に
示したような書き込み終了直後のバイトアクセスの場合
は、アドレス変化を伴わないにもかかわらず、バイトア
クセス時間ｔＵＢ，ｔＬＢが保証できない。即ち、図９
においてｔ１０−ｔ８＜ｔＡＣＣ−ｔＵＢ＝ｔＡＣＣ−
ｔＬＢなる場合は、バイトアクセス時間ｔＵＢ，ｔＬＢ
に矛盾が発生し、対策のために特殊な仕様を用意する必
要があり、これは現実的ではない。
【００５５】
【発明が解決しようとする課題】従来の半導体メモリ装
置は、以上述べたように、複数のバイトの内の任意のバ
イトにデータを書き込もうとしても、データの組み合わ
せ、状態によっては、これがうまく実施できずに、この
ための特別な処置が必要であり、また、アドレスが変化
せずに、書き込んだデータをそのまま読み出そうとした
場合、出力データ仕様に矛盾が発生するという問題点が
ある。
置は、以上述べたように、複数のバイトの内の任意のバ
イトにデータを書き込もうとしても、データの組み合わ
せ、状態によっては、これがうまく実施できずに、この
ための特別な処置が必要であり、また、アドレスが変化
せずに、書き込んだデータをそのまま読み出そうとした
場合、出力データ仕様に矛盾が発生するという問題点が
ある。
【００５６】本発明は、上記に鑑みてなされたもので、
その目的は、複数のバイトを個別に制御する非同期型の
メモリにおいて、バイト制御信号が書込みサイクル中に
任意に変化した場合でも、書込み時のオートパワーダウ
ンの解除を可能とし、さらに書込み後のデータの読出し
を保証するように構成した半導体メモリ装置を提供する
ことにある。
その目的は、複数のバイトを個別に制御する非同期型の
メモリにおいて、バイト制御信号が書込みサイクル中に
任意に変化した場合でも、書込み時のオートパワーダウ
ンの解除を可能とし、さらに書込み後のデータの読出し
を保証するように構成した半導体メモリ装置を提供する
ことにある。
【００５７】
【課題を解決するための手段】本発明の第１の半導体メ
モリ装置は、予め定めたビット数のデータからなるデー
タ群毎に、書き込み、読み出しを行う半導体メモリ装置
において、前記データ群に対応するデータ群制御信号の
それぞれと、書き込み要求信号との論理をとることによ
って、書き込み開示時及び書き込み終了時に同期し且つ
前記各データ群毎に独立な内部同期パルス信号を発生
し、このパルス信号によって書き込み制御を行う、制御
回路を備えるものとして構成される。
モリ装置は、予め定めたビット数のデータからなるデー
タ群毎に、書き込み、読み出しを行う半導体メモリ装置
において、前記データ群に対応するデータ群制御信号の
それぞれと、書き込み要求信号との論理をとることによ
って、書き込み開示時及び書き込み終了時に同期し且つ
前記各データ群毎に独立な内部同期パルス信号を発生
し、このパルス信号によって書き込み制御を行う、制御
回路を備えるものとして構成される。
【００５８】本発明の第２の半導体メモリ装置は、第１
の半導体メモリ装置において、前記制御回路は、前記書
き込み要求信号と読み出し要求信号とを共用するもので
あり、前記書き込み要求信号が書き込み許容レベルであ
るときには書き込みを実施させ、書き込み非許容レベル
であるときには読み出しを実施させるものとして構成さ
れる。
の半導体メモリ装置において、前記制御回路は、前記書
き込み要求信号と読み出し要求信号とを共用するもので
あり、前記書き込み要求信号が書き込み許容レベルであ
るときには書き込みを実施させ、書き込み非許容レベル
であるときには読み出しを実施させるものとして構成さ
れる。
【００５９】本発明の第３の半導体メモリ装置は、予め
定めたビット数のデータからなるデータ群がそれぞれ入
出力する入出力端子群の複数と、前記データ群の複数の
ものがそれぞれ個別的に書き込み／読み出し可能なメモ
リセル群の複数を有するメモリセルアレイと、前記各メ
モリセルアレイ群と前記各入出力端子群とを結ぶバスの
複数と、前記各入出力端子群に対応して設けられ、自己
が対応する前記入出力端子群においてデータ群の入出力
が行われるようにするための選択レベルと非選択レベル
をとるデータ群制御信号が加えられるデータ群制御信号
入力端子の複数と、書き込み許容レベルと書き込み非許
容レベルをとる書き込み要求信号が加えられる、書き込
み要求信号入力端と、複数の前記データ群制御信号と前
記書き込み要求信号が加えられ、前記データ群制御信号
のうちの選択レベルにあるものと前記書き込み許容レベ
ルにある前記書き込み要求信号との論理に基づく書き込
み開示信号を出力させて、前記選択レベルにある前記デ
ータ群制御信号に対応する前記入出力端子群からの前記
データ群の前記メモリセル群への書き込みを行わせ、こ
の後この書き込み動作に関与した前記データ群制御信号
と前記書き込み要求信号が共に他のレベルに変化したと
きには書き込み終了信号を出力させて書き込み動作を終
了させるが、前記書き込み要求信号がレベル変化しても
前記データ群制御信号がレベル変化しない場合には書き
込み終了信号を出力させないように制御する、制御回路
と、を備えるものとして構成される。
定めたビット数のデータからなるデータ群がそれぞれ入
出力する入出力端子群の複数と、前記データ群の複数の
ものがそれぞれ個別的に書き込み／読み出し可能なメモ
リセル群の複数を有するメモリセルアレイと、前記各メ
モリセルアレイ群と前記各入出力端子群とを結ぶバスの
複数と、前記各入出力端子群に対応して設けられ、自己
が対応する前記入出力端子群においてデータ群の入出力
が行われるようにするための選択レベルと非選択レベル
をとるデータ群制御信号が加えられるデータ群制御信号
入力端子の複数と、書き込み許容レベルと書き込み非許
容レベルをとる書き込み要求信号が加えられる、書き込
み要求信号入力端と、複数の前記データ群制御信号と前
記書き込み要求信号が加えられ、前記データ群制御信号
のうちの選択レベルにあるものと前記書き込み許容レベ
ルにある前記書き込み要求信号との論理に基づく書き込
み開示信号を出力させて、前記選択レベルにある前記デ
ータ群制御信号に対応する前記入出力端子群からの前記
データ群の前記メモリセル群への書き込みを行わせ、こ
の後この書き込み動作に関与した前記データ群制御信号
と前記書き込み要求信号が共に他のレベルに変化したと
きには書き込み終了信号を出力させて書き込み動作を終
了させるが、前記書き込み要求信号がレベル変化しても
前記データ群制御信号がレベル変化しない場合には書き
込み終了信号を出力させないように制御する、制御回路
と、を備えるものとして構成される。
【００６０】本発明の第４の半導体メモリ装置は、第３
の半導体メモリ装置において、前記制御回路は、前記書
き込み要求信号の前記非書き込みレベル時において読み
出し動作を行うものとして構成され、この非書き込みレ
ベルにある前記書き込み要求信号と前記データ群制御信
号のうちの選択レベルにあるものとの論理をとって、こ
の選択レベルにあるデータ群制御信号によって選択され
る前記入出力端子群からのデータ群読み出し動作を行わ
せるものとして構成される。
の半導体メモリ装置において、前記制御回路は、前記書
き込み要求信号の前記非書き込みレベル時において読み
出し動作を行うものとして構成され、この非書き込みレ
ベルにある前記書き込み要求信号と前記データ群制御信
号のうちの選択レベルにあるものとの論理をとって、こ
の選択レベルにあるデータ群制御信号によって選択され
る前記入出力端子群からのデータ群読み出し動作を行わ
せるものとして構成される。
【００６１】
【作用】制御回路に書き込み要求信号と複数のデータ群
制御信号とが加えられる。この制御回路は、書き込み要
求信号の書き込み許容レベルと、データ群制御信号のう
ちの選択レベルにあるものとの論理によって書き込み開
示信号を出力する。この後、これらの２つの信号のレベ
ルが共に変ったときは書き込み終了信号を出力するが、
書き込み要求信号のレベルが変化してもデータ群制御信
号のレベルが変化しないときには書き込み終了信号は出
力しない。よって、この後、直ちに書き込んだデータ群
の読み出し動作に入ることが可能となる。さらに、上記
書き込み要求信号は読み出し要求信号を兼ねるものであ
る。つまり、書き込み要求信号の書き込み非許容レベル
は読み出し要求信号として、前記制御回路を動作させ
る。
制御信号とが加えられる。この制御回路は、書き込み要
求信号の書き込み許容レベルと、データ群制御信号のう
ちの選択レベルにあるものとの論理によって書き込み開
示信号を出力する。この後、これらの２つの信号のレベ
ルが共に変ったときは書き込み終了信号を出力するが、
書き込み要求信号のレベルが変化してもデータ群制御信
号のレベルが変化しないときには書き込み終了信号は出
力しない。よって、この後、直ちに書き込んだデータ群
の読み出し動作に入ることが可能となる。さらに、上記
書き込み要求信号は読み出し要求信号を兼ねるものであ
る。つまり、書き込み要求信号の書き込み非許容レベル
は読み出し要求信号として、前記制御回路を動作させ
る。
【００６２】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００６３】図１は、本発明の一実施例に係る半導体メ
モリ装置の部分ブロック図である。
モリ装置の部分ブロック図である。
【００６４】即ち、図１は図５のブロックＢＬＫに相当
する部分を示すものである。
する部分を示すものである。
【００６５】図１において示すように、上位バイト制御
信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆ
ｅｒに入力され、下位バイト制御信号／ＬＢは下位バイ
ト制御信号バッファＬＢｂｕｆｆｅｒに入力され、書き
込み要求信号／ＷＥは上位バイト制御信号バッファＵＢ
ｂｕｆｆｅｒと下位バイト制御信号バッファＬＢｂｕｆ
ｆｅｒの双方に入力される。
信号／ＵＢは上位バイト制御信号バッファＵＢｂｕｆｆ
ｅｒに入力され、下位バイト制御信号／ＬＢは下位バイ
ト制御信号バッファＬＢｂｕｆｆｅｒに入力され、書き
込み要求信号／ＷＥは上位バイト制御信号バッファＵＢ
ｂｕｆｆｅｒと下位バイト制御信号バッファＬＢｂｕｆ
ｆｅｒの双方に入力される。
【００６６】なお、上位バイト制御信号バッファＵＢｂ
ｕｆｆｅｒには、変化検出部ＵＷＴＤが接続される。こ
の検出部ＵＷＴＤは、上位バイト制御信号／ＵＢと書き
込み要求信号／ＷＥの両方の変化の状態を検出して、書
込み開始同期パルスφ／ＵＢＷＳと書込み終了同期パル
スφ／ＵＢＷＥを出力するものである。
ｕｆｆｅｒには、変化検出部ＵＷＴＤが接続される。こ
の検出部ＵＷＴＤは、上位バイト制御信号／ＵＢと書き
込み要求信号／ＷＥの両方の変化の状態を検出して、書
込み開始同期パルスφ／ＵＢＷＳと書込み終了同期パル
スφ／ＵＢＷＥを出力するものである。
【００６７】一方、下位バイト制御信号バッファＬＢｂ
ｕｆｆｅｒには、変化検出部ＬＷＴＤが接続される。こ
の検出部ＬＷＴＤは、下位バイト制御信号／ＬＢと、書
き込み要求信号／ＷＥの両方の変化の状態を検出して、
書込み開始同期パルスφ／ＬＢＷＳと書込み終了同期パ
ルスφ／ＬＢＷＥを出力するものである。
ｕｆｆｅｒには、変化検出部ＬＷＴＤが接続される。こ
の検出部ＬＷＴＤは、下位バイト制御信号／ＬＢと、書
き込み要求信号／ＷＥの両方の変化の状態を検出して、
書込み開始同期パルスφ／ＬＢＷＳと書込み終了同期パ
ルスφ／ＬＢＷＥを出力するものである。
【００６８】なお、変化検出部ＵＷＴＤからの書込み終
了同期パルスφ／ＵＢＷＥと、変化検出部ＬＷＴＤから
の書込み終了同期パルスφ／ＬＢＷＥは、共にナンドゲ
ートＮＡＮＤ２に入力され、２つの信号の論理条件に基
づいて作られる書込み終了同期パルスφＢＷＥが、イコ
ライザ回路ＥＱｂｕｆｆｅｒおよびオートパワーダウン
回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込
み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルス
φ／ＬＢＷＥは、通常“Ｈ”レベルであり、“Ｌ”レベ
ルの負論理パルスとして出力される。
了同期パルスφ／ＵＢＷＥと、変化検出部ＬＷＴＤから
の書込み終了同期パルスφ／ＬＢＷＥは、共にナンドゲ
ートＮＡＮＤ２に入力され、２つの信号の論理条件に基
づいて作られる書込み終了同期パルスφＢＷＥが、イコ
ライザ回路ＥＱｂｕｆｆｅｒおよびオートパワーダウン
回路ＡＰＤｂｕｆｆｅｒに与えられる。ちなみに、書込
み終了同期パルスφ／ＵＢＷＥと書込み終了同期パルス
φ／ＬＢＷＥは、通常“Ｈ”レベルであり、“Ｌ”レベ
ルの負論理パルスとして出力される。
【００６９】一方、変化検出部ＬＷＴＤからの書込み開
始同期パルスφ／ＵＢＷＳと、変化検出部ＬＷＴＤから
の書込み開始同期パルスφ／ＬＢＷＳは、共にナンドゲ
ートＮＡＮＤ１に入力され、２つの信号の論理条件に基
づいて作られる書込み開始同期パルスφＢＷＳが、オー
トパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。
ちなみに、書込み開始同期パルスφ／ＵＢＷＳと書込み
開始同期パルスφ／ＬＢＷＳは通常“Ｈ”レベルであ
り、“Ｌ”レベルの負論理パルスとして出力される。
始同期パルスφ／ＵＢＷＳと、変化検出部ＬＷＴＤから
の書込み開始同期パルスφ／ＬＢＷＳは、共にナンドゲ
ートＮＡＮＤ１に入力され、２つの信号の論理条件に基
づいて作られる書込み開始同期パルスφＢＷＳが、オー
トパワーダウン回路ＡＰＤｂｕｆｆｅｒに与えられる。
ちなみに、書込み開始同期パルスφ／ＵＢＷＳと書込み
開始同期パルスφ／ＬＢＷＳは通常“Ｈ”レベルであ
り、“Ｌ”レベルの負論理パルスとして出力される。
【００７０】図３は、図１同様に、図５のブロックＢＬ
Ｋに相当する部分を示すものである。以下、図１との差
異について説明する。、図３の実施例２に於いて、図１
の実施例と異なるのは、イコライザ回路ＥＱｂｕｆｆｅ
ｒの構成である。本実施例に於いて、イコライザ回路
は、バイト単位で独立して存在する。即ち、上位バイト
イコライザ回路ＵＢＥＱｂｕｆｆｅｒは、上位バイト書
き込み終了同期パルスφＵＢＷＥと、アドレス遷移パル
スφＡＴＤを受け、上位バイトイコライザパルスφ／Ｕ
ＢＥｑを出力する。上位バイトイコライザパルスφ／Ｕ
ＢＥｑは、データ線イコライズトランジスタＴＵＢＥｑ
を含む上位バイトのデータ線イコライズ／プルアップト
ランジスタに供給される。
Ｋに相当する部分を示すものである。以下、図１との差
異について説明する。、図３の実施例２に於いて、図１
の実施例と異なるのは、イコライザ回路ＥＱｂｕｆｆｅ
ｒの構成である。本実施例に於いて、イコライザ回路
は、バイト単位で独立して存在する。即ち、上位バイト
イコライザ回路ＵＢＥＱｂｕｆｆｅｒは、上位バイト書
き込み終了同期パルスφＵＢＷＥと、アドレス遷移パル
スφＡＴＤを受け、上位バイトイコライザパルスφ／Ｕ
ＢＥｑを出力する。上位バイトイコライザパルスφ／Ｕ
ＢＥｑは、データ線イコライズトランジスタＴＵＢＥｑ
を含む上位バイトのデータ線イコライズ／プルアップト
ランジスタに供給される。
【００７１】一方、下位バイトイコライザ回路ＬＢＥＱ
ｂｕｆｆｅｒは、下位バイト書き込み終了同期パルスφ
ＬＢＷＥと、アドレス遷移パルスφＡＴＤを受け、下位
バイトイコライザパルスφ／ＬＢＥｑを出力する。下位
バイトイコライザパルスφ／ＬＢＷｑは、データ線イコ
ライザトランジスタＴＬＢＥｑを含む下位バイトのデー
タ線イコライズ／プルアップトランジスタに供給され
る。
ｂｕｆｆｅｒは、下位バイト書き込み終了同期パルスφ
ＬＢＷＥと、アドレス遷移パルスφＡＴＤを受け、下位
バイトイコライザパルスφ／ＬＢＥｑを出力する。下位
バイトイコライザパルスφ／ＬＢＷｑは、データ線イコ
ライザトランジスタＴＬＢＥｑを含む下位バイトのデー
タ線イコライズ／プルアップトランジスタに供給され
る。
【００７２】以上述べたような構成において、それぞれ
の動作を図２、図４のタイミングチャートにしたがって
説明する。
の動作を図２、図４のタイミングチャートにしたがって
説明する。
【００７３】ちなみに、図２は、下位バイト制御信号／
ＬＢのみを変化させた場合の、各部の信号の状態変化を
示すものであり、同図（Ａ）は書き込み要求信号／Ｗ
Ｅ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位
バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、
（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、
（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）
は書込み開始同期パルスφＢＷＳ、（Ｇ）は書き込み終
了同期パルスφＢＷＥ、（Ｈ）はデータ遷移パルスφＤ
ＴＤ、（Ｉ）はオートパワーダウン信号ＡＰＤ、（Ｊ）
はイコライズ信号φＥｑ、（Ｋ）は下位の内部データバ
スＤｂｕｓＬＢの状態、（Ｌ）は下位のバイトデータ線
ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
ＬＢのみを変化させた場合の、各部の信号の状態変化を
示すものであり、同図（Ａ）は書き込み要求信号／Ｗ
Ｅ、（Ｂ）は下位バイト制御信号／ＬＢ、（Ｃ）は下位
バイト書込み要求信号／ＷＥＬＢの反転信号ＷＥＬＢ、
（Ｄ）は下位バイト書き込み要求信号／ＷＥＬＢ、
（Ｅ）はデータ入出力端子Ｉ／ＯＬＢｎの状態、（Ｆ）
は書込み開始同期パルスφＢＷＳ、（Ｇ）は書き込み終
了同期パルスφＢＷＥ、（Ｈ）はデータ遷移パルスφＤ
ＴＤ、（Ｉ）はオートパワーダウン信号ＡＰＤ、（Ｊ）
はイコライズ信号φＥｑ、（Ｋ）は下位の内部データバ
スＤｂｕｓＬＢの状態、（Ｌ）は下位のバイトデータ線
ｄＬＢ，／ｄＬＢの状態をそれぞれ示すものである。
【００７４】一方、図４は、書き込み要求信号／ＷＥが
変化した場合の、各部の信号の状態変化を示すものであ
り、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下
位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号
／ＵＢ、（Ｄ）は書込み開始同期パルスφＢＷＳ、
（Ｅ）は下位バイト書き込み終了同期パルスφ／ＬＢＷ
Ｅ、（Ｆ）は上位バイト書き込み終了同期パルスφ／Ｕ
ＢＷＥ、（Ｇ）はオートパワーダウン信号ＡＰＤ、
（Ｈ）は下バイトイコライズパルスφ／ＬＢＥｑ、
（Ｉ）は上バイトイコライズパルスφ／ＵＢＥｑ、
（Ｊ）は内部データバスＤｂｕｓＵＢｍの状態、（Ｋ）
は内部データバス、ＤｂｕｓＬＢｎの状態をそれぞれ示
すものである。
変化した場合の、各部の信号の状態変化を示すものであ
り、同図（Ａ）は書き込み要求信号／ＷＥ、（Ｂ）は下
位バイト制御信号／ＬＢ、（Ｃ）は上位バイト制御信号
／ＵＢ、（Ｄ）は書込み開始同期パルスφＢＷＳ、
（Ｅ）は下位バイト書き込み終了同期パルスφ／ＬＢＷ
Ｅ、（Ｆ）は上位バイト書き込み終了同期パルスφ／Ｕ
ＢＷＥ、（Ｇ）はオートパワーダウン信号ＡＰＤ、
（Ｈ）は下バイトイコライズパルスφ／ＬＢＥｑ、
（Ｉ）は上バイトイコライズパルスφ／ＵＢＥｑ、
（Ｊ）は内部データバスＤｂｕｓＵＢｍの状態、（Ｋ）
は内部データバス、ＤｂｕｓＬＢｎの状態をそれぞれ示
すものである。
【００７５】先ず、下位バイト制御信号／ＬＢのみを変
化させた場合の動作を説明する。
化させた場合の動作を説明する。
【００７６】今、時刻ｔ０で、データ入出力端子Ｉ／Ｏ
ＬＢｎへの入力データの状態が変化し、書き込み要求信
号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、こ
れに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢ
が“Ｈ”レベルから“Ｌ”レベルに変化したとする。
ＬＢｎへの入力データの状態が変化し、書き込み要求信
号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに変化し、こ
れに引き続いて、時刻ｔ１に下位バイト制御信号／ＬＢ
が“Ｈ”レベルから“Ｌ”レベルに変化したとする。
【００７７】この場合、書き込み要求信号／ＷＥと下位
バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベル
の変化を受けて、下位バイト書き込み要求信号ＷＥＬＢ
が、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レ
ベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢ
が、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レ
ベルに変化する。
バイト制御信号／ＬＢの“Ｈ”レベルから“Ｌ”レベル
の変化を受けて、下位バイト書き込み要求信号ＷＥＬＢ
が、時刻ｔ３のタイミングで“Ｌ”レベルから“Ｈ”レ
ベルに、同じく下位バイト書き込み要求信号／ＷＥＬＢ
が、時刻ｔ３のタイミングで“Ｈ”レベルから“Ｌ”レ
ベルに変化する。
【００７８】一方、書き込み要求信号／ＷＥと下位バイ
ト制御信号／ＬＢが共に変化するため、ナンドゲートＮ
ＡＮＤ１に負論理パルスである下位バイト書き込み開始
内部同期パルスφ／ＬＢＷＳが入力され、時刻ｔ２のタ
イミングで書き込み開始内部同期パルスφＢＷＳがＮＡ
ＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂ
ｕｆｆｅｒに入力される。
ト制御信号／ＬＢが共に変化するため、ナンドゲートＮ
ＡＮＤ１に負論理パルスである下位バイト書き込み開始
内部同期パルスφ／ＬＢＷＳが入力され、時刻ｔ２のタ
イミングで書き込み開始内部同期パルスφＢＷＳがＮＡ
ＮＤ１から出力され、オートパワーダウン回路ＡＰＤｂ
ｕｆｆｅｒに入力される。
【００７９】また、下位バイト書き込み要求信号／ＷＥ
ＬＢの変化に伴い、下位バイトデータ入力バッファＤｉ
ｎＬＢｎ内部に、データ入出力端子Ｉ／ＯＬＢｎのデー
タが入力される。この時、データ入出力端子Ｉ／ＯＬＢ
ｎのデータが全て“Ｈ”レベルでないならば、入力の遷
移を検知したデータ遷移検出回路ＤＴＤがデータ遷移パ
ルスφＤＴＤを発生する。
ＬＢの変化に伴い、下位バイトデータ入力バッファＤｉ
ｎＬＢｎ内部に、データ入出力端子Ｉ／ＯＬＢｎのデー
タが入力される。この時、データ入出力端子Ｉ／ＯＬＢ
ｎのデータが全て“Ｈ”レベルでないならば、入力の遷
移を検知したデータ遷移検出回路ＤＴＤがデータ遷移パ
ルスφＤＴＤを発生する。
【００８０】オートパワーダウン回路ＡＰＤｂｕｆｆｅ
ｒは、書き込み開始内部同期パルスφＢＷＳかデータ遷
移パルスφＤＴＤのいずれか速い方の入力パルスに基づ
き、時刻ｔ３のタイミングでオートパワーダウン状態を
一定時間だけ解除する。
ｒは、書き込み開始内部同期パルスφＢＷＳかデータ遷
移パルスφＤＴＤのいずれか速い方の入力パルスに基づ
き、時刻ｔ３のタイミングでオートパワーダウン状態を
一定時間だけ解除する。
【００８１】そして、図８の動作状態と同様に、下位バ
イトデータ入力バッファＤｉｎＬＢｎは、上位バイト書
き込み要求信号ＷＥＵＢ，／ＷＥＵＢの変化を受けて、
データ入出力端子Ｉ／ＯＬＢｎのデータ状態を時刻ｔ５
のタイミングで下位バイト内部データバスＤｂｕｓＬＢ
に出力し、アドレス信号Ａｓによって選択されているセ
クションＳのオートパワーダウンが解除され、さらに下
位バイト書き込み要求信号ＷＥＬＢにより活性化してい
るセクションＳのセクション書き込みバッファＳＷＢＬ
Ｂを通して、時刻ｔ６のタイミングで下位バイト内部デ
ータバスＤｂｕｓＬＢの状態を下位バイトデータ線ｄＬ
Ｂ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢ
にデータ状態が書き込まれる。
イトデータ入力バッファＤｉｎＬＢｎは、上位バイト書
き込み要求信号ＷＥＵＢ，／ＷＥＵＢの変化を受けて、
データ入出力端子Ｉ／ＯＬＢｎのデータ状態を時刻ｔ５
のタイミングで下位バイト内部データバスＤｂｕｓＬＢ
に出力し、アドレス信号Ａｓによって選択されているセ
クションＳのオートパワーダウンが解除され、さらに下
位バイト書き込み要求信号ＷＥＬＢにより活性化してい
るセクションＳのセクション書き込みバッファＳＷＢＬ
Ｂを通して、時刻ｔ６のタイミングで下位バイト内部デ
ータバスＤｂｕｓＬＢの状態を下位バイトデータ線ｄＬ
Ｂ，／ｄＬＢに与え、その結果、選択メモリセルＺＬＢ
にデータ状態が書き込まれる。
【００８２】ところが、時刻ｔ７の時点で、下位バイト
制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追従し
て、時刻ｔ８の時点で、下位バイト書き込み要求信号Ｗ
ＥＬＢが“Ｌ”レベルに、同時に下位バイト書き込み要
求信号／ＷＥＬＢが“Ｈ”レベルに戻る。
制御信号／ＬＢが“Ｈ”レベルに戻ると、これに追従し
て、時刻ｔ８の時点で、下位バイト書き込み要求信号Ｗ
ＥＬＢが“Ｌ”レベルに、同時に下位バイト書き込み要
求信号／ＷＥＬＢが“Ｈ”レベルに戻る。
【００８３】同時に、下位バイト書き込み終了内部同期
パルスφ／ＬＢＷＥが出力され、時刻ｔ９のタイミング
で書き込み終了内部同期パルスφＢＷＥがＮＡＮＤ１か
ら出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅ
ｒおよびイコライズ回路ＥＱｂｕｆｆｅｒに入力され
る。
パルスφ／ＬＢＷＥが出力され、時刻ｔ９のタイミング
で書き込み終了内部同期パルスφＢＷＥがＮＡＮＤ１か
ら出力され、オートパワーダウン回路ＡＰＤｂｕｆｆｅ
ｒおよびイコライズ回路ＥＱｂｕｆｆｅｒに入力され
る。
【００８４】これを受けて、オートパワーダウン回路Ａ
ＰＤｂｕｆｆｅｒは、オートパワーダウン信号ＡＰＤを
時刻ｔ１０からｔ１２の間、“Ｈ”レベルに保持し、同
時に、イコライズ回路ＥＱｂｕｆｆｅｒは、データ線イ
コライズ信号ＥＱを時刻ｔ１０からｔ１１の間発生し、
データ線のイコライズを行う。
ＰＤｂｕｆｆｅｒは、オートパワーダウン信号ＡＰＤを
時刻ｔ１０からｔ１２の間、“Ｈ”レベルに保持し、同
時に、イコライズ回路ＥＱｂｕｆｆｅｒは、データ線イ
コライズ信号ＥＱを時刻ｔ１０からｔ１１の間発生し、
データ線のイコライズを行う。
【００８５】しかし、下位バイト書き込み要求信号ＷＥ
ＬＢが“Ｌ”レベルになっているため、下位バイトデー
タ入力バッファＤｉｎＬＢｎは動作せず、下位バイト内
部データバスＤｂｕｓＬＢの状態は下位バイト内部デー
タバスラッチ回路ＬＢｌａｔｃｈによって保持される。
同様に、セクション書き込みバッファＳＷＢＬＢも動作
しないが、オートパワーダウン信号ＡＰＤが解除されて
いるため、選択メモリセルＺＬＢは読み出し状態とな
り、イコライズ信号ＥＱが時刻ｔ１１に“Ｈ”レベルに
復帰した後、オートパワーダウン信号ＡＰＤが“Ｌ”レ
ベルになるまでの間、下位バイトデータ線ｄＬＢ，／ｄ
ＬＢに読み出しデータが現れる。
ＬＢが“Ｌ”レベルになっているため、下位バイトデー
タ入力バッファＤｉｎＬＢｎは動作せず、下位バイト内
部データバスＤｂｕｓＬＢの状態は下位バイト内部デー
タバスラッチ回路ＬＢｌａｔｃｈによって保持される。
同様に、セクション書き込みバッファＳＷＢＬＢも動作
しないが、オートパワーダウン信号ＡＰＤが解除されて
いるため、選択メモリセルＺＬＢは読み出し状態とな
り、イコライズ信号ＥＱが時刻ｔ１１に“Ｈ”レベルに
復帰した後、オートパワーダウン信号ＡＰＤが“Ｌ”レ
ベルになるまでの間、下位バイトデータ線ｄＬＢ，／ｄ
ＬＢに読み出しデータが現れる。
【００８６】時刻ｔ１２を経過し、装置が再びオートパ
ワーダウン状態となった後、時刻ｔ１３のタイミング
で、データ入出力端子Ｉ／ＯＬＢｎのデータを全て
“Ｈ”レベルとする。この時、下位バイト書き込み要求
信号ＷＥＬＢ，／ＷＥＬＢはいずれもディセーブル状態
のため、内部回路の状態は全く変化しない。
ワーダウン状態となった後、時刻ｔ１３のタイミング
で、データ入出力端子Ｉ／ＯＬＢｎのデータを全て
“Ｈ”レベルとする。この時、下位バイト書き込み要求
信号ＷＥＬＢ，／ＷＥＬＢはいずれもディセーブル状態
のため、内部回路の状態は全く変化しない。
【００８７】この後、時刻ｔ１４のタイミングで、下位
バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベル
に変化したとする。この結果、時刻ｔ１５のタイミング
で、下位バイト書き込み要求信号ＷＥＬＢが“Ｈ”レベ
ルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが
“Ｌ”レベルに戻る。これにより、データ入出力端子Ｉ
／ＯＬＢｎの全て“Ｈ”レベルのデータが、下位バイト
データ入力バッファＤｉｎＬＢｎ内部に取り込まれる。
しかし、前述したように、回路内部から見るとデータの
変化が生じないため、データ遷移検出回路ＤＴＤはデー
タ遷移パルスφＤＴＤを発生しない。また、下位バイト
データ入力バッファＤｉｎＬＢｎの出力である下位バイ
ト内部データバスＤｂｕｓＬＢの状態は、時刻ｔ１８の
タイミングで、全てのＩ／Ｏが“Ｈ”データの状態とな
る。
バイト制御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベル
に変化したとする。この結果、時刻ｔ１５のタイミング
で、下位バイト書き込み要求信号ＷＥＬＢが“Ｈ”レベ
ルに、同時に下位バイト書き込み要求信号／ＷＥＬＢが
“Ｌ”レベルに戻る。これにより、データ入出力端子Ｉ
／ＯＬＢｎの全て“Ｈ”レベルのデータが、下位バイト
データ入力バッファＤｉｎＬＢｎ内部に取り込まれる。
しかし、前述したように、回路内部から見るとデータの
変化が生じないため、データ遷移検出回路ＤＴＤはデー
タ遷移パルスφＤＴＤを発生しない。また、下位バイト
データ入力バッファＤｉｎＬＢｎの出力である下位バイ
ト内部データバスＤｂｕｓＬＢの状態は、時刻ｔ１８の
タイミングで、全てのＩ／Ｏが“Ｈ”データの状態とな
る。
【００８８】ところが、下位バイト制御信号／ＬＢの変
化を受けて、時刻ｔ１６のタイミングで書き込み開始内
部同期パルスφＢＷＳがＮＡＮＤ１から出力される。こ
れを受けたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒ
は、時刻ｔ１７のタイミングでオートパワーダウンを解
除する。この結果、アドレス信号Ａｓによって選択され
ているセクションＳのオートパワーダウンが解除され、
さらに下位バイト書き込み要求信号ＷＥＬＢにより活性
化しているセクションＳのセクション書き込みバッファ
ＳＷＢＬＢを通して、時刻ｔ１９のタイミングで、下位
バイト内部データバスＤｂｕｓＬＢの全入力“Ｈ”デー
タの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与
え、その結果、選択メモリセルＺＬＢに“Ｈ”データ状
態が書き込まれる。
化を受けて、時刻ｔ１６のタイミングで書き込み開始内
部同期パルスφＢＷＳがＮＡＮＤ１から出力される。こ
れを受けたオートパワーダウン回路ＡＰＤｂｕｆｆｅｒ
は、時刻ｔ１７のタイミングでオートパワーダウンを解
除する。この結果、アドレス信号Ａｓによって選択され
ているセクションＳのオートパワーダウンが解除され、
さらに下位バイト書き込み要求信号ＷＥＬＢにより活性
化しているセクションＳのセクション書き込みバッファ
ＳＷＢＬＢを通して、時刻ｔ１９のタイミングで、下位
バイト内部データバスＤｂｕｓＬＢの全入力“Ｈ”デー
タの状態を下位バイトデータ線ｄＬＢ，／ｄＬＢに与
え、その結果、選択メモリセルＺＬＢに“Ｈ”データ状
態が書き込まれる。
【００８９】つまり、下位バイト制御信号／ＬＢのみを
単独で制御するような場合でも、データは問題なくメモ
リに書き込むことができる。
単独で制御するような場合でも、データは問題なくメモ
リに書き込むことができる。
【００９０】これは、上位バイト制御信号／ＵＢを単独
で制御する場合についても、全く同様である。
で制御する場合についても、全く同様である。
【００９１】次に、書き込み要求信号／ＷＥが変化した
場合の動作について説明する。
場合の動作について説明する。
【００９２】今、時刻ｔ０のタイミングで、データ入出
力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き
込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに
変化するものとする。一方、これに続く、時刻ｔ１のタ
イミングで、上位バイト制御信号／ＵＢと下位バイト制
御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化す
るものとする。
力端子Ｉ／ＯＵＢ、Ｉ／ＯＬＢのデータが変化し、書き
込み要求信号／ＷＥが“Ｈ”レベルから“Ｌ”レベルに
変化するものとする。一方、これに続く、時刻ｔ１のタ
イミングで、上位バイト制御信号／ＵＢと下位バイト制
御信号／ＬＢが“Ｈ”レベルから“Ｌ”レベルに変化す
るものとする。
【００９３】この場合、上位バイト制御信号／ＵＢと書
き込み要求信号／ＷＥの変化を受けて、変化検出部ＵＷ
ＴＤからは書込み開始同期パルスφ／ＵＢＷＳが出力さ
れる。
き込み要求信号／ＷＥの変化を受けて、変化検出部ＵＷ
ＴＤからは書込み開始同期パルスφ／ＵＢＷＳが出力さ
れる。
【００９４】一方、下位バイト制御信号／ＬＢと書き込
み要求信号／ＷＥの変化を受けて、変化検出部ＬＷＴＤ
からは書込み開始同期パルスφ／ＬＢＷＳが出力され
る。これらの信号は、ナンドゲートＮＡＮＤ１に入力さ
れ、これを受けて時刻ｔ２には、書込み開始同期パルス
φＢＷＳが出力される。
み要求信号／ＷＥの変化を受けて、変化検出部ＬＷＴＤ
からは書込み開始同期パルスφ／ＬＢＷＳが出力され
る。これらの信号は、ナンドゲートＮＡＮＤ１に入力さ
れ、これを受けて時刻ｔ２には、書込み開始同期パルス
φＢＷＳが出力される。
【００９５】その結果、オートパワーダウン回路ＡＰＤ
ｂｕｆｆｅｒは、時刻ｔ３から時刻ｔ５までの一定時
間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維
持し、時刻ｔ４のタイミングで、データ入出力端子Ｉ／
ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎの入力デ
ータが、上位バイトデータ入力バッファＤｉｎＵＢｍお
よび下位バイトデータ入力バッファＤｉｎＬＢｎを介し
て、上位バイト内部データバスＤｂｕｓＵＢおよび下位
バイト内部データバスＤｂｕｓＬＢに、それぞれ伝達
し、最終的に、選択メモリセルＺＵＢ、ＺＬＢに書き込
みデータが格納される。
ｂｕｆｆｅｒは、時刻ｔ３から時刻ｔ５までの一定時
間、オートパワーダウン信号ＡＰＤを“Ｈ”レベルに維
持し、時刻ｔ４のタイミングで、データ入出力端子Ｉ／
ＯＵＢｍおよびデータ入出力端子Ｉ／ＯＬＢｎの入力デ
ータが、上位バイトデータ入力バッファＤｉｎＵＢｍお
よび下位バイトデータ入力バッファＤｉｎＬＢｎを介し
て、上位バイト内部データバスＤｂｕｓＵＢおよび下位
バイト内部データバスＤｂｕｓＬＢに、それぞれ伝達
し、最終的に、選択メモリセルＺＵＢ、ＺＬＢに書き込
みデータが格納される。
【００９６】一方、時刻ｔ６のタイミングで下位バイト
制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻る
と、変化検出部ＬＷＴＤで入力変化が検知され、下位バ
イト書き込み終了同期パルスφ／ＬＢＷＥが出力され
る。その結果、下位バイトイコライザ回路ＵＢＥＱｂｕ
ｆｆｅｒは、時刻ｔ７のタイミングで上位バイトイコラ
イザパルスφ／ＬＢＥｑを出力する。同時に、ナンド型
ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが再
度出力され、これを受けてオートパワーダウン回路ＡＰ
Ｄｂｕｆｆｅｒは、時刻ｔ８から一定時間、オートパワ
ーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
制御信号／ＬＢが“Ｌ”レベルから“Ｈ”レベルに戻る
と、変化検出部ＬＷＴＤで入力変化が検知され、下位バ
イト書き込み終了同期パルスφ／ＬＢＷＥが出力され
る。その結果、下位バイトイコライザ回路ＵＢＥＱｂｕ
ｆｆｅｒは、時刻ｔ７のタイミングで上位バイトイコラ
イザパルスφ／ＬＢＥｑを出力する。同時に、ナンド型
ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが再
度出力され、これを受けてオートパワーダウン回路ＡＰ
Ｄｂｕｆｆｅｒは、時刻ｔ８から一定時間、オートパワ
ーダウン信号ＡＰＤを“Ｈ”レベルに維持する。
【００９７】更に、時刻ｔ９のタイミングで、上位バイ
ト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻
ると、変化検出部ＵＷＴＤで入力変化が検知され、上位
バイト書き込み終了同期パルスφ／ＵＢＷＥが出力され
る。その結果、上位バイトイコライザ回路ＵＢＥＱｂｕ
ｆｆｅｒは、時刻ｔ７のタイミングで、上位バイトイコ
ライザパルスφ／ＵＢＥｑを出力する。同時に、ナンド
型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが
出力され、これを受けてオートパワーダウン回路ＡＰＤ
ｂｕｆｆｅｒは再度リセットされ、時刻ｔ１３までの一
定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベル
に維持する。
ト制御信号／ＵＢが“Ｌ”レベルから“Ｈ”レベルに戻
ると、変化検出部ＵＷＴＤで入力変化が検知され、上位
バイト書き込み終了同期パルスφ／ＵＢＷＥが出力され
る。その結果、上位バイトイコライザ回路ＵＢＥＱｂｕ
ｆｆｅｒは、時刻ｔ７のタイミングで、上位バイトイコ
ライザパルスφ／ＵＢＥｑを出力する。同時に、ナンド
型ゲートＮＡＮＤ２から書き込み終了パルスφＢＷＥが
出力され、これを受けてオートパワーダウン回路ＡＰＤ
ｂｕｆｆｅｒは再度リセットされ、時刻ｔ１３までの一
定時間、オートパワーダウン信号ＡＰＤを“Ｈ”レベル
に維持する。
【００９８】このとき、下位バイト制御信号／ＬＢの変
化を受けて、下位バイト書き込み要求信号ＬＥＵＢが変
化し、セクション書き込みバッファＳＷＢＬＢは待機状
態となり、同時に、セクションセンスアンプＳＳＡＬＢ
は動作状態となる。これを受けて、ｔ１１のタイミング
で下位バイトイコライザパルスφ／ＬＢＥｑが終了する
と、選択メモリセルＺＬＢに格納されていたデータが、
下位バイト内部データバスＤｂｕｓＬＢに出力される。
化を受けて、下位バイト書き込み要求信号ＬＥＵＢが変
化し、セクション書き込みバッファＳＷＢＬＢは待機状
態となり、同時に、セクションセンスアンプＳＳＡＬＢ
は動作状態となる。これを受けて、ｔ１１のタイミング
で下位バイトイコライザパルスφ／ＬＢＥｑが終了する
と、選択メモリセルＺＬＢに格納されていたデータが、
下位バイト内部データバスＤｂｕｓＬＢに出力される。
【００９９】一方、上位バイト制御信号／ＵＢの変化を
受けて、上位バイト書き込み要求信号ＷＥＵＢが変化
し、セクション書き込みバッファＳＷＢＵＢは待機状態
となり、同時に、セクションセンスアンプＳＳＡＵＢは
動作状態となる。これを受けて、ｔ１２のタイミングで
上位バイトイコライザパルスφ／ＵＢＥｑが終了する
と、選択メモリセルＺＵＢに格納されていたデータが、
上位バイト内部データバスＤｂｕｓＵＢに出力される。
受けて、上位バイト書き込み要求信号ＷＥＵＢが変化
し、セクション書き込みバッファＳＷＢＵＢは待機状態
となり、同時に、セクションセンスアンプＳＳＡＵＢは
動作状態となる。これを受けて、ｔ１２のタイミングで
上位バイトイコライザパルスφ／ＵＢＥｑが終了する
と、選択メモリセルＺＵＢに格納されていたデータが、
上位バイト内部データバスＤｂｕｓＵＢに出力される。
【０１００】この後、時刻ｔ１３のタイミングで、オー
トパワーダウン信号ＡＰＤが“Ｌ”レベルに変化する
と、装置はオートパワーダウンモードとなる。
トパワーダウン信号ＡＰＤが“Ｌ”レベルに変化する
と、装置はオートパワーダウンモードとなる。
【０１０１】この状態で、時刻ｔ１４のタイミングで書
き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベル
に、続いて時刻ｔ１５のタイミングで上位バイト制御信
号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ“Ｈ”
レベルから“Ｌ”レベルに変化させ、メモリ状態を、書
込み状態から読出し状態に遷移させる。
き込み要求信号／ＷＥを“Ｌ”レベルから“Ｈ”レベル
に、続いて時刻ｔ１５のタイミングで上位バイト制御信
号／ＵＢと下位バイト制御信号／ＬＢをそれぞれ“Ｈ”
レベルから“Ｌ”レベルに変化させ、メモリ状態を、書
込み状態から読出し状態に遷移させる。
【０１０２】この場合、書き込み要求信号／ＷＥを
“Ｌ”レベルから“Ｈ”レベルに変化させても、上位バ
イト制御信号／ＵＢと下位バイト制御信号／ＬＢの変化
が伴わないため、変化検出部ＵＷＴＤ、ＬＷＴＤのいず
れからも、書込み終了同期パルスφ／ＵＢＷＥと書込み
終了同期パルスφ／ＬＢＷＥは出力されず、したがっ
て、書込み終了同期パルスφＢＷＥは出力されない。
“Ｌ”レベルから“Ｈ”レベルに変化させても、上位バ
イト制御信号／ＵＢと下位バイト制御信号／ＬＢの変化
が伴わないため、変化検出部ＵＷＴＤ、ＬＷＴＤのいず
れからも、書込み終了同期パルスφ／ＵＢＷＥと書込み
終了同期パルスφ／ＬＢＷＥは出力されず、したがっ
て、書込み終了同期パルスφＢＷＥは出力されない。
【０１０３】このため、内部データバスＤｂｕｓＵＢ、
ＤｂｕｓＬＢに既に読み出されている正しいデータは、
直ちに読み出すことが可能である。つまり、アドレスが
変化せずに、書き込んだデータをそのまま読み出すよう
な場合、特殊な仕様とすることなく、通常の動作と全く
同様に実施することができる。
ＤｂｕｓＬＢに既に読み出されている正しいデータは、
直ちに読み出すことが可能である。つまり、アドレスが
変化せずに、書き込んだデータをそのまま読み出すよう
な場合、特殊な仕様とすることなく、通常の動作と全く
同様に実施することができる。
【０１０４】なお、上記実施例では、変化検出部ＵＷＴ
Ｄ、ＬＷＴＤを用いて、書込み開始同期パルスφＢＷＳ
と書込み終了同期パルスφＢＷＥを発生するような構成
を例示したが、書き込み要求信号／ＷＥ、上位バイト制
御信号／ＵＢ及び下位バイト制御信号／ＬＢの変化の状
態を、特定の論理条件に基づいて、書込み開始同期パル
スφＢＷＳや書込み終了同期パルスφＢＷＥに結びつけ
ることができるような構成であれば、どのような構成の
ものでも適用可能である。
Ｄ、ＬＷＴＤを用いて、書込み開始同期パルスφＢＷＳ
と書込み終了同期パルスφＢＷＥを発生するような構成
を例示したが、書き込み要求信号／ＷＥ、上位バイト制
御信号／ＵＢ及び下位バイト制御信号／ＬＢの変化の状
態を、特定の論理条件に基づいて、書込み開始同期パル
スφＢＷＳや書込み終了同期パルスφＢＷＥに結びつけ
ることができるような構成であれば、どのような構成の
ものでも適用可能である。
【０１０５】また、上記実施例では、複数バイトのメモ
リとして、上位と下位の２バイト構成の場合を例示した
が、更に多数のバイトで構成されるデータをアクセスす
るメモリ構成にも同様に適用することができる。
リとして、上位と下位の２バイト構成の場合を例示した
が、更に多数のバイトで構成されるデータをアクセスす
るメモリ構成にも同様に適用することができる。
【０１０６】以上述べたように、本発明の実施例によれ
ば、複数のバイト単位でデータのアクセスを行うに当た
り、データ入出力端子から上位バイトデータ入力バッフ
ァ及び下位バイトデータ入力バッファを通じて、内部デ
ータバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを接続し
たり、あるいはメモリセルから内部データバスＤｂｕｓ
ＵＢやＤｂｕｓＬＢにデータを出力する場合に、変化検
出部によってデータの書込みと読出しを制御する信号で
ある書き込み要求信号／ＷＥと、データのバイトを指定
選択する信号である上位バイト制御信号／ＵＢや下位バ
イト制御信号／ＬＢの論理条件に基づいて、メモリセル
へのデータの書込みと読出しを制御するようにしたの
で、バイト毎に独立してデータの書込みと読出しを行う
場合に、これをデータの条件によらずに可能であると共
に、データを書き込んだ状態からアドレスを変えずに直
ちに読出しに入る場合も、これを妨げないように制御す
ることが可能である。
ば、複数のバイト単位でデータのアクセスを行うに当た
り、データ入出力端子から上位バイトデータ入力バッフ
ァ及び下位バイトデータ入力バッファを通じて、内部デ
ータバスＤｂｕｓＵＢやＤｂｕｓＬＢにデータを接続し
たり、あるいはメモリセルから内部データバスＤｂｕｓ
ＵＢやＤｂｕｓＬＢにデータを出力する場合に、変化検
出部によってデータの書込みと読出しを制御する信号で
ある書き込み要求信号／ＷＥと、データのバイトを指定
選択する信号である上位バイト制御信号／ＵＢや下位バ
イト制御信号／ＬＢの論理条件に基づいて、メモリセル
へのデータの書込みと読出しを制御するようにしたの
で、バイト毎に独立してデータの書込みと読出しを行う
場合に、これをデータの条件によらずに可能であると共
に、データを書き込んだ状態からアドレスを変えずに直
ちに読出しに入る場合も、これを妨げないように制御す
ることが可能である。
【０１０７】
【発明の効果】本発明によれば、どの入出力端子群から
書き込みを行わせるかを選択する制御信号と、書き込み
要求信号との論理に基づいて、書き込み動作を行わせる
ようにしたので、書き込み動作を確実に行うことができ
ると共に、書き込み終了時にあっても上記制御信号がレ
ベル変化しない場合にあっては書き込み終了信号を出力
しないようにしたので、書き込み後、直ちに、書き込ん
だデータを読み出すことができる。
書き込みを行わせるかを選択する制御信号と、書き込み
要求信号との論理に基づいて、書き込み動作を行わせる
ようにしたので、書き込み動作を確実に行うことができ
ると共に、書き込み終了時にあっても上記制御信号がレ
ベル変化しない場合にあっては書き込み終了信号を出力
しないようにしたので、書き込み後、直ちに、書き込ん
だデータを読み出すことができる。
【図１】本発明の一実施例に係る半導体メモリ装置の部
分ブロック図である。
分ブロック図である。
【図２】図１の構成において、下位バイト制御信号／Ｌ
Ｂのみを任意に変化させた場合の動作を説明するための
タイミングチャートである。
Ｂのみを任意に変化させた場合の動作を説明するための
タイミングチャートである。
【図３】本発明の第２実施例のブロック図である。
【図４】図３の構成における動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】従来の半導体メモリ装置のブロック図である。
【図６】図５の構成の動作を説明するためのタイミング
チャートである。
チャートである。
【図７】図５の構成において、下位バイトデータ入力バ
ッファＤｉｎＬＢｍの初段の構成を示すブロック図であ
る。
ッファＤｉｎＬＢｍの初段の構成を示すブロック図であ
る。
【図８】図５の構成において、下位バイト制御信号／Ｌ
Ｂのみを任意に変化させた場合の動作を説明するための
タイミングチャートである。
Ｂのみを任意に変化させた場合の動作を説明するための
タイミングチャートである。
【図９】図５の構成において、書き込み要求信号／ＷＥ
が変化した場合の動作を説明するためのタイミングチャ
ートである。
が変化した場合の動作を説明するためのタイミングチャ
ートである。
Ｉ／ＯＵＢｍ、Ｉ／ＯＬＢｎ データ入出力端子 ＤｉｎＵＢｍ 上位バイトデータ入力バッファ ＤｉｎＬＢｍ 下位バイトデータ入力バッファ ＤＴＤ データ遷移検出回路 ＡＰＤｂｕｆｆｅｒ オートパワーダウン回路 ＥＱｂｕｆｆｅｒ イコライザ回路 ＵＢｂｕｆｆｅｒ 上位バイト制御信号バッファ ＬＢｂｕｆｆｅｒ 下位バイト制御信号バッファ ＷＥｄｅｔ 書き込み要求信号検出部 ＳＷＢＵＢ、ＳＷＢＬＢ セクション書込みバッファ ＳＳＡＵＢ、ＳＳＡＬＢ セクション読出しバッファ Ｇ ゲート ＺＵＢ、ＺＬＢ 選択セル ＷＬ ワードライン ＣＤ カラムデコード線 Ｓ セクション ＤｂｕｓＵＢ、ＤｂｕｓＬＢ 内部データバス ＵＷＴＤ、ＬＷＴＤ 変化検出部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月３１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (4)
- 【請求項１】予め定めたビット数のデータからなるデー
タ群毎に、書き込み、読み出しを行う半導体メモリ装置
において、 前記データ群に対応するデータ群制御信号のそれぞれ
と、書き込み要求信号との論理をとることによって、書
き込み開示時及び書き込み終了時に同期し且つ前記各デ
ータ群毎に独立な内部同期パルス信号を発生し、このパ
ルス信号によって書き込み制御を行う、制御回路を備え
る、半導体メモリ装置。 - 【請求項２】前記制御回路は、前記書き込み要求信号と
読み出し要求信号とを共用するものであり、前記書き込
み要求信号が書き込み許容レベルであるときには書き込
みを実施させ、書き込み非許容レベルであるときには読
み出しを実施させるものである、請求項１に記載の半導
体メモリ装置。 - 【請求項３】予め定めたビット数のデータからなるデー
タ群がそれぞれ入出力する入出力端子群の複数と、 前記データ群の複数のものがそれぞれ個別的に書き込み
／読み出し可能なメモリセル群の複数を有するメモリセ
ルアレイと、 前記各メモリセルアレイ群と前記各入出力端子群とを結
ぶバスの複数と、 前記各入出力端子群に対応して設けられ、自己が対応す
る前記入出力端子群においてデータ群の入出力が行われ
るようにするための選択レベルと非選択レベルをとるデ
ータ群制御信号が加えられるデータ群制御信号入力端子
の複数と、 書き込み許容レベルと書き込み非許容レベルをとる書き
込み要求信号が加えられる、書き込み要求信号入力端
と、 複数の前記データ群制御信号と前記書き込み要求信号が
加えられ、前記データ群制御信号のうちの選択レベルに
あるものと前記書き込み許容レベルにある前記書き込み
要求信号との論理に基づく書き込み開示信号を出力させ
て、前記選択レベルにある前記データ群制御信号に対応
する前記入出力端子群からの前記データ群の前記メモリ
セル群への書き込みを行わせ、この後この書き込み動作
に関与した前記データ群制御信号と前記書き込み要求信
号が共に他のレベルに変化したときには書き込み終了信
号を出力させて書き込み動作を終了させるが、前記書き
込み要求信号がレベル変化しても前記データ群制御信号
がレベル変化しない場合には書き込み終了信号を出力さ
せないように制御する、制御回路と、 を備えることを特徴とする、半導体メモリ装置。 - 【請求項４】前記制御回路は、前記書き込み要求信号の
前記非書き込みレベル時において読み出し動作を行うも
のとして構成され、この非書き込みレベルにある前記書
き込み要求信号と前記データ群制御信号のうちの選択レ
ベルにあるものとの論理をとって、この選択レベルにあ
るデータ群制御信号によって選択される前記入出力端子
群からのデータ群読み出し動作を行わせるものである、
請求項１記載の半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33748993A JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
| US08/364,164 US5629902A (en) | 1993-12-28 | 1994-12-27 | Semiconductor memory device |
| KR1019940037925A KR0150495B1 (ko) | 1993-12-28 | 1994-12-28 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33748993A JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201185A true JPH07201185A (ja) | 1995-08-04 |
| JP3769033B2 JP3769033B2 (ja) | 2006-04-19 |
Family
ID=18309136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33748993A Expired - Fee Related JP3769033B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629902A (ja) |
| JP (1) | JP3769033B2 (ja) |
| KR (1) | KR0150495B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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