JPH07201651A

JPH07201651A - 積層コンデンサ

Info

Publication number: JPH07201651A
Application number: JP33437893A
Authority: JP
Inventors: Toshishige Yamamoto; 利重山本; Masaya Hashimoto; 昌也橋本
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】（修正有）【構成】誘電体板１１〜５１及び内部電極１２〜４２
からなる積層体１５の表裏両主面の少なくとも一部分ず
つに外部電極１６、５６が形成され、同極性となる内部
電極１２、３２及び外部電極１６が複数個の柱状端子１
３で、同極性となる内部電極２２、４２及び外部電極５
６が複数個の柱状端子１４でそれぞれ互いに接続され、
かつ内部電極１２〜４２を流れる電流による電磁界が互
いに相殺する箇所に柱状端子１３、１４が配設されてい
る積層コンデンサ１０。【効果】内部電極１２〜４２を流れる電流の方向を分
散させると共に多数の柱状端子１３、１４により電流の
流れる距離を短くし、積層コンデンサ１０自体のＥＳＬ
を小さくできる。また実装する際、多数の電流路の集約
が不要となって相互インダクタンスを小さくできると共
にＬＳＩチップ５７との接続経路を短縮でき、ＬＳＩチ
ップ５７と積層コンデンサ１０との間におけるインダク
タンスを小さくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は積層コンデンサに関し、
より詳細には特に高周波領域における論理回路のスイッ
チングノイズ等を効果的に除去することができる低イン
ダクタンスの積層コンデンサに関する。

【０００２】

【従来の技術】近年の電子回路の大容量化、高速化、高
密度化に伴い、コンデンサの大容量化、高周波化が要求
されている。このような要求に対応できるコンデンサの
ひとつとして、積層セラミックコンデンサが挙げられ
る。中でも、図７に示したタイプのチップ型積層セラミ
ックコンデンサは大容量化の実現が可能であり、しかも
パッケージ等への実装が容易であるため盛用されてい
る。

【０００３】図中７１は誘電体を示しており、積層され
た誘電体７１間には、左端を除く略全面に形成された内
部電極７２と、右端を除く略全面に形成された内部電極
７３とが一層おきに形成されており、これら誘電体７
１、内部電極７２及び内部電極７３により積層体７４が
構成されている。また、この積層体７４の両端部には内
部電極７２の一端が接続された外部電極７５と、内部電
極７３の一端が接続された外部電極７６とが形成され、
これら積層体７４及び外部電極７５、７６を含んで積層
チップコンデンサ７０は構成されている。

【０００４】このように構成されたチップ型積層セラミ
ックコンデンサ７０では、内部電極７２と内部電極７３
との対向する積層面で容量が形成され、各容量値の総和
がチップ型積層セラミックコンデンサ７０の総容量値と
なり、小型であっても大容量が得られる。

【０００５】ところで一般に、コンデンサは理想的には
容量素子であるが、現実的には誘電体材料の誘電損失や
電極の持つ抵抗及びインダクタンスを有しており、図８
に示したような等価回路で表され、使用する周波数によ
りその振るまいが大きく変化する。図９は一例として、
容量Ｃ＝１ｎＦ、等価直列抵抗ＥＳＲ（Equivalent Ser
ies Resistance) ＝０．１Ω、等価直列インダクタンス
ＥＳＬ＝１ｎＨであるコンデンサのインピーダンス｜Ｚ
｜の周波数特性を示したものである。ここで実線は現実
の周波数特性を、点線は誘電損失や電極抵抗を有さない
コンデンサの理想的な周波数特性すなわちコンデンサの
インダクタンス（ω_L ）成分及び容量成分（１／ωｃ）
の周波数特性をそれぞれ示している。図９から明らかな
ように、現実のコンデンサでは４０ＭＨｚ付近からイン
ピーダンスがずれ始めており、これは見かけの容量が変
化していることを示している。また、１６０ＭＨｚで共
振を生じており、それ以上の周波数ではインダクタとし
て振るまう。コンデンサの代表的な用途として、回路の
ノイズカットを行うバイパスコンデンサが挙げられる
が、上記したようなコンデンサでは、ノイズの周波数が
３００ＭＨｚ以上になるとインピーダンスが高くなるた
め、高周波領域におけるノイズを効果的に除去すること
が困難になるという問題があった。

【０００６】このような問題を解決するには、コンデン
サの自己共振周波数ｆ_O を高める必要がある。一般に、
コンデンサのｆ_O は以下の式、

【０００７】

【数１】

【０００８】で表される。従ってｆ_O を高めるには、Ｅ
ＳＬあるいはＣを小さくしなければならない。しかし、
上記したように近年の回路の大容量化に伴ってＣは増大
する傾向にあり、Ｃを小さくすることはできず、ＥＳＬ
を小さくすることが重要となる。

【０００９】チップ型積層セラミックコンデンサ７０で
は、図１０に示したように誘電体７１をはさむ全ての内
部電極７２、７３で、外部電極７６の一端から電流が同
一方向に流れており、電流による電磁界が相殺されるこ
とはなく、ＥＳＬの値は略以下の式、

【００１０】

【数２】

【００１１】で表される。その結果相互インダクタンス
が正で大きな値となり、ＥＳＬの値を小さくすることが
できない。例えば、外部電極７６幅ａ＝０．５ｍｍ、コ
ンデンサ７０高さｃ＝０．５ｍｍ、コンデンサ７０長さ
ｄ＝１ｍｍ、μ₀ ：透磁率とすると、ＥＳＬは約１．３
ｎＨと大きな値となる。

【００１２】スイッチングノイズは論理回路のスイッチ
ングによってシステムの電源ラインに流れる電流（充放
電電流）により発生するノイズであり、電流路のインダ
クタンスと比例関係にある。この時、コンデンサは充放
電電流の供給源として働く。現在、電子回路の高速化に
伴い、この論理回路におけるスイッチングノイズが大き
な問題となってきており、前記スイッチングノイズを抑
制するためには、コンデンサにおける大容量化、低イン
ダクタンス化が望まれている。

【００１３】既に大容量化が図られたチップ型積層セラ
ミックコンデンサ７０において、スイッチングノイズを
より抑制するには、コンデンサ自体のＥＳＬを小さくす
ること、及び実装した際のＬＳＩチップ等とコンデンサ
との間のインダクタンスを最小にすることが重要とな
る。そこで、ＬＳＩチップとチップ型積層セラミックコ
ンデンサ７０との間のインダクタンスを小さくする方法
として、これらの間に多数の短い電流路を設ける方法が
考えられている。

【００１４】一般に、高速かつ大容量のＬＳＩでは５０
〜１００本の電源ラインが設けられており、このような
ＬＳＩが搭載されたパッケージにチップ型積層セラミッ
クコンデンサ７０を実装する場合（図１１参照）、ＬＳ
Ｉチップ５７はパッケージ８１の接地層８３に導電性材
料で密着して接続され、ＬＳＩチップ５７の接地層パッ
ド（図示せず）はワイヤ８２、接地パッド８４、ビアホ
ール８５、接地層８３、ビアホール８６、コンデンサ接
続パッド７５ａを介して外部電極７５からチップ型積層
セラミックコンデンサ７０に接続される。従って、ＬＳ
Ｉチップ５７から接地層８３までは多数の電流路が存在
しており、インダクタンスは小さい。しかし、チップ型
積層セラミックコンデンサ７０の外部電極７５が小さ
く、多数の前記電流路を一本に集約した後接続しなけれ
ばならないため、ビアホール８６の数は通常１本となっ
ており、結果的にはＬＳＩチップ５７とチップ型積層セ
ラミックコンデンサ７０間におけるインダクタンスを小
さくすることはできないという課題があった。また電源
線においても、ワイヤ８７、電源パッド８８、ビアホー
ル８９、電源層９０までは多数の電流路が確保されてい
るものの、ビアホール９１が１本となり、接地線の場合
における課題と同様の課題があった。

【００１５】他方、コンデンサ自体のＥＳＬを小さくす
るために、上下に隣接する内部電極を流れる電流の向き
がほぼ逆方向となるように前記内部電極が構成されたチ
ップ型積層コンデンサが提案されている（特公平４−７
０７６４号公報）。

【００１６】

【発明が解決しようとする課題】上記した特公平４−７
０７６４号公報記載のチップ型積層コンデンサにおいて
は、前記内部電極を流れる電流の向きがほぼ逆方向とな
るように前記内部電極が構成されていることにより、前
記電流による電磁界が相殺され、コンデンサ自体のＥＳ
Ｌは低減されるものの、その構造上、外部電極の面積が
小さくなっており、パッケージ等に実装する際、ＬＳＩ
チップ側で多数の電流路を用意しても、やはり一旦これ
を集約して前記チップ型積層コンデンサに接続しなけれ
ばならず、ＬＳＩチップとコンデンサとの間におけるイ
ンダクタンスを低減することは困難であるという課題が
あった。

【００１７】本考案はこのような課題に鑑みなされたも
のであって、大容量かつ低ＥＳＬを有しながら、しかも
パッケージ等への実装が容易で、さらにＬＳＩチップ等
との間におけるインダクタンスが小さい積層コンデンサ
を提供することを目的としている。

【００１８】

【課題を解決するための手段】上記問題を達成するため
に本発明に係る積層コンデンサは、誘電体と内部電極と
が交互に複数層積み重ねられた積層コンデンサにおい
て、前記誘電体及び前記内部電極からなる積層体の表裏
両主面の少なくとも一部分ずつに外部電極が形成され、
同極性となる前記内部電極及び前記外部電極が複数個の
柱状接続部材で互いに接続され、かつ前記内部電極を流
れる電流による電磁界が互いに相殺する箇所に前記柱状
接続部材が配設されていることを特徴としている。

【００１９】

【作用】通常、積層コンデンサにおいては、内部電極が
電源線、接地線、電源線、接地線、・・と交互に接続さ
れるように、外部電極が一層おきの前記内部電極と接続
されており、隣接する前記内部電極間で容量を形成する
ように構成されている。

【００２０】上記した構成の積層コンデンサによれば、
前記誘電体及び前記内部電極からなる前記積層体の表裏
両主面の少なくとも一部分ずつに前記外部電極が形成さ
れ、同極性となる前記内部電極及び前記外部電極が複数
個の前記柱状接続部材で互いに接続され、かつ前記内部
電極を流れる電流による電磁界が互いに相殺する箇所に
前記柱状接続部材が配設されているので、前記内部電極
を流れる電流の向きが一定方向に偏らないように分散さ
れると共に、多数の前記柱状接続部材により電流の流れ
る距離が短くなり、その結果ＥＳＬが小さくなる。

【００２１】また、積層された前記内部電極の対向面で
容量が形成されるため、大容量が得られる。

【００２２】さらに、実装する際、前記外部電極上に前
記ＬＳＩチップを例えばワイヤボンディング等で接続す
ることにより、多数の電流路を集約する必要がなくなっ
て相互インダクタンスが小さくなると共に、接続経路を
短縮することが可能となり、その結果前記ＬＳＩチップ
等と積層コンデンサとの間におけるインダクタンスが小
さくなる。

【００２３】

【実施例】以下、本発明に係る積層コンデンサの実施例
を図面に基づいて説明する。ここでは４層の内部電極が
形成されている場合について説明する。図１、図２及び
図３は実施例に係る積層コンデンサを示した斜視図、底
面図及び分解斜視図である。図中１１、２１、３１、４
１、５１はチタン酸バリウム等の高誘電率材料を用いて
形成された誘電体板を示しており、誘電体板１１〜５１
の所定箇所には複数個の貫通孔１１ａ、２１ａ、３１
ａ、４１ａ、５１ａが形成されている。誘電体板１１〜
４１の各上面の周囲一定幅を除く部分に、誘電体との同
時焼成が可能なＰｂ、Ｐｔ、Ａｇ、Ｐｄ−Ａｇ等からな
る金属ペーストを用いて内部電極１２、２２、３２、４
２が形成されている。これら誘電体板１１〜５１及び内
部電極１２〜４２が順次交互に積層されることにより積
層体１５が形成されている。積層体１５の表裏両主面に
は誘電体との同時焼成が可能なＰｂ、Ｐｔ、Ａｇ、Ｐｄ
−Ａｇ等からなる金属ペーストを用いて外部電極５６及
び外部電極１６が形成されている。そして、同極性を有
する外部電極１６及び一層おきの内部電極１２、３２が
貫通孔１１ａ〜３１ａに充填された柱状端子１３により
接続され、他の同極性を有する外部電極５６及び一層お
きの内部電極２２、４２が貫通孔２１ａ〜５１ａに充填
された柱状端子１４により接続されている。これら柱状
端子１３、１４は導電性を有し、かつ誘電体との同時焼
成が可能なＰｂ、Ｐｔ、Ａｇ、Ｐｄ−Ａｇ等からなる金
属ペーストを用いて形成されており、内部電極１２〜４
２を流れる電流による電磁界が相殺する箇所に配設され
ている。また、内部電極２２、４２には柱状端子１４が
接続されないためのくり抜き部２２ａ、４２ａが形成さ
れ、内部電極１２、３２には柱状端子１３が接続されな
いためのくり抜き部１２ａ、３２ａが形成されており、
これら積層体１５及び外部電極１６、５６を含んで積層
コンデンサ１０は構成されている。

【００２４】このような構成の積層コンデンサ１０を作
製するには、まずガラス系焼結助剤を添加したチタン酸
バリウムの粉末に分散剤、有機バインダ、可塑剤を添加
して混練した後、（ドクターブレード）法により厚さが
約５０μｍのシート状に成形し、誘電体シートを得る。

【００２５】次に、焼き上がり寸法が例えば縦が１５ｍ
ｍ、横が１５ｍｍとなるような大きさに誘電体シートを
切断した後、誘電体シート３枚に、図３に示した貫通孔
２１ａと同様の配置となるように複数個の貫通孔をそれ
ぞれ形成し、さらに誘電体シート３枚の一主面の、図３
に示した内部電極２２の形成部分と同様の部分、つまり
周囲一定幅及び異極性の柱状端子１３、１４が接続され
ないためのくり抜き部２２ａを除く部分にメタルマスク
を用いたスクリーン印刷法により内部電極パターンをそ
れぞれ形成すると同時に、全ての貫通孔内に金属ペース
トとして例えばＰｄ−Ａｇペーストを充填する。

【００２６】この後、内部電極パターンを上面にした３
枚の誘電体シートを１枚ずつ１８０°回転させながら順
次積層する。

【００２７】次に、別の誘電体シート２枚に、図３に示
した貫通孔５１ａの配置と同様の配置となるように複数
個の貫通孔をそれぞれ形成し、さらに誘電体シート２枚
の一主面の全面にメタルマスクを用いたスクリーン印刷
法により外部電極パターンをそれぞれ形成すると同時
に、全ての貫通孔内に前記金属ペーストを充填し、さら
にこの誘電体シート１枚の他の主面の周囲一定幅を除く
部分にメタルマスクを用いたスクリーン印刷法により内
部電極パターンを形成する。この後、積層された誘電体
シートの上に、外部電極パターンのみが形成された誘電
体シートを、外部電極パターンを上面にすると共に貫通
孔の位置が積層された誘電体シート上面の周囲にくり抜
き部が形成されていない貫通孔の位置と一致するように
積層し、さらにこの積層された誘電体シートの下に、外
部電極パターン及び内部電極パターンが形成された誘電
体シートを、内部電極パターンを上面にすると共に貫通
孔が最上層の誘電体シートにおける貫通孔の位置を１８
０°回転させた位置にくるように積層し、積層誘電体シ
ートを形成する。この時、貫通孔及び内部電極パターン
は、内部電極１２〜４２を流れる電流による電磁界が互
いに相殺する箇所に柱状端子１３、１４が配設されるよ
うに形成されている。

【００２８】次に、積層誘電体シートを１２５０℃の大
気中で焼成して積層コンデンサ１０を作製する。

【００２９】図４は実施例に係る積層コンデンサ１０に
おいて、内部電極１２の極性が＋である場合の内部電極
１２を流れる電流の方向を示した模式図であり、図５は
内部電極２２の極性が−である場合の内部電極２２を流
れる電流の方向を示した模式図である。

【００３０】図４及び図５から明らかなように実施例に
係る積層コンデンサ１０では、内部電極１２、２２を流
れる電流は全体として＋から−に流れており、この向き
をベクトル的に表すとそれぞれが全方位に広がり、ある
いは全方位から流れ込む。また、電流が流れる距離は同
種の柱状端子１４間距離の１／２と短い。このように、
柱状端子１３、１４の配置を幾何学的に考慮することに
より電流の向きを分散させて電流の電磁界を相殺すると
共に、電流の流れる距離を短縮し、ＥＳＬを小さくする
ことができる。

【００３１】実際に、実施例に係る積層コンデンサ１０
のＥＳＬを調べたところ、０．０５ｎＨと小さな値とな
っていることが確認された。

【００３２】図６は実施例に係る積層コンデンサ１０の
１使用例を示した模式的断面図である。ここでは、ＬＳ
Ｉチップ５７よりもひとまわり大きい寸法を有する積層
コンデンサ１０を用いた。図中５５はパッケージを示し
ており、パッケージ５５に搭載された積層コンデンサ１
０はパッケージ５５の電源層６９上に導電性材料で密着
して接続されており、積層コンデンサ１０下面の外部電
極１６が電源ラインの外部電極端子、上面の外部電極５
６が接地ラインの外部電極端子となっている。外部電極
５６上には導電性材料でＬＳＩチップ５７が密着して接
続されている。ＬＳＩチップ５７の接地端子（図示せ
ず）はワイヤ５９により直接外部電極５６に接続され、
さらにワイヤ６０からパッケージの接地パッド６１、ビ
アホール６２、接地層６３、ビアホール６４、ピン６５
を通じて外部電源（図示せず）と接続されて短い多数の
電流路が確保されている。一方、ＬＳＩチップ５７の電
源端子（図示せず）はワイヤ６６からパッケージのパッ
ド６７、ビアホール６８、電源層６９を通じて積層コン
デンサ１０の外部電極１６に接続されると共に、ビアホ
ール５３及びピン５４を通じて外部電源（図示せず）と
接続されている。

【００３３】図６から明らかなように実施例に係る積層
コンデンサ１０では、積層体１５の表裏両主面に広い面
積の外部電極１６、５６が形成されていることにより、
ＬＳＩチップ５７からの電流路が直接積層コンデンサ１
０の外部電極５６に接続され、あるいは多数の電流路を
介して外部電極１６に接続され、短い多数の電流路が確
保され、これら電流路を接続経路途中で集約する必要も
なく、ＬＳＩチップ５７と積層コンデンサ１０との間に
おけるインダクタンスを小さくすることができる。

【００３４】なお本実施例では、外部電極１６、５６が
積層体１５の表裏両主面の全面に形成されている場合に
ついて説明したが、外部電極１６、５６が形成される部
分は積層体１５の表裏両主面の全面でなくても柱状端子
１３あるいは柱状端子１４を全て含んでいればよい。

【００３５】以上説明したように実施例に係る積層コン
デンサ１０にあっては、内部電極１２〜４２を流れる電
流の方向を全方位に分散させることができると共に、多
数の柱状端子１３、１４により電流の流れる距離を短く
し、積層コンデンサ１０自体のＥＳＬを小さくすること
ができる。しかも、内部電極１２〜４２の対向面で容量
を形成するため、大容量を得ることができる。

【００３６】また、面積の広い外部電極１６、５６から
外部への接続を行うことにより、パッケージ５５等に搭
載されるＬＳＩチップ５７の直下に実装することができ
る。また実装する際、多数の電流路を集約する必要がな
くなってインダクタンスを小さくできると共に、ＬＳＩ
チップ５７との接続経路を短縮し、ＬＳＩチップ５７と
積層コンデンサ１０との間におけるインダクタンスを小
さくできる。

【００３７】

【発明の効果】以上詳述したように本発明に係る積層コ
ンデンサにおいては、誘電体板と内部電極とが交互に複
数層積み重ねられた積層コンデンサにおいて、前記誘電
体板及び前記内部電極からなる積層体の表裏両主面の少
なくとも一部分ずつに外部電極が形成され、同極性とな
る前記内部電極及び前記外部電極が複数個の柱状接続部
材で互いに接続され、かつ前記内部電極を流れる電流に
よる電磁界が互いに相殺する箇所に前記柱状接続部材が
配設されているので、前記内部電極を流れる電流の方向
を全方位に分散させることができると共に、多数の前記
柱状接続部材により電流の流れる距離を短くし、前記積
層コンデンサ自体のＥＳＬを小さくでき、しかも前記内
部電極の対向面で容量を形成するため大容量を得ること
ができる。また実装する際、多数の電流路を集約する必
要がなくなってインダクタンスを小さくできると共に、
前記ＬＳＩチップとの接続経路を短縮し、前記ＬＳＩチ
ップと前記積層コンデンサとの間におけるインダクタン
スを小さくできる。したがって、特に高周波領域におけ
る論理回路のスイッチングノイズ等を効果的に除去する
ことができる。

【図面の簡単な説明】

【図１】本発明に係るチップ型積層セラミックコンデン
サの実施例を模式的に示した斜視図である。

【図２】実施例に係るチップ型積層セラミックコンデン
サを示した底面図である。

【図３】実施例に係るチップ型積層セラミックコンデン
サの積層体部分を分解して示した斜視図である。

【図４】実施例に係る積層コンデンサにおける内部電極
を流れる電流の方向を示した模式図である。

【図５】実施例に係る積層コンデンサにおける図４に示
した内部電極と隣接する内部電極を流れる電流の方向を
示した模式図である。

【図６】実施例に係る積層コンデンサをＬＳＩが搭載さ
れたパッケージに実装した場合を示した模式的断面図で
ある。

【図７】従来のチップ型積層セラミックコンデンサを示
した部分断面斜視図である。

【図８】チップ型積層セラミックコンデンサの回路構成
を示した等価回路図である。

【図９】従来のチップ型積層セラミックコンデンサにお
けるインピーダンス｜Ｚ｜の周波数特性を示したグラフ
である。

【図１０】従来の積層コンデンサにおける電流の流れる
方向を示すための模式的断面図面である。

【図１１】従来のチップ型積層セラミックコンデンサを
ＬＳＩが搭載されたパッケージに実装した場合を示した
模式的断面図である。

【符号の説明】

１０積層コンデンサ１１、２１、３１、４１、５１誘電体板１２、２２、３２、４２内部電極１３、１４柱状端子１５積層体１６、５６外部電極

Claims

【特許請求の範囲】

【請求項１】誘電体と内部電極とが交互に複数層積み
重ねられた積層コンデンサにおいて、前記誘電体及び前
記内部電極からなる積層体の表裏両主面の少なくとも一
部分ずつに外部電極が形成され、同極性となる前記内部
電極及び前記外部電極が複数個の柱状接続部材で互いに
接続され、かつ前記内部電極を流れる電流による磁界が
互いに相殺する箇所に前記柱状接続部材が配設されてい
ることを特徴とする積層コンデンサ。