JPH07201920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201920A JPH07201920A JP6000174A JP17494A JPH07201920A JP H07201920 A JPH07201920 A JP H07201920A JP 6000174 A JP6000174 A JP 6000174A JP 17494 A JP17494 A JP 17494A JP H07201920 A JPH07201920 A JP H07201920A
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- solder
- metal film
- chip
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/072—Connecting or disconnecting of bump connectors
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ接続に関し, フラックスを用
いないで仮固定する。 【構成】 基板 4上に形成されたはんだバンプ 3と, 半
導体チップ 1上に形成されたチップ側電極21とを接続す
る際に, 該はんだバンプより低融点の金属膜22を該チッ
プ側電極上に被着し, 該はんだバンプに該金属膜を接触
加熱して該金属膜を溶融して該半導体チップの仮固定を
行った後, 該はんだバンプを溶融して接続する,前記は
んだバンプ 3が合金はんだからなり，前記低融点の金属
膜22が該合金はんだの成分を有し且つ該合金はんだより
低融点である,前記はんだバンプ 3が金錫(AuSn)合金か
らなり, 前記低融点の金属膜22が錫(Sn)である。
いないで仮固定する。 【構成】 基板 4上に形成されたはんだバンプ 3と, 半
導体チップ 1上に形成されたチップ側電極21とを接続す
る際に, 該はんだバンプより低融点の金属膜22を該チッ
プ側電極上に被着し, 該はんだバンプに該金属膜を接触
加熱して該金属膜を溶融して該半導体チップの仮固定を
行った後, 該はんだバンプを溶融して接続する,前記は
んだバンプ 3が合金はんだからなり，前記低融点の金属
膜22が該合金はんだの成分を有し且つ該合金はんだより
低融点である,前記はんだバンプ 3が金錫(AuSn)合金か
らなり, 前記低融点の金属膜22が錫(Sn)である。
Description
【産業上の利用分野】本発明は半導体装置の製造方法に
かかり，特にはんだバンプを用いるフリップチップボン
ディング法に関する。フリップチップボンディングでは
チップと基板との接続にバンプが用いられるが, 本発明
は特にシリコン(Si)基板上に形成されたＶ溝を用いてフ
ォトダイオード(PD)やレーザダイオード(LD)を該基板上
に無調整実装する際に，位置合わせした後仮固定するた
めに用いると有効である。
かかり，特にはんだバンプを用いるフリップチップボン
ディング法に関する。フリップチップボンディングでは
チップと基板との接続にバンプが用いられるが, 本発明
は特にシリコン(Si)基板上に形成されたＶ溝を用いてフ
ォトダイオード(PD)やレーザダイオード(LD)を該基板上
に無調整実装する際に，位置合わせした後仮固定するた
めに用いると有効である。
【従来の技術】図４(A) 〜(C) は従来のはんだバンプを
用いるフリップチップボンディングを説明する断面図で
ある。図４(A) において， 1はチップ, 2は電極, 3は
はんだバンプ, 4は基板, 5は位置ずれ測定用マーカで
ある。基板側電極23上に形成されたはんだバンプ 3上
に, チップ 1を下向きにしてチップ側電極21を載せ, フ
ラックス等を用いて仮固定する。図４(B) において，基
板を加熱してはんだバンプ 3を溶解すると, はんだの表
面張力でチップの位置が目的とする位置へ自己整合され
る。図４(C) において，基板を冷却するとチップが固定
される。ここに，はんだバンプの直径は 100μｍ, フラ
ックスの厚さは20μｍである。
用いるフリップチップボンディングを説明する断面図で
ある。図４(A) において， 1はチップ, 2は電極, 3は
はんだバンプ, 4は基板, 5は位置ずれ測定用マーカで
ある。基板側電極23上に形成されたはんだバンプ 3上
に, チップ 1を下向きにしてチップ側電極21を載せ, フ
ラックス等を用いて仮固定する。図４(B) において，基
板を加熱してはんだバンプ 3を溶解すると, はんだの表
面張力でチップの位置が目的とする位置へ自己整合され
る。図４(C) において，基板を冷却するとチップが固定
される。ここに，はんだバンプの直径は 100μｍ, フラ
ックスの厚さは20μｍである。
【発明が解決しようとする課題】従来例では，チップを
基板に仮固定するのに，上記のようにフラックスの粘着
性を利用していた。このため，フラックスの洗浄にフロ
ン等の環境破壊のおそれのある洗剤を利用しなければな
らない。また，フラックスは厚さ20μｍ以下にすること
が困難であり，フラックス上にはんだバンプを載せて加
熱するとフラックスの流動化にともない, はんだバンプ
と電極の相対位置も20μｍ（フラックスは厚さ）以上変
化する。光部品の位置決めには直径20μｍ以下の小さい
はんだバンプを使用する必要があるが，現在使用できる
フラックスを用いる限り, 20μｍより薄く塗布すること
は困難であるため，上記のはんだバンプと電極の相対位
置のずれが問題となる。本発明はチップをフリップチッ
プボンディングする際に, フラックスを用いないで仮固
定できる方法を提供する。
基板に仮固定するのに，上記のようにフラックスの粘着
性を利用していた。このため，フラックスの洗浄にフロ
ン等の環境破壊のおそれのある洗剤を利用しなければな
らない。また，フラックスは厚さ20μｍ以下にすること
が困難であり，フラックス上にはんだバンプを載せて加
熱するとフラックスの流動化にともない, はんだバンプ
と電極の相対位置も20μｍ（フラックスは厚さ）以上変
化する。光部品の位置決めには直径20μｍ以下の小さい
はんだバンプを使用する必要があるが，現在使用できる
フラックスを用いる限り, 20μｍより薄く塗布すること
は困難であるため，上記のはんだバンプと電極の相対位
置のずれが問題となる。本発明はチップをフリップチッ
プボンディングする際に, フラックスを用いないで仮固
定できる方法を提供する。
【課題を解決するための手段】上記課題の解決は， １）基板 4上に形成されたはんだバンプ 3と, 半導体チ
ップ 1上に形成されたチップ側電極21とを接続する際
に, 該はんだバンプより低融点の金属膜22を該チップ側
電極上に被着し, 該はんだバンプに該金属膜を接触さ
せ，該低融点の金属膜の融点より高くかつ該はんだバン
プの融点よりも低い温度まで加熱して該金属膜を溶融し
て該半導体チップの仮固定を行い，次いで該はんだバン
プの融点以上まで再加熱して該はんだバンプを溶融して
接続する半導体装置の製造方法，あるいは ２）基板 4上に形成されたは基板側電極23と, 半導体チ
ップ 1上に形成されたはんだバンプ 3とを接続する際
に, 該はんだバンプより低融点の金属膜22を該基板側電
極上に被着し, 該はんだバンプに該金属膜を接触させ，
該低融点の金属膜の融点より高くかつ該はんだバンプの
融点よりも低い温度まで加熱して該金属膜を溶融して該
半導体チップの仮固定を行い，次いで該はんだバンプの
融点以上まで再加熱して該はんだバンプを溶融して接続
する半導体装置の製造方法，あるいは ３）前記はんだバンプ 3が合金はんだからなり，前記低
融点の金属膜22が該合金はんだの成分を有し且つ該合金
はんだより低融点である前記１）あるいは２）記載の半
導体装置の製造方法，あるいは ４）前記はんだバンプ 3が金錫(AuSn)合金はんだからな
り，前記低融点の金属膜22が錫(Sn)である前記３）記載
の半導体装置の製造方法により達成される。
ップ 1上に形成されたチップ側電極21とを接続する際
に, 該はんだバンプより低融点の金属膜22を該チップ側
電極上に被着し, 該はんだバンプに該金属膜を接触さ
せ，該低融点の金属膜の融点より高くかつ該はんだバン
プの融点よりも低い温度まで加熱して該金属膜を溶融し
て該半導体チップの仮固定を行い，次いで該はんだバン
プの融点以上まで再加熱して該はんだバンプを溶融して
接続する半導体装置の製造方法，あるいは ２）基板 4上に形成されたは基板側電極23と, 半導体チ
ップ 1上に形成されたはんだバンプ 3とを接続する際
に, 該はんだバンプより低融点の金属膜22を該基板側電
極上に被着し, 該はんだバンプに該金属膜を接触させ，
該低融点の金属膜の融点より高くかつ該はんだバンプの
融点よりも低い温度まで加熱して該金属膜を溶融して該
半導体チップの仮固定を行い，次いで該はんだバンプの
融点以上まで再加熱して該はんだバンプを溶融して接続
する半導体装置の製造方法，あるいは ３）前記はんだバンプ 3が合金はんだからなり，前記低
融点の金属膜22が該合金はんだの成分を有し且つ該合金
はんだより低融点である前記１）あるいは２）記載の半
導体装置の製造方法，あるいは ４）前記はんだバンプ 3が金錫(AuSn)合金はんだからな
り，前記低融点の金属膜22が錫(Sn)である前記３）記載
の半導体装置の製造方法により達成される。
【作用】本発明では, 仮固定にはんだバンプより低融点
の金属を用いることにより, はんだバンプを溶かすこと
なく仮固定が行われる。また, 低融点金属とはんだバン
プが合金化した金属の融点が低融点金属より高くなるよ
うに材料を選ぶと, 一旦仮固定された部分は仮固定時の
温度では溶けなくなるので, 多数のチップを仮固定する
ことが可能となる。多数のチップを仮固定した後, はん
だバンプが溶ける温度まで，全体を加熱することによ
り，全体のチップを一括して自己整合させることができ
る。
の金属を用いることにより, はんだバンプを溶かすこと
なく仮固定が行われる。また, 低融点金属とはんだバン
プが合金化した金属の融点が低融点金属より高くなるよ
うに材料を選ぶと, 一旦仮固定された部分は仮固定時の
温度では溶けなくなるので, 多数のチップを仮固定する
ことが可能となる。多数のチップを仮固定した後, はん
だバンプが溶ける温度まで，全体を加熱することによ
り，全体のチップを一括して自己整合させることができ
る。
【実施例】図１(A) 〜(C) は本発明の実施例１の説明図
である。図１(A) において，チップ 1として光半導体素
子を用い, この上にコンタクト用金属（例えば，ｐ型の
場合はAuZn合金, ｎ型の場合はAuSn合金膜, レジストの
リフトオフ法を用いてコンタクト部に被着) を蒸着した
後, チタン(Ti)膜を厚さ1000Å, 白金(Pt)膜を厚さ3000
Å順に蒸着してTi/Pt 積層膜21を被着し，その上に錫(S
n)膜22を厚さ 1μｍ蒸着した。これらの蒸着膜の直径は
14μｍである (蒸着膜はレジストマスクで蒸着しその後
レジストをリフトオフしてコンタクト部に蒸着膜を残
す) 。基板 4としてシリコン(Si)基板を用い, その上に
熱酸化膜を形成後, Ti膜を厚さ1000Å, Pt膜を厚さ3000
Å順に蒸着してTi/Pt 積層膜23を被着し，その上にさら
にはんだバンプ 3としてAu：Snが80：18の合金を厚さ50
μｍ蒸着した。Ti/Pt膜の直径は14μｍ, AuSn合金膜の
直径は20μｍである (蒸着膜は上記レジストのリフトオ
フ法によりパターニング) 。この場合のSi基板は光半導
体素子と光ファイバを搭載する単なる支持基板で,Ti/Pt
膜23は熱酸化膜上に形成される。図１(B) において，
基板上にチップを載せ，200 ℃に加熱するとSnが溶け,
直ちに凝固して固定された。この状態で 250℃まで加熱
してもチップは基板から離れなかった。これは，AuとSn
が合金化して融点が高くなったためである。図１(C) に
おいて，この状態で, 基板を窒素(N2)雰囲気中で 300℃
に加熱したところ，AuSnはんだバンプが溶融し，その表
面張力で自動的に位置整合して固定された。位置ずれ測
定マーカ 5で測定したところ, 目標値からの位置ずれは
1μｍ以下であった。図２(A) 〜(C) は本発明の実施例
２の説明図である。図２(A) において，図１のプロセス
により形成されたAuSn合金膜 (はんだバンプ) 3 を前も
って加熱, 冷却して球状にする。図２(B) において，チ
ップを基板上に載せ, 200℃まで加熱してチップを基板
上に仮固定する。図２(C) において，基板を窒素雰囲気
中で 300℃に加熱したところ自動的に位置整合して固定
された。この例も目標値からの位置ずれは 1μｍ以下で
あった。以上の実施例において，錫は 200℃で溶けて固
着し，しかも一旦固着すると250℃以上でも離れないた
め，多数のチップを仮固定することができる。さらに,
実施例ではAuSnの合金比率を仮固定用のSnが溶け込んだ
ときに最も低融点になるように調整したため，一旦AuSn
が溶けて仮固定用のSnが拡散した瞬間にはんだの粘度が
低下し，自動位置整合が起こりやすくなる効果が得られ
た。実施例では基板側にはんだバンプが形成されている
場合について説明したが，チップ側にはんだバンプが形
成されている場合にも，本発明を適用できることは自明
である。図３は本発明の応用例の説明図である。図にお
いて， 1はチップで光半導体素子, 23はボンディングパ
ッド (基板側電極), 4 は基板 (実装用基板), 41は基
板上に被着された絶縁膜, 42はＶ溝， 6は光ファイバで
ある。基板側のボンディングパッド23と, 図では見えな
いが光半導体素子のボンディングパッド間にはんだバン
プを用いて接続する際に, 本発明を適用することによ
り，光半導体素子を基板に位置精度よく接続することが
できる。
である。図１(A) において，チップ 1として光半導体素
子を用い, この上にコンタクト用金属（例えば，ｐ型の
場合はAuZn合金, ｎ型の場合はAuSn合金膜, レジストの
リフトオフ法を用いてコンタクト部に被着) を蒸着した
後, チタン(Ti)膜を厚さ1000Å, 白金(Pt)膜を厚さ3000
Å順に蒸着してTi/Pt 積層膜21を被着し，その上に錫(S
n)膜22を厚さ 1μｍ蒸着した。これらの蒸着膜の直径は
14μｍである (蒸着膜はレジストマスクで蒸着しその後
レジストをリフトオフしてコンタクト部に蒸着膜を残
す) 。基板 4としてシリコン(Si)基板を用い, その上に
熱酸化膜を形成後, Ti膜を厚さ1000Å, Pt膜を厚さ3000
Å順に蒸着してTi/Pt 積層膜23を被着し，その上にさら
にはんだバンプ 3としてAu：Snが80：18の合金を厚さ50
μｍ蒸着した。Ti/Pt膜の直径は14μｍ, AuSn合金膜の
直径は20μｍである (蒸着膜は上記レジストのリフトオ
フ法によりパターニング) 。この場合のSi基板は光半導
体素子と光ファイバを搭載する単なる支持基板で,Ti/Pt
膜23は熱酸化膜上に形成される。図１(B) において，
基板上にチップを載せ，200 ℃に加熱するとSnが溶け,
直ちに凝固して固定された。この状態で 250℃まで加熱
してもチップは基板から離れなかった。これは，AuとSn
が合金化して融点が高くなったためである。図１(C) に
おいて，この状態で, 基板を窒素(N2)雰囲気中で 300℃
に加熱したところ，AuSnはんだバンプが溶融し，その表
面張力で自動的に位置整合して固定された。位置ずれ測
定マーカ 5で測定したところ, 目標値からの位置ずれは
1μｍ以下であった。図２(A) 〜(C) は本発明の実施例
２の説明図である。図２(A) において，図１のプロセス
により形成されたAuSn合金膜 (はんだバンプ) 3 を前も
って加熱, 冷却して球状にする。図２(B) において，チ
ップを基板上に載せ, 200℃まで加熱してチップを基板
上に仮固定する。図２(C) において，基板を窒素雰囲気
中で 300℃に加熱したところ自動的に位置整合して固定
された。この例も目標値からの位置ずれは 1μｍ以下で
あった。以上の実施例において，錫は 200℃で溶けて固
着し，しかも一旦固着すると250℃以上でも離れないた
め，多数のチップを仮固定することができる。さらに,
実施例ではAuSnの合金比率を仮固定用のSnが溶け込んだ
ときに最も低融点になるように調整したため，一旦AuSn
が溶けて仮固定用のSnが拡散した瞬間にはんだの粘度が
低下し，自動位置整合が起こりやすくなる効果が得られ
た。実施例では基板側にはんだバンプが形成されている
場合について説明したが，チップ側にはんだバンプが形
成されている場合にも，本発明を適用できることは自明
である。図３は本発明の応用例の説明図である。図にお
いて， 1はチップで光半導体素子, 23はボンディングパ
ッド (基板側電極), 4 は基板 (実装用基板), 41は基
板上に被着された絶縁膜, 42はＶ溝， 6は光ファイバで
ある。基板側のボンディングパッド23と, 図では見えな
いが光半導体素子のボンディングパッド間にはんだバン
プを用いて接続する際に, 本発明を適用することによ
り，光半導体素子を基板に位置精度よく接続することが
できる。
【発明の効果】本発明によれば, チップをフリップチッ
プボンディングする際に, フラックスを用いないで仮固
定できるようになり，且つ位置精度よくチップを基板に
ボンディングできるようになった。
プボンディングする際に, フラックスを用いないで仮固
定できるようになり，且つ位置精度よくチップを基板に
ボンディングできるようになった。
【図１】 本発明の実施例１の説明図
【図２】 本発明の実施例２の説明図
【図３】 本発明の応用例の説明図
【図４】 従来のフリップチップボンディングを説明す
る断面図
る断面図
1 チップ 2 電極 21 チップ側電極膜でTi/Pt 膜 22 低融点金属膜でSn膜 23 基板側電極膜でTi/Pt 膜 3 はんだバンプでAuSn合金バンプ 4 基板 5 位置ずれ測定用マーカ
Claims (4)
- 【請求項１】 基板(4）上に形成されたはんだバンプ
(3）と, 半導体チップ(1) 上に形成されたチップ側電極
(21)とを接続する際に, 該はんだバンプ(3）より低融点
の金属膜(22)を該チップ側電極(21)上に被着し, 該はん
だバンプ(3）に該金属膜(22)を接触させ，該低融点の金
属膜(22)の融点より高くかつ該はんだバンプの融点より
も低い温度まで加熱して該金属膜(22)を溶融して該半導
体チップ(1) の仮固定を行い，次いで該はんだバンプ
(3）の融点以上まで再加熱して該はんだバンプ(3）を溶
融して接続することを特徴とする半導体装置の製造方
法。 - 【請求項２】 基板(4）上に形成された基板側電極(23)
と, 半導体チップ(1) 上に形成されたはんだバンプ(3）
とを接続する際に, 該はんだバンプ(3）より低融点の金
属膜(22)を該基板側電極(23)上に被着し, 該はんだバン
プ(3）に該金属膜(22)を接触させ，該低融点の金属膜(2
2)の融点より高くかつ該はんだバンプ(3）の融点よりも
低い温度まで加熱して該金属膜(22)を溶融して該半導体
チップ(1) の仮固定を行い，次いで該はんだバンプ(3）
の融点以上まで再加熱して該はんだバンプ(3）を溶融し
て接続することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記はんだバンプ(3）が合金はんだから
なり，前記低融点の金属膜(22)が該合金はんだの成分を
有し且つ該合金はんだより低融点であることを特徴とす
る請求項１あるいは２記載の半導体装置の製造方法。 - 【請求項４】 前記はんだバンプ(3）が金錫(AuSn)合金
からなり，前記低融点の金属膜(22)が錫(Sn)であること
を特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000174A JPH07201920A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000174A JPH07201920A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201920A true JPH07201920A (ja) | 1995-08-04 |
Family
ID=11466651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000174A Withdrawn JPH07201920A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326805A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | フリップチップ接続方法及びフリップチップ搭載装置 |
| US6902098B2 (en) * | 2001-04-23 | 2005-06-07 | Shipley Company, L.L.C. | Solder pads and method of making a solder pad |
-
1994
- 1994-01-06 JP JP6000174A patent/JPH07201920A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326805A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | フリップチップ接続方法及びフリップチップ搭載装置 |
| US6902098B2 (en) * | 2001-04-23 | 2005-06-07 | Shipley Company, L.L.C. | Solder pads and method of making a solder pad |
| US6927492B2 (en) | 2001-04-23 | 2005-08-09 | Shipley Company, L.L.C. | Solder pads and method of making a solder pad |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |