JPH0720198A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0720198A JPH0720198A JP5167647A JP16764793A JPH0720198A JP H0720198 A JPH0720198 A JP H0720198A JP 5167647 A JP5167647 A JP 5167647A JP 16764793 A JP16764793 A JP 16764793A JP H0720198 A JPH0720198 A JP H0720198A
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- lsi
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Abstract
(57)【要約】
【目的】 製品化されたＬＳＩをユーザが使用している
状態で、該ＬＳＩの素子の劣化状態を精度良く検出でき
るようにする。 【構成】 ＬＳＩの内部回路２０のインバータＩＮＶ１
と同一構造のインバータＩＮＶ２が、テストエレメント
グループ（ＴＥＧ）として、同一チップ上でスイッチン
グ素子ＳＷ１，ＳＷ２を介して、上記インバータＩＮＶ
１に並列に形成される。製品化されたＬＳＩでは、上記
インバータＩＮＶ２は、インバータＩＮＶ１と同一条件
で内部回路２０に接続されて動作する。従って、２つの
インバータの劣化進行度合が一致する。スイッチング素
子ＳＷ１，ＳＷ２によりインバータＩＮＶ２を内部回路
２０から切り離し、ＬＳＩを動作させたまま、その劣化
状態を、検査用端子Ｔ１〜Ｔ６を用いて検出する。この
とき、試験用の信号は内部回路２０に供給されないの
で、内部論理に影響を与えることがない。
状態で、該ＬＳＩの素子の劣化状態を精度良く検出でき
るようにする。 【構成】 ＬＳＩの内部回路２０のインバータＩＮＶ１
と同一構造のインバータＩＮＶ２が、テストエレメント
グループ（ＴＥＧ）として、同一チップ上でスイッチン
グ素子ＳＷ１，ＳＷ２を介して、上記インバータＩＮＶ
１に並列に形成される。製品化されたＬＳＩでは、上記
インバータＩＮＶ２は、インバータＩＮＶ１と同一条件
で内部回路２０に接続されて動作する。従って、２つの
インバータの劣化進行度合が一致する。スイッチング素
子ＳＷ１，ＳＷ２によりインバータＩＮＶ２を内部回路
２０から切り離し、ＬＳＩを動作させたまま、その劣化
状態を、検査用端子Ｔ１〜Ｔ６を用いて検出する。この
とき、試験用の信号は内部回路２０に供給されないの
で、内部論理に影響を与えることがない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置さ
らにはその内部回路の経時的な特性変化の測定に適用し
て特に有効な技術に関し、例えば相補形ＭＯＳトランジ
スタにて構成されるＬＳＩの劣化状態の測定に利用して
有用な技術に関する。
らにはその内部回路の経時的な特性変化の測定に適用し
て特に有効な技術に関し、例えば相補形ＭＯＳトランジ
スタにて構成されるＬＳＩの劣化状態の測定に利用して
有用な技術に関する。
【０００２】
【従来の技術】ＬＳＩに形成された半導体素子の特性を
検出すべく、当該ＬＳＩチップ上に特性検査用の、回
路、抵抗、ダイオード等の測定用素子（テストエレメン
トグループ、以下「ＴＥＧ」と略記する）を、その内部
回路と別個に設けるようにした、ＴＥＧによる回路特性
の検出方法が公知である。このＴＥＧを用いた回路特性
の測定は、主にダイシング前のＬＳＩの特性測定に用い
られるものであり、このＴＥＧは、一般には、ウェハの
ダイシング領域に形成される。
検出すべく、当該ＬＳＩチップ上に特性検査用の、回
路、抵抗、ダイオード等の測定用素子（テストエレメン
トグループ、以下「ＴＥＧ」と略記する）を、その内部
回路と別個に設けるようにした、ＴＥＧによる回路特性
の検出方法が公知である。このＴＥＧを用いた回路特性
の測定は、主にダイシング前のＬＳＩの特性測定に用い
られるものであり、このＴＥＧは、一般には、ウェハの
ダイシング領域に形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、サブミクロン化が図ら
れた近年のＬＳＩにあっては、ホットキャリア等の、素
子の劣化要因が大きくなり、ＬＳＩの寿命が短くなる傾
向にある。従って、これらのＬＳＩを製品に組み込んだ
電子機器にあっては、このＬＳＩの寿命が製品全体の寿
命を決定することになるため、当該ＬＳＩの経時的な劣
化状態を検知し、劣化の激しいＬＳＩを、取り替えるこ
とが要求されるようになった。また、異なる使用状態に
あるＬＳＩの劣化状態を精度良く検出することも望まれ
ている。しかしながら、製品化されてユーザに納められ
たＬＳＩの、製品自体の経時的な劣化状態を測定する技
術（使用中のＬＳＩの特性測定試験）に関しては、従
来、何等提案がなされていなかった。本発明は、かかる
事情に鑑みてなされたもので、パッケージされた後に、
当該ＬＳＩの劣化状態を検出することが可能なテストエ
レメントグループを具えた半導体集積回路装置を提供す
ることをその主たる目的とする。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、サブミクロン化が図ら
れた近年のＬＳＩにあっては、ホットキャリア等の、素
子の劣化要因が大きくなり、ＬＳＩの寿命が短くなる傾
向にある。従って、これらのＬＳＩを製品に組み込んだ
電子機器にあっては、このＬＳＩの寿命が製品全体の寿
命を決定することになるため、当該ＬＳＩの経時的な劣
化状態を検知し、劣化の激しいＬＳＩを、取り替えるこ
とが要求されるようになった。また、異なる使用状態に
あるＬＳＩの劣化状態を精度良く検出することも望まれ
ている。しかしながら、製品化されてユーザに納められ
たＬＳＩの、製品自体の経時的な劣化状態を測定する技
術（使用中のＬＳＩの特性測定試験）に関しては、従
来、何等提案がなされていなかった。本発明は、かかる
事情に鑑みてなされたもので、パッケージされた後に、
当該ＬＳＩの劣化状態を検出することが可能なテストエ
レメントグループを具えた半導体集積回路装置を提供す
ることをその主たる目的とする。この発明の前記ならび
にそのほかの目的と新規な特徴については、本明細書の
記述および添附図面から明らかになるであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、半導体集積回路装置
に、当該内部回路の、所定の部位の回路若くはこれを構
成する素子と同一の回路若くは素子が形成されたテスト
エレメントグループを、上記所定の部位の回路若くはこ
れを構成する素子に対して並列に接続し、切換回路によ
りその接続／切り離しを行なうにしている。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、半導体集積回路装置
に、当該内部回路の、所定の部位の回路若くはこれを構
成する素子と同一の回路若くは素子が形成されたテスト
エレメントグループを、上記所定の部位の回路若くはこ
れを構成する素子に対して並列に接続し、切換回路によ
りその接続／切り離しを行なうにしている。
【０００５】
【作用】上記テストエレメントグループが、ＬＳＩの内
部回路の所定の部位の回路若くはこれを構成する素子に
対して並列に接続させた状態で、該ＬＳＩが使用される
ので、テストエレメントグループ内の素子は、内部回路
の素子と同一条件で動作され、その劣化の進行具合いが
一致する。そして、ＬＳＩが通常通りの動作を行ってい
るときに、所定のタイミングにて上記テストエレメント
グループを内部回路から切り離し、検査用信号をテスト
エレメントグループにのみ送ることによって、その劣化
状態の検査を行うことができる。このとき上記検査用信
号が内部回路に流れることがないので、動作中のＬＳＩ
に影響を与えることがない。
部回路の所定の部位の回路若くはこれを構成する素子に
対して並列に接続させた状態で、該ＬＳＩが使用される
ので、テストエレメントグループ内の素子は、内部回路
の素子と同一条件で動作され、その劣化の進行具合いが
一致する。そして、ＬＳＩが通常通りの動作を行ってい
るときに、所定のタイミングにて上記テストエレメント
グループを内部回路から切り離し、検査用信号をテスト
エレメントグループにのみ送ることによって、その劣化
状態の検査を行うことができる。このとき上記検査用信
号が内部回路に流れることがないので、動作中のＬＳＩ
に影響を与えることがない。
【０００６】
（第１実施例）以下、本発明の第１実施例を、図１，図
２を参照して説明する。図１は本実施例の劣化状態検出
回路１０（性能劣化検出用ＴＥＧ）の構成を示す回路
図、図２は複数の性能劣化検出用ＴＥＧからなる検出部
（Ａ，Ｂ，Ｃ…）のＬＳＩ上でのレイアウトパターンの
一例を示すＬＳＩチップの平面図である。
２を参照して説明する。図１は本実施例の劣化状態検出
回路１０（性能劣化検出用ＴＥＧ）の構成を示す回路
図、図２は複数の性能劣化検出用ＴＥＧからなる検出部
（Ａ，Ｂ，Ｃ…）のＬＳＩ上でのレイアウトパターンの
一例を示すＬＳＩチップの平面図である。
【０００７】劣化状態検出回路１０は、図１に示すよう
に、相補形ＭＯＳ（ＣＭＯＳ）インバータＩＮＶ２にて
構成され、その入力端子（ゲート端子）ｎ１０は、スイ
ッチング素子ＳＷ１を介して内部回路２０（インバータ
ＩＮＶ１の入力端子ｎ１）に接続されると共に、スイッ
チング素子ＳＷ２を介して検査用端子Ｔ１に接続されて
いる。尚、上記スイッチング素子ＳＷ１，ＳＷ２によっ
て切換回路が構成される。そして、ＣＭＯＳインバータ
ＩＮＶ２の出力端子ｎ９は、検査用端子Ｔ４に接続され
ている。又、ＣＭＯＳインバータＩＮＶ２を構成するｎ
ＭＯＳトランジスタＴｒ４はそのソース・ドレイン端子
の一方が検査用端子Ｔ２に接続され、ｐＭＯＳトランジ
スタＴｒ３はそのソース・ドレイン端子の一方が検査用
端子Ｔ６に接続されている。更に、ＣＭＯＳインバータ
ＩＮＶ２に関しては、ｎＭＯＳトランジスタＴｒ４が形
成されたｐ形基板（若くはｐ形拡散層）に検査用端子Ｔ
３が、ｐＭＯＳトランジスタＴｒ３が形成されたｎ形拡
散層（若くはｎ形基板）に検査用端子Ｔ５が、夫々接続
されている。
に、相補形ＭＯＳ（ＣＭＯＳ）インバータＩＮＶ２にて
構成され、その入力端子（ゲート端子）ｎ１０は、スイ
ッチング素子ＳＷ１を介して内部回路２０（インバータ
ＩＮＶ１の入力端子ｎ１）に接続されると共に、スイッ
チング素子ＳＷ２を介して検査用端子Ｔ１に接続されて
いる。尚、上記スイッチング素子ＳＷ１，ＳＷ２によっ
て切換回路が構成される。そして、ＣＭＯＳインバータ
ＩＮＶ２の出力端子ｎ９は、検査用端子Ｔ４に接続され
ている。又、ＣＭＯＳインバータＩＮＶ２を構成するｎ
ＭＯＳトランジスタＴｒ４はそのソース・ドレイン端子
の一方が検査用端子Ｔ２に接続され、ｐＭＯＳトランジ
スタＴｒ３はそのソース・ドレイン端子の一方が検査用
端子Ｔ６に接続されている。更に、ＣＭＯＳインバータ
ＩＮＶ２に関しては、ｎＭＯＳトランジスタＴｒ４が形
成されたｐ形基板（若くはｐ形拡散層）に検査用端子Ｔ
３が、ｐＭＯＳトランジスタＴｒ３が形成されたｎ形拡
散層（若くはｎ形基板）に検査用端子Ｔ５が、夫々接続
されている。
【０００８】このように構成された劣化状態検出回路１
０は、通常は、当該ＬＳＩの動作に応じて、即ち、該回
路１０のＣＭＯＳインバータＩＮＶ２が内部回路２０側
のＣＭＯＳインバータＩＮＶ１と同一条件（同一入力信
号，同一負荷）で動作される（このとき切換信号Φに基
いてスイッチング素子ＳＷ１がオン状態に保持され、ス
イッチング素子ＳＷ２はオフ状態に保持される）。即
ち、検査用端子Ｔ２を接地させ、検査用端子Ｔ６に電源
電圧ＶCCを印加させておき、更に、検査用端子４に、内
部回路２０のインバータＩＮＶ１の出力端子に接続され
る負荷（図示省略）と同等の負荷を接続させることによ
って、当該ＣＭＯＳインバータＩＮＶ２は、これに対応
するＣＭＯＳインバータＩＮＶ１と、同一条件で動作さ
れ、従って、当該ＣＭＯＳインバータＩＮＶ２の各部位
は、内部回路のインバータＩＮＶ１の対応する部位とそ
の劣化の進行具合いが一致する。尚、本実施例では、上
記検査用端子Ｔ（Ｔ１〜Ｔ６）は、１つの検出部に複数
設けられた劣化状態検出回路（ＴＥＧ）に共通接続さ
れ、何れかのＴＥＧに対して、所定の検査用信号が入力
されたときに、そのＴＥＧからの出力信号がこれら測定
用端子から出力されるようになっている。このように端
子を共通化しておくことによって、当該ＬＳＩのピンの
数を僅かに増やすだけで、ＬＳＩ使用中に、その劣化状
態を容易に検出することができるようになる。
０は、通常は、当該ＬＳＩの動作に応じて、即ち、該回
路１０のＣＭＯＳインバータＩＮＶ２が内部回路２０側
のＣＭＯＳインバータＩＮＶ１と同一条件（同一入力信
号，同一負荷）で動作される（このとき切換信号Φに基
いてスイッチング素子ＳＷ１がオン状態に保持され、ス
イッチング素子ＳＷ２はオフ状態に保持される）。即
ち、検査用端子Ｔ２を接地させ、検査用端子Ｔ６に電源
電圧ＶCCを印加させておき、更に、検査用端子４に、内
部回路２０のインバータＩＮＶ１の出力端子に接続され
る負荷（図示省略）と同等の負荷を接続させることによ
って、当該ＣＭＯＳインバータＩＮＶ２は、これに対応
するＣＭＯＳインバータＩＮＶ１と、同一条件で動作さ
れ、従って、当該ＣＭＯＳインバータＩＮＶ２の各部位
は、内部回路のインバータＩＮＶ１の対応する部位とそ
の劣化の進行具合いが一致する。尚、本実施例では、上
記検査用端子Ｔ（Ｔ１〜Ｔ６）は、１つの検出部に複数
設けられた劣化状態検出回路（ＴＥＧ）に共通接続さ
れ、何れかのＴＥＧに対して、所定の検査用信号が入力
されたときに、そのＴＥＧからの出力信号がこれら測定
用端子から出力されるようになっている。このように端
子を共通化しておくことによって、当該ＬＳＩのピンの
数を僅かに増やすだけで、ＬＳＩ使用中に、その劣化状
態を容易に検出することができるようになる。
【０００９】このＬＳＩに対して、実際に劣化状態に係
る特性試験を行なう場合には、図外の切換制御回路から
の制御信号Φによって、スイッチング素子ＳＷ１をオフ
状態に、スイッチング素子ＳＷ２をオン状態に切り替
え、劣化状態検出回路１０のＣＭＯＳインバータＩＮＶ
２を、内部回路２０から電気的に切り離す。そして、こ
の状態で、端子Ｔ１から検査用信号をＣＭＯＳインバー
タＩＮＶ２の入力端子に入力し、この信号に対する各部
位の電位レベル（端子Ｔ３〜Ｔ５）を測定すればよい
（このとき端子Ｔ２にはＶSSが、端子Ｔ６にはＶCCが印
加される）。尚、検査内容によっては、上記端子Ｔ２，
Ｔ６に上記と異なる電位を加えるようにしてもよい。上
記のように、ＴＥＧの劣化状態を測定する際には、該Ｔ
ＥＧ（インバータＩＮＶ２）が内部回路２０から電気的
に切り離されているので、上記検査用信号が当該ＬＳＩ
の動作に影響を与えることがない。
る特性試験を行なう場合には、図外の切換制御回路から
の制御信号Φによって、スイッチング素子ＳＷ１をオフ
状態に、スイッチング素子ＳＷ２をオン状態に切り替
え、劣化状態検出回路１０のＣＭＯＳインバータＩＮＶ
２を、内部回路２０から電気的に切り離す。そして、こ
の状態で、端子Ｔ１から検査用信号をＣＭＯＳインバー
タＩＮＶ２の入力端子に入力し、この信号に対する各部
位の電位レベル（端子Ｔ３〜Ｔ５）を測定すればよい
（このとき端子Ｔ２にはＶSSが、端子Ｔ６にはＶCCが印
加される）。尚、検査内容によっては、上記端子Ｔ２，
Ｔ６に上記と異なる電位を加えるようにしてもよい。上
記のように、ＴＥＧの劣化状態を測定する際には、該Ｔ
ＥＧ（インバータＩＮＶ２）が内部回路２０から電気的
に切り離されているので、上記検査用信号が当該ＬＳＩ
の動作に影響を与えることがない。
【００１０】尚、複数の性能劣化検出用ＴＥＧからなる
検出部（Ａ，Ｂ，Ｃ…）は、図２に示すように、ＬＳＩ
チップ１の空き領域（内部回路Ｌ１，Ｌ２，…間）に形
成される。又、切換制御回路（制御回路ＣＬ）は、上記
各検出部と電気的に接続され、１つの制御回路によって
上記複数の検出部での劣化状態の検査が行われるように
なっている。又、ＬＳＩチップの外周部には、上記検出
部、更には制御回路ＣＬに所望の検査信号を入力した
り、検出結果を表す信号を出力するための入・出力用ピ
ンＴ，Ｔ，…が設けられている。又、上記ＬＳＩの劣化
状態の検査は、ＬＳＩが通常の使用状態のときに、所定
期間経過毎に、上記制御回路からの信号、若くは、ＬＳ
Ｉチップ外から入力ピンを介して送られくる制御信号に
基いて、定期的に行われる。
検出部（Ａ，Ｂ，Ｃ…）は、図２に示すように、ＬＳＩ
チップ１の空き領域（内部回路Ｌ１，Ｌ２，…間）に形
成される。又、切換制御回路（制御回路ＣＬ）は、上記
各検出部と電気的に接続され、１つの制御回路によって
上記複数の検出部での劣化状態の検査が行われるように
なっている。又、ＬＳＩチップの外周部には、上記検出
部、更には制御回路ＣＬに所望の検査信号を入力した
り、検出結果を表す信号を出力するための入・出力用ピ
ンＴ，Ｔ，…が設けられている。又、上記ＬＳＩの劣化
状態の検査は、ＬＳＩが通常の使用状態のときに、所定
期間経過毎に、上記制御回路からの信号、若くは、ＬＳ
Ｉチップ外から入力ピンを介して送られくる制御信号に
基いて、定期的に行われる。
【００１１】（第２実施例）次に第２実施例の劣化状態
検出回路３０（ＴＥＧ）について、図３の回路図を用い
て説明する。この検出回路３０は、ＬＳＩの内部回路２
０に設けられたＣＭＯＳインバータＩＮＶ１の劣化状態
を、自動的に判断する制御回路３１を当該チップ上に形
成し、劣化状態の判定、及び判定結果の表示を、自動的
に行うようにしたものである。
検出回路３０（ＴＥＧ）について、図３の回路図を用い
て説明する。この検出回路３０は、ＬＳＩの内部回路２
０に設けられたＣＭＯＳインバータＩＮＶ１の劣化状態
を、自動的に判断する制御回路３１を当該チップ上に形
成し、劣化状態の判定、及び判定結果の表示を、自動的
に行うようにしたものである。
【００１２】即ち、この劣化状態検出回路３０のＣＭＯ
ＳインバータＩＮＶ３は、その入力端子ｎ１１が、スイ
ッチング素子ＳＷ３を介して内部回路２０のノードｎ１
に、スイッチング素子ＳＷ４を介して制御回路３１の端
子Ｔ１２に、夫々接続されている。尚、上記スイッチン
グ素子ＳＷ３，ＳＷ４によって動作モードの切換回路が
構成される。そして、ＣＭＯＳインバータＩＮＶ３の出
力端子ｎ８は、差動アンプＳＡの一方の入力端子に接続
されている。このとき差動アンプＳＡの他方の入力端子
には、制御回路３１の端子Ｔ１３から基準レベル信号が
入力される。
ＳインバータＩＮＶ３は、その入力端子ｎ１１が、スイ
ッチング素子ＳＷ３を介して内部回路２０のノードｎ１
に、スイッチング素子ＳＷ４を介して制御回路３１の端
子Ｔ１２に、夫々接続されている。尚、上記スイッチン
グ素子ＳＷ３，ＳＷ４によって動作モードの切換回路が
構成される。そして、ＣＭＯＳインバータＩＮＶ３の出
力端子ｎ８は、差動アンプＳＡの一方の入力端子に接続
されている。このとき差動アンプＳＡの他方の入力端子
には、制御回路３１の端子Ｔ１３から基準レベル信号が
入力される。
【００１３】このように構成された劣化状態検出回路３
０では、通常、上記制御回路３１から、スイッチング素
子ＳＷ３をオン、スイッチング素子ＳＷ４をオフさせる
制御信号Φが出力されて、劣化状態検出回路３０のＣＭ
ＯＳインバータＩＮＶ３が、当該内部回路２０に設けら
れたＣＭＯＳインバータＩＮＶ１と同一条件で動作す
る。この結果、２つのインバータＩＮＶ１，３の劣化の
進行具合いが一致する。
０では、通常、上記制御回路３１から、スイッチング素
子ＳＷ３をオン、スイッチング素子ＳＷ４をオフさせる
制御信号Φが出力されて、劣化状態検出回路３０のＣＭ
ＯＳインバータＩＮＶ３が、当該内部回路２０に設けら
れたＣＭＯＳインバータＩＮＶ１と同一条件で動作す
る。この結果、２つのインバータＩＮＶ１，３の劣化の
進行具合いが一致する。
【００１４】上記ＬＳＩが通常の使用状態のときに、上
記制御回路３１からの制御信号Φの位相が反転すると、
スイッチング素子ＳＷ３がオフ、スイッチング素子ＳＷ
４がオンし、劣化状態検出回路３０のＣＭＯＳインバー
タＩＮＶ３が、内部回路２０より切り離され、この状態
で当該インバータＩＮＶ３の劣化状態の検査が行われ
る。
記制御回路３１からの制御信号Φの位相が反転すると、
スイッチング素子ＳＷ３がオフ、スイッチング素子ＳＷ
４がオンし、劣化状態検出回路３０のＣＭＯＳインバー
タＩＮＶ３が、内部回路２０より切り離され、この状態
で当該インバータＩＮＶ３の劣化状態の検査が行われ
る。
【００１５】このときＣＭＯＳインバータＩＮＶ３の入
力端子ｎ１１には、上記制御回路３１から測定に適した
レベルの検査用信号が入力される。そして、この検査信
号のレベル変化に応じた、当該インバータＩＮＶ３の出
力信号が上記差動アンプＳＡに送られ、この出力信号
が、差動アンプＳＡによって制御回路３１の端子Ｔ３１
から出力される基準レベル信号と比較される。この差動
アンプＳＡによる変化状態の検出の一例としては、該イ
ンバータＩＮＶ３の入力信号が、所定のスレッシュホル
ド（閾値）電圧を越えて上昇し、又は、下降したとき
に、その出力信号がこれに対応して、どのように変化し
たかを、上記基準レベル信号との比較によって判定する
方法が考えられる。これによりＣＭＯＳインバータＩＮ
Ｖ３の論理スレッシュホルド値（ＶTH）の経時的な変化
をモニタすることができる。この差動アンプＳＡからの
検査結果を表す信号は、端子Ｔ１１を介して、当該ＬＳ
Ｉに接続された外部表示装置３２に送られて、その検査
結果が該表示装置３１にて表示されるようになってい
る。尚、この実施例でも、検査用端子（出力端子）Ｔ１
１を、複数のＴＥＧで共用し、制御回路からの信号によ
って選択されているＴＥＧにのみ検査用信号を入力する
ようにしておけば、当該端子Ｔ１１からは対応するＴＥ
Ｇからの信号のみが出力されることとなる。
力端子ｎ１１には、上記制御回路３１から測定に適した
レベルの検査用信号が入力される。そして、この検査信
号のレベル変化に応じた、当該インバータＩＮＶ３の出
力信号が上記差動アンプＳＡに送られ、この出力信号
が、差動アンプＳＡによって制御回路３１の端子Ｔ３１
から出力される基準レベル信号と比較される。この差動
アンプＳＡによる変化状態の検出の一例としては、該イ
ンバータＩＮＶ３の入力信号が、所定のスレッシュホル
ド（閾値）電圧を越えて上昇し、又は、下降したとき
に、その出力信号がこれに対応して、どのように変化し
たかを、上記基準レベル信号との比較によって判定する
方法が考えられる。これによりＣＭＯＳインバータＩＮ
Ｖ３の論理スレッシュホルド値（ＶTH）の経時的な変化
をモニタすることができる。この差動アンプＳＡからの
検査結果を表す信号は、端子Ｔ１１を介して、当該ＬＳ
Ｉに接続された外部表示装置３２に送られて、その検査
結果が該表示装置３１にて表示されるようになってい
る。尚、この実施例でも、検査用端子（出力端子）Ｔ１
１を、複数のＴＥＧで共用し、制御回路からの信号によ
って選択されているＴＥＧにのみ検査用信号を入力する
ようにしておけば、当該端子Ｔ１１からは対応するＴＥ
Ｇからの信号のみが出力されることとなる。
【００１６】（第３実施例）第３実施例の劣化状態検出
回路（性能劣化検出用ＴＥＧ）４０は、図４に示すよう
に、ＬＳＩの内部回路２０側に形成された抵抗Ｒ１に対
して、並列に設けられた検査用抵抗Ｒ２にて構成されて
いる。尚、上記内部回路の抵抗Ｒ１及び検査用抵抗Ｒ２
は、半導体集積回路装置のチップ上に形成された配線抵
抗又は基板に形成された拡散抵抗等によって構成され
る。上記抵抗Ｒ２の一端ｎ１２は、スイッチング素子Ｓ
Ｗ１１を介して、内部回路２０の抵抗Ｒ１の一端ｎ２に
接続され、他端ｎ１３がスイッチング素子ＳＷ１２を介
して、上記抵抗Ｒ１の他端ｎ３に接続される。又、検査
用抵抗Ｒ２の一端ｎ１２は、スイッチング素子ＳＷ１３
を介して検査用端子Ｔ２１にも接続され、抵抗Ｒ２の他
端ｎ１３はスイッチング素子ＳＷ１４を介して検査用端
子Ｔ２２にも接続されている。この実施例では、上記ス
イッチング素子ＳＷ１１〜ＳＷ１４によって切換回路が
構成され、図示省略の制御回路からの制御信号Φに基い
て、該切換回路が上記抵抗Ｒ２と内部回路２０との接続
状態を切り替えるようになっている。
回路（性能劣化検出用ＴＥＧ）４０は、図４に示すよう
に、ＬＳＩの内部回路２０側に形成された抵抗Ｒ１に対
して、並列に設けられた検査用抵抗Ｒ２にて構成されて
いる。尚、上記内部回路の抵抗Ｒ１及び検査用抵抗Ｒ２
は、半導体集積回路装置のチップ上に形成された配線抵
抗又は基板に形成された拡散抵抗等によって構成され
る。上記抵抗Ｒ２の一端ｎ１２は、スイッチング素子Ｓ
Ｗ１１を介して、内部回路２０の抵抗Ｒ１の一端ｎ２に
接続され、他端ｎ１３がスイッチング素子ＳＷ１２を介
して、上記抵抗Ｒ１の他端ｎ３に接続される。又、検査
用抵抗Ｒ２の一端ｎ１２は、スイッチング素子ＳＷ１３
を介して検査用端子Ｔ２１にも接続され、抵抗Ｒ２の他
端ｎ１３はスイッチング素子ＳＷ１４を介して検査用端
子Ｔ２２にも接続されている。この実施例では、上記ス
イッチング素子ＳＷ１１〜ＳＷ１４によって切換回路が
構成され、図示省略の制御回路からの制御信号Φに基い
て、該切換回路が上記抵抗Ｒ２と内部回路２０との接続
状態を切り替えるようになっている。
【００１７】即ち、通常、制御回路（図示省略）からの
信号Φに基いてスイッチング素子ＳＷ１１、ＳＷ１２が
共にオンされ、抵抗Ｒ２が内部回路２０の抵抗Ｒ１に並
列に接続される。このときスイッチング素子ＳＷ１３，
ＳＷ１４は共にオフされ抵抗Ｒ２と検査用端子Ｔ２１，
Ｔ２２とが切り離される。この結果、２つの抵抗Ｒ１，
Ｒ２に、同一の電圧が印加され、これら２つの抵抗Ｒ
１，Ｒ２の劣化の進行具合いが一致する。
信号Φに基いてスイッチング素子ＳＷ１１、ＳＷ１２が
共にオンされ、抵抗Ｒ２が内部回路２０の抵抗Ｒ１に並
列に接続される。このときスイッチング素子ＳＷ１３，
ＳＷ１４は共にオフされ抵抗Ｒ２と検査用端子Ｔ２１，
Ｔ２２とが切り離される。この結果、２つの抵抗Ｒ１，
Ｒ２に、同一の電圧が印加され、これら２つの抵抗Ｒ
１，Ｒ２の劣化の進行具合いが一致する。
【００１８】そして、制御回路（図示省略）からの信号
Φが反転すると、スイッチンング素子ＳＷ１１，ＳＷ１
２が共にオフされて検査用抵抗Ｒ２が、内部回路２０か
ら切り離され、スイッチング素子ＳＷ１３，ＳＷ１４が
共にオンされて、抵抗Ｒ２が検査用端子Ｔ２１，Ｔ２２
に接続される。そして、この端子Ｔ３１，Ｔ３２を用い
た抵抗Ｒ３の劣化状態の測定（例えば抵抗値Ｒ１の測
定）が行われる。この実施例でも、抵抗Ｒ３が内部回路
２０から離されているため、当該ＬＳＩの通常動作中
に、ＴＥＧを用いた検査を行うことができる。
Φが反転すると、スイッチンング素子ＳＷ１１，ＳＷ１
２が共にオフされて検査用抵抗Ｒ２が、内部回路２０か
ら切り離され、スイッチング素子ＳＷ１３，ＳＷ１４が
共にオンされて、抵抗Ｒ２が検査用端子Ｔ２１，Ｔ２２
に接続される。そして、この端子Ｔ３１，Ｔ３２を用い
た抵抗Ｒ３の劣化状態の測定（例えば抵抗値Ｒ１の測
定）が行われる。この実施例でも、抵抗Ｒ３が内部回路
２０から離されているため、当該ＬＳＩの通常動作中
に、ＴＥＧを用いた検査を行うことができる。
【００１９】以上説明したように、本実施例のＬＳＩで
は、当該内部回路２０の、所定の部位の回路を構成する
素子（例えばインバータＩＮＶ１）と同一構造の素子
（例えばインバータＩＮＶ２）を具えたテストエレメン
トグループ（ＴＥＧ）が、これらの素子（インバータＩ
ＮＶ１，ＩＮＶ２）が互いに並列に接続され、これら２
つの素子（インバータ）の接続／切り離しを、切換回路
（スイッチング素子ＳＷ１，ＳＷ２）によって行えるよ
うになっている。しかして、製品化されたＬＳＩでは、
上記ＴＥＧ（インバータＩＮＶ２）が内部回路の素子
（インバータＩＮＶ１）と同一条件で動作され、これら
の劣化進行度合が一致する。そして、上記切換回路を切
り替えて上記ＴＥＧを内部回路から切り離し、切り離さ
れたＴＥＧを用いてその素子（インバータＩＮＶ２）の
劣化状態を検出することができるため、ＬＳＩを動作さ
せたまま、その劣化状態を検査することができるように
なる。又、試験用の信号が内部回路に供給されないの
で、該信号がその論理に影響を与えることがなく、精度
の高い検査が可能になる。
は、当該内部回路２０の、所定の部位の回路を構成する
素子（例えばインバータＩＮＶ１）と同一構造の素子
（例えばインバータＩＮＶ２）を具えたテストエレメン
トグループ（ＴＥＧ）が、これらの素子（インバータＩ
ＮＶ１，ＩＮＶ２）が互いに並列に接続され、これら２
つの素子（インバータ）の接続／切り離しを、切換回路
（スイッチング素子ＳＷ１，ＳＷ２）によって行えるよ
うになっている。しかして、製品化されたＬＳＩでは、
上記ＴＥＧ（インバータＩＮＶ２）が内部回路の素子
（インバータＩＮＶ１）と同一条件で動作され、これら
の劣化進行度合が一致する。そして、上記切換回路を切
り替えて上記ＴＥＧを内部回路から切り離し、切り離さ
れたＴＥＧを用いてその素子（インバータＩＮＶ２）の
劣化状態を検出することができるため、ＬＳＩを動作さ
せたまま、その劣化状態を検査することができるように
なる。又、試験用の信号が内部回路に供給されないの
で、該信号がその論理に影響を与えることがなく、精度
の高い検査が可能になる。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、内部回路に形成された特定の素子とＴＥ
Ｇとを並列に接続させ、劣化状態の検出時にはこれらの
接続を断って、電気的に切り離されたＴＥＧの検査を行
うようにしているが、ＬＳＩの動作モードを切り替え
て、即ちＬＳＩの内部回路を休止状態にしてＴＥＧの劣
化状態を検査するようにしてもよい。この場合、ＴＥＧ
に接続される端子（Ｔ）は別途設ける必要がなく、切換
回路を設けて、通常の動作に用いられる端子と共用する
ことができる。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ構造のＬＳＩに適用した場合について説明したが、
この発明はそれに限定されるものでなく、半導体装置の
劣化状態を検出する技術一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、内部回路に形成された特定の素子とＴＥ
Ｇとを並列に接続させ、劣化状態の検出時にはこれらの
接続を断って、電気的に切り離されたＴＥＧの検査を行
うようにしているが、ＬＳＩの動作モードを切り替え
て、即ちＬＳＩの内部回路を休止状態にしてＴＥＧの劣
化状態を検査するようにしてもよい。この場合、ＴＥＧ
に接続される端子（Ｔ）は別途設ける必要がなく、切換
回路を設けて、通常の動作に用いられる端子と共用する
ことができる。以上の説明では主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ構造のＬＳＩに適用した場合について説明したが、
この発明はそれに限定されるものでなく、半導体装置の
劣化状態を検出する技術一般に利用することができる。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、製品化されたＬＳＩの各素
子の劣化状態を、ＬＳＩの通常の使用状態のまま、容易
に検出することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、製品化されたＬＳＩの各素
子の劣化状態を、ＬＳＩの通常の使用状態のまま、容易
に検出することができる。
【図１】本実施例の劣化状態検出回路１０（ＴＥＧ）の
構成を示す回路図である。
構成を示す回路図である。
【図２】複数の性能劣化検出用ＴＥＧからなる検出部
（Ａ，Ｂ，Ｃ…）のレイアウトパターンの一例を示すＬ
ＳＩチップの平面図である。
（Ａ，Ｂ，Ｃ…）のレイアウトパターンの一例を示すＬ
ＳＩチップの平面図である。
【図３】第２実施例の劣化状態検出回路３０（ＴＥＧ）
の構成を示す回路図である。
の構成を示す回路図である。
【図４】第３実施例の劣化状態検出回路４０（ＴＥＧ）
の構成を示す回路図である。
の構成を示す回路図である。
１０ 劣化状態検出回路 ２０ 内部回路 Ａ，Ｂ，Ｃ 検出部 ＳＷ１，ＳＷ２ スイッチング素子（切換回路） ＩＮＶ２ ＣＭＯＳインバータ Ｔ１，Ｔ２，… 検査用端子 Φ 制御信号
Claims (3)
- 【請求項１】 半導体集積回路装置に形成された内部回
路の、所定の部位の回路若くはこれを構成する素子と、
同一の回路若くは素子が形成されたテストエレメントグ
ループが、上記所定の部位の回路若くはこれを構成する
素子に対して並列に接続されると共に、その接続／切り
離しを行なう切換回路が設けられていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 上記テストエレメントグループを用いた
特性試験は、当該内部回路が通常の使用状態にあるとき
に、同時に行われ、このとき上記切換回路の作用によっ
て、当該テストエレメントグループが上記内部回路と切
り離されることを特徴とする請求項１に記載の半導体集
積回路装置。 - 【請求項３】 上記所定の部位の回路及び上記テストエ
レメントグループには、相補形ＭＯＳインバータが形成
され、上記相補形ＭＯＳインバータの出力信号と所定の
基準信号とを比較する比較回路と、上記切換回路に切換
信号を出力して、テストエレメントグループの相補形Ｍ
ＯＳインバータを内部回路から切り離すとともに、上記
テストエレメントグループの相補形ＭＯＳインバータの
ゲートに検査用の信号を出力し、一方で、上記比較回路
に上記所定の基準信号を出力する制御回路と、該比較回
路からの信号を外部に出力する端子とを具えてなること
を特徴とする請求項１又は２に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167647A JPH0720198A (ja) | 1993-07-07 | 1993-07-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167647A JPH0720198A (ja) | 1993-07-07 | 1993-07-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720198A true JPH0720198A (ja) | 1995-01-24 |
Family
ID=15853649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167647A Pending JPH0720198A (ja) | 1993-07-07 | 1993-07-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758920A (ja) * | 1985-07-19 | 1995-03-03 | Agfa Gevaert Ag | 透明陽画からポジのコピーを作成する方法 |
| JP2008089598A (ja) * | 2007-10-03 | 2008-04-17 | Advantest Corp | 電子デバイス及び解析方法 |
-
1993
- 1993-07-07 JP JP5167647A patent/JPH0720198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758920A (ja) * | 1985-07-19 | 1995-03-03 | Agfa Gevaert Ag | 透明陽画からポジのコピーを作成する方法 |
| JP2008089598A (ja) * | 2007-10-03 | 2008-04-17 | Advantest Corp | 電子デバイス及び解析方法 |
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