JPH07202139A - スイッチング素子 - Google Patents
スイッチング素子Info
- Publication number
- JPH07202139A JPH07202139A JP6318432A JP31843294A JPH07202139A JP H07202139 A JPH07202139 A JP H07202139A JP 6318432 A JP6318432 A JP 6318432A JP 31843294 A JP31843294 A JP 31843294A JP H07202139 A JPH07202139 A JP H07202139A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- dielectric
- switching
- electrode
- space charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
- G11C11/38—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic) using tunnel diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/70—Tunnel-effect diodes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 スイッチング状態をほぼ無期限に保持しうる
半導電性誘電体を有するスイッチング素子を提供する。 【構成】 スイッチング素子は２つの電極１，２と、こ
れらの間の半導電性誘電体３とを有し、一方の電極２は
半導電性誘電体３とでショットキ接点を形成する材料を
有し、このショットキ接点の空間電荷領域３′は動作中
電子に対するトンネリングバリヤを形成するようになっ
ている。本発明によれば、誘電体３がトンネリングバリ
ヤの大きさに影響を及ぼす残留分極を有する強誘電物質
を具える。
半導電性誘電体を有するスイッチング素子を提供する。 【構成】 スイッチング素子は２つの電極１，２と、こ
れらの間の半導電性誘電体３とを有し、一方の電極２は
半導電性誘電体３とでショットキ接点を形成する材料を
有し、このショットキ接点の空間電荷領域３′は動作中
電子に対するトンネリングバリヤを形成するようになっ
ている。本発明によれば、誘電体３がトンネリングバリ
ヤの大きさに影響を及ぼす残留分極を有する強誘電物質
を具える。
Description
【０００１】
【産業上の利用分野】本発明は、２つの電極と、これら
電極間の半導電性誘電体とを具えるスイッチング素子で
あって、一方の電極が半導電性誘電体とでショットキ接
点を形成し、このショットキ接点の空間電荷領域が動作
中電子に対するトンネリングバリヤを形成するスイッチ
ング素子に関するものである。又、本発明はメモリ素子
にも関するものである。
電極間の半導電性誘電体とを具えるスイッチング素子で
あって、一方の電極が半導電性誘電体とでショットキ接
点を形成し、このショットキ接点の空間電荷領域が動作
中電子に対するトンネリングバリヤを形成するスイッチ
ング素子に関するものである。又、本発明はメモリ素子
にも関するものである。
【０００２】
【従来の技術】特開昭６０−１８２７６２号公報には、
チタンの第１電極と、タングステンのｎ型半導電性酸化
物の誘電体と、イリジウムの第２電極とを有する上述し
た種類のスイッチング素子が開示されている。第２電極
のイリジウムと誘電体とがショットキ接点を形成し、そ
の空間電荷領域が誘電体中に、一方の電極から他方の電
極に転送される電子に対するトンネリングバリヤを形成
している。この既知のスイッチング素子は、誘電体にま
たがる電圧によりスイッチング素子をエージングさせる
ことにより得られるメモリを有する。この電圧はイオン
を誘電体を通して移動させる。これらのイオンはショッ
トキ接点の空間電荷領域に、従ってトンネリングバリヤ
に影響を与え、多かれ少なかれ電流を流すスイッチング
状態が生じる。これらのスイッチング状態はある期間保
持されている。
チタンの第１電極と、タングステンのｎ型半導電性酸化
物の誘電体と、イリジウムの第２電極とを有する上述し
た種類のスイッチング素子が開示されている。第２電極
のイリジウムと誘電体とがショットキ接点を形成し、そ
の空間電荷領域が誘電体中に、一方の電極から他方の電
極に転送される電子に対するトンネリングバリヤを形成
している。この既知のスイッチング素子は、誘電体にま
たがる電圧によりスイッチング素子をエージングさせる
ことにより得られるメモリを有する。この電圧はイオン
を誘電体を通して移動させる。これらのイオンはショッ
トキ接点の空間電荷領域に、従ってトンネリングバリヤ
に影響を与え、多かれ少なかれ電流を流すスイッチング
状態が生じる。これらのスイッチング状態はある期間保
持されている。
【０００３】
【発明が解決しようとする課題】上述した既知のスイッ
チング素子には、スイッチング素子のスイッチング状態
が短い時間しか、すなわち数十秒よりも多くない時間し
か保持されないという欠点がある。本発明の目的は上述
した欠点を無くすことにある。
チング素子には、スイッチング素子のスイッチング状態
が短い時間しか、すなわち数十秒よりも多くない時間し
か保持されないという欠点がある。本発明の目的は上述
した欠点を無くすことにある。
【０００４】
【課題を解決するための手段】本発明は、２つの電極
と、これら電極間の半導電性誘電体とを具えるスイッチ
ング素子であって、一方の電極が半導電性誘電体とでシ
ョットキ接点を形成し、このショットキ接点の空間電荷
領域が動作中電子に対するトンネリングバリヤを形成す
るスイッチング素子において、前記の誘電体が、トンネ
リングバリヤの大きさに影響を及ぼす残留分極を有する
強誘電物質を具えていることを特徴とする。ここに、ト
ンネリングバリヤの大きさとは、トンネリングバリヤを
形成する電位の飛上がりの高さ及び幅を意味するものと
する。又、残留分極とは、電界が誘電体にまたがって印
加されていない際に強誘電体が有する分極を意味するも
のとする。
と、これら電極間の半導電性誘電体とを具えるスイッチ
ング素子であって、一方の電極が半導電性誘電体とでシ
ョットキ接点を形成し、このショットキ接点の空間電荷
領域が動作中電子に対するトンネリングバリヤを形成す
るスイッチング素子において、前記の誘電体が、トンネ
リングバリヤの大きさに影響を及ぼす残留分極を有する
強誘電物質を具えていることを特徴とする。ここに、ト
ンネリングバリヤの大きさとは、トンネリングバリヤを
形成する電位の飛上がりの高さ及び幅を意味するものと
する。又、残留分極とは、電界が誘電体にまたがって印
加されていない際に強誘電体が有する分極を意味するも
のとする。
【０００５】本発明によれば、スイッチング素子のスイ
ッチング状態をほぼ無期限に保持しうるようになる。以
下の物理的処理がその役を果たすものと思われる。動作
中、ショットキ接点に属する空間電荷領域が、電極に隣
接するとともに仕事関係の高い誘電体の部分に形成され
る。電子は空間電荷領域を通るトンネリング及び半導電
性誘電体の他の部分を通る転送により一方の電極から他
方の電極に転送しうる。空間電荷領域における残留分極
は主として、空間電荷により生ぜしめられる大きな内部
電界により決定される。電極間に電圧を印加し、これに
より誘電体中に追加の電界を導入することにより空間電
荷領域の外部の誘電体の残留分極を、場合によっては空
間電荷領域の内部の誘電体の残留分極をも変えることが
できる。空間電荷領域の内部及び外部の誘電体の分極方
向は互いに平行又は逆平行にしうる。空間電荷領域の内
部及び外部の分極方向が互いに平行である場合、空間電
荷領域の厚さは誘電体における電子のエネルギーバンド
の曲率が大きい為に減少する。従って、トンネリングバ
リヤをともなう電位の飛上がりの幅及び高さの双方又は
いずれか一方を小さくする。従って、電子が空間電荷領
域を貫通しやすくなる。この場合、スイッチング素子が
“閉成”される。しかし、空間電荷領域の内部及び外部
の分極方向が互いに逆平行となると、空間電荷領域の厚
さが増大し、電子のエネルギーバンドの曲率が小さくな
る。従って、電位の飛上がりが広く且つ高くなる。これ
により、電子はショットキバリヤを貫通しにくくなる。
この場合スイッチング素子は“開放”している。この場
合、物理的処理がどんな状態になろうとも、スイッチン
グ素子はその結果として異なるスイッチング状態を有す
る。このスイッチング状態は、空間電荷領域の外部の誘
電体の残留分極が変化されるまで保持される。
ッチング状態をほぼ無期限に保持しうるようになる。以
下の物理的処理がその役を果たすものと思われる。動作
中、ショットキ接点に属する空間電荷領域が、電極に隣
接するとともに仕事関係の高い誘電体の部分に形成され
る。電子は空間電荷領域を通るトンネリング及び半導電
性誘電体の他の部分を通る転送により一方の電極から他
方の電極に転送しうる。空間電荷領域における残留分極
は主として、空間電荷により生ぜしめられる大きな内部
電界により決定される。電極間に電圧を印加し、これに
より誘電体中に追加の電界を導入することにより空間電
荷領域の外部の誘電体の残留分極を、場合によっては空
間電荷領域の内部の誘電体の残留分極をも変えることが
できる。空間電荷領域の内部及び外部の誘電体の分極方
向は互いに平行又は逆平行にしうる。空間電荷領域の内
部及び外部の分極方向が互いに平行である場合、空間電
荷領域の厚さは誘電体における電子のエネルギーバンド
の曲率が大きい為に減少する。従って、トンネリングバ
リヤをともなう電位の飛上がりの幅及び高さの双方又は
いずれか一方を小さくする。従って、電子が空間電荷領
域を貫通しやすくなる。この場合、スイッチング素子が
“閉成”される。しかし、空間電荷領域の内部及び外部
の分極方向が互いに逆平行となると、空間電荷領域の厚
さが増大し、電子のエネルギーバンドの曲率が小さくな
る。従って、電位の飛上がりが広く且つ高くなる。これ
により、電子はショットキバリヤを貫通しにくくなる。
この場合スイッチング素子は“開放”している。この場
合、物理的処理がどんな状態になろうとも、スイッチン
グ素子はその結果として異なるスイッチング状態を有す
る。このスイッチング状態は、空間電荷領域の外部の誘
電体の残留分極が変化されるまで保持される。
【０００６】本発明によるスイッチング素子は半導体装
置にとって通常の温度、すなわち−５０及び＋２５０℃
間の温度で動作する。強誘電スイッチング素子、いわゆ
るバリスタは既知であることに注意すべきである。しか
し、これらのスイッチング素子はスイッチング状態を保
持しない。すなわち、これらのスイッチング素子はメモ
リを有さない。
置にとって通常の温度、すなわち−５０及び＋２５０℃
間の温度で動作する。強誘電スイッチング素子、いわゆ
るバリスタは既知であることに注意すべきである。しか
し、これらのスイッチング素子はスイッチング状態を保
持しない。すなわち、これらのスイッチング素子はメモ
リを有さない。
【０００７】強誘電物質は、この強誘電物質に属する切
換電界をこの強誘電物質において越えるような電圧をこ
の強誘電物質にまたがって印加することにより１つの分
極状態から他の分極状態にすることができる。この場
合、強誘電物質における分極方向が変化する。本発明に
よるスイッチング素子では、空間電荷領域の外部の誘電
体物質が一方の分極方向から他方の分極方向に切換わっ
て異なるスイッチング状態になるものと思われる。この
目的のために、スイッチング素子の電極間に電圧を印加
する。実際には、この電圧の大部分が空間電荷領域にま
たがって、すなわちトンネリングバリヤに属する電位の
飛上がりとして印加されており、この電圧の小部分が空
間電荷領域の外部の誘電体にまたがって印加されてい
る。空間電荷領域にまたがる電位の飛上がりの幅及び高
さは電極に対し垂直な方向の誘電体全体の厚さにはほん
のわずかしか依存しない。しかし、空間電荷領域にまた
がる電圧は制限したままに維持する必要がある。その理
由は、空間電荷領域にまたがる電圧をあまりにも高くす
ると破壊が生じる為である。誘電体の厚さは、空間電荷
領域に破壊を生ぜしめることのない電極間の電圧により
空間電荷領域の外部の誘電体の領域に強誘電物質の切換
電界が得られるような薄さにするのが好ましい。空間電
荷領域の破壊を含む問題は５０００Åよりも薄い誘電体
の厚さでは生じないということを実際に確かめた。
換電界をこの強誘電物質において越えるような電圧をこ
の強誘電物質にまたがって印加することにより１つの分
極状態から他の分極状態にすることができる。この場
合、強誘電物質における分極方向が変化する。本発明に
よるスイッチング素子では、空間電荷領域の外部の誘電
体物質が一方の分極方向から他方の分極方向に切換わっ
て異なるスイッチング状態になるものと思われる。この
目的のために、スイッチング素子の電極間に電圧を印加
する。実際には、この電圧の大部分が空間電荷領域にま
たがって、すなわちトンネリングバリヤに属する電位の
飛上がりとして印加されており、この電圧の小部分が空
間電荷領域の外部の誘電体にまたがって印加されてい
る。空間電荷領域にまたがる電位の飛上がりの幅及び高
さは電極に対し垂直な方向の誘電体全体の厚さにはほん
のわずかしか依存しない。しかし、空間電荷領域にまた
がる電圧は制限したままに維持する必要がある。その理
由は、空間電荷領域にまたがる電圧をあまりにも高くす
ると破壊が生じる為である。誘電体の厚さは、空間電荷
領域に破壊を生ぜしめることのない電極間の電圧により
空間電荷領域の外部の誘電体の領域に強誘電物質の切換
電界が得られるような薄さにするのが好ましい。空間電
荷領域の破壊を含む問題は５０００Åよりも薄い誘電体
の厚さでは生じないということを実際に確かめた。
【０００８】強誘電物質の残留分極は誘電体の構造に応
じて種々の方向の種々の大きさを有することができる。
残留分極の値及び方向はショットキトンネリングバリヤ
をともなう電位の飛上がりの大きさ、すなわち幅及び高
さに影響を及ぼす。電極は互いにほぼ平行なプレートの
形態とし、残留分極の最大成分の方向がこれらのプレー
トに対しほぼ垂直となるようにするのが好ましい。この
場合、残留分極のこの最大成分の方向が電極間の電界に
対し平行又は逆平行となる。この場合、トンネリングバ
リヤの大きさに及ぼす残留分極の影響が最大となる。
じて種々の方向の種々の大きさを有することができる。
残留分極の値及び方向はショットキトンネリングバリヤ
をともなう電位の飛上がりの大きさ、すなわち幅及び高
さに影響を及ぼす。電極は互いにほぼ平行なプレートの
形態とし、残留分極の最大成分の方向がこれらのプレー
トに対しほぼ垂直となるようにするのが好ましい。この
場合、残留分極のこの最大成分の方向が電極間の電界に
対し平行又は逆平行となる。この場合、トンネリングバ
リヤの大きさに及ぼす残留分極の影響が最大となる。
【０００９】このような物質は、強誘電体を金属導電性
酸化物の電極上にエピタキシアル法で設けることにより
得られる。強誘電体は種々の方法で、例えば非導電性金
属酸化物内にドーパント原子又は空格子点を設けること
により半導電性とすることができる。強誘電体の成長方
向は、残留分極の最大成分の方向を示す強誘電物質の優
勢分極軸が電極のプレートに対しほぼ垂直となるように
選択するのが好ましい。この場合、誘電体は残留分極が
最大寸法を有し、分極の方向が電極間に印加される電界
に対し平行となるような構造を有する。
酸化物の電極上にエピタキシアル法で設けることにより
得られる。強誘電体は種々の方法で、例えば非導電性金
属酸化物内にドーパント原子又は空格子点を設けること
により半導電性とすることができる。強誘電体の成長方
向は、残留分極の最大成分の方向を示す強誘電物質の優
勢分極軸が電極のプレートに対しほぼ垂直となるように
選択するのが好ましい。この場合、誘電体は残留分極が
最大寸法を有し、分極の方向が電極間に印加される電界
に対し平行となるような構造を有する。
【００１０】金属導電性電極及び強誘電体は非結晶基板
上に設けることができる。しかし、金属導電性電極は単
結晶基板上に設けるのが好ましい。単結晶基板は電極に
対して用いる導電性酸化物及び強誘電体に対する満足な
格子整合（±１０％）を有するようにするのが好まし
い。この場合、エピタキシアル法で設ける強誘電体が比
較的製造容易である。
上に設けることができる。しかし、金属導電性電極は単
結晶基板上に設けるのが好ましい。単結晶基板は電極に
対して用いる導電性酸化物及び強誘電体に対する満足な
格子整合（±１０％）を有するようにするのが好まし
い。この場合、エピタキシアル法で設ける強誘電体が比
較的製造容易である。
【００１１】他の例では、誘電体が、互いに異なる切換
電界で残留分極の方向を変える２つ以上の強誘電物質を
有するようにする。この場合、スイッチング素子のスイ
ッチング状態は２つよりも多くなる。この誘電体は例え
ば互いに異なる強誘電特性を有する２つの層の形態で第
１電極上に成長させることができる。この場合これらの
層の上に第２電極を設ける。本例では、ショットキ接点
に属する強誘電体を半導電性とする必要があるだけであ
る。更に他の例では、異なる強誘電物質間に導電層を設
け、スイッチング素子が直列接続の複数の素子を有する
ようにする。この場合のスイッチング素子は例えばＭ1
ＦＭ2 Ｆ′Ｍ3 のような構造を有する。ここに、Ｍ1,Ｍ
2,Ｍ3 は導電性電極材料であり、Ｆ及びＦ′は残留分極
の方向が互いに異なる切換電界で切換わる強誘電半導体
材料である。この場合１つのみのショットキ接点を存在
させるのが好ましい。強誘電体Ｆ及びＦ′の残留分極の
大きさ及び方向に応じて電流が増大したり減少したりす
る為、スイッチング素子は２つよりも多いスイッチング
状態を有する。更に、２つの誘電体間に電極が存在する
ことにより２つの強誘電物質での誘電体ドメイン（分極
がある特定の方向を有している領域）の結合を阻止す
る。
電界で残留分極の方向を変える２つ以上の強誘電物質を
有するようにする。この場合、スイッチング素子のスイ
ッチング状態は２つよりも多くなる。この誘電体は例え
ば互いに異なる強誘電特性を有する２つの層の形態で第
１電極上に成長させることができる。この場合これらの
層の上に第２電極を設ける。本例では、ショットキ接点
に属する強誘電体を半導電性とする必要があるだけであ
る。更に他の例では、異なる強誘電物質間に導電層を設
け、スイッチング素子が直列接続の複数の素子を有する
ようにする。この場合のスイッチング素子は例えばＭ1
ＦＭ2 Ｆ′Ｍ3 のような構造を有する。ここに、Ｍ1,Ｍ
2,Ｍ3 は導電性電極材料であり、Ｆ及びＦ′は残留分極
の方向が互いに異なる切換電界で切換わる強誘電半導体
材料である。この場合１つのみのショットキ接点を存在
させるのが好ましい。強誘電体Ｆ及びＦ′の残留分極の
大きさ及び方向に応じて電流が増大したり減少したりす
る為、スイッチング素子は２つよりも多いスイッチング
状態を有する。更に、２つの誘電体間に電極が存在する
ことにより２つの強誘電物質での誘電体ドメイン（分極
がある特定の方向を有している領域）の結合を阻止す
る。
【００１２】本発明は本発明によるスイッチング素子を
有するメモリ素子にも関するものである。既知のメモリ
素子はキャパシタンスを有し、これらキャパシタンスに
おける電荷の量が情報に対する目安を構成する。この既
知のメモリ素子の読出処理は面倒である。読出し中、あ
る電圧をキャパシタンスに印加し、キャパシタンスに向
けて流れる電荷を測定する。この電荷の値がキャパシタ
ンスに存在した電荷に対する目安となる。読出し後最初
に存在した情報が消失する為、この情報をキャパシタン
スに再び書込む必要がある。本発明によるメモリ素子で
は、読出し中スイッチング素子にまたがって電圧を印加
し、その後このスイッチング素子を流れる電流を測定す
る。電流の測定は電荷の測定よりも著しく簡単である。
スイッチング素子における情報は読出しにより影響を受
けない。従って、本発明によるメモリ素子に対する読出
処理は既知のメモリ素子に対する処理よりも著しく簡単
となる。
有するメモリ素子にも関するものである。既知のメモリ
素子はキャパシタンスを有し、これらキャパシタンスに
おける電荷の量が情報に対する目安を構成する。この既
知のメモリ素子の読出処理は面倒である。読出し中、あ
る電圧をキャパシタンスに印加し、キャパシタンスに向
けて流れる電荷を測定する。この電荷の値がキャパシタ
ンスに存在した電荷に対する目安となる。読出し後最初
に存在した情報が消失する為、この情報をキャパシタン
スに再び書込む必要がある。本発明によるメモリ素子で
は、読出し中スイッチング素子にまたがって電圧を印加
し、その後このスイッチング素子を流れる電流を測定す
る。電流の測定は電荷の測定よりも著しく簡単である。
スイッチング素子における情報は読出しにより影響を受
けない。従って、本発明によるメモリ素子に対する読出
処理は既知のメモリ素子に対する処理よりも著しく簡単
となる。
【００１３】
【実施例】図面は線図的なもので実際のものに正比例し
て描いていない。又、各図間で対応する部分には同一符
号を付した。図１は、ほぼ平行なプレートの形態の２つ
の電極１，２と、これらの間の半導電性誘電体３とが設
けられたスイッチング素子を示し、一方の電極２は半導
電性誘電体３とでショットキ接点を形成する材料を有
し、ショットキ接点の空間電荷領域３′は動作中電子に
対するトンネリングバリヤを構成する。このようなスイ
ッチング素子は既知であり、誘電体３におけるイオンは
空間電荷領域３′に影響を及ぼす。これらのイオンは電
極１，２間の電圧により誘電体３中のある位置から他の
位置に転送させることができる。空間電荷領域３′はこ
れらのイオンの位置に応じて大きくなったり小さくなっ
たりする。従って、既知のスイッチング素子は数十秒の
間保持しうるスイッチング状態を有する。しかし、多く
の分野では、一層長い時間の間スイッチング素子が開放
状態／閉成状態のようなあるスイッチング状態を維持す
るようにすることが望まれている。更に、スイッチング
素子が一方のスイッチング状態から他方のスイッチング
状態に高速に切換わりうるようにすることもしばしば望
まれている。既知のスイッチング素子におけるイオンの
転送は比較的遅い。
て描いていない。又、各図間で対応する部分には同一符
号を付した。図１は、ほぼ平行なプレートの形態の２つ
の電極１，２と、これらの間の半導電性誘電体３とが設
けられたスイッチング素子を示し、一方の電極２は半導
電性誘電体３とでショットキ接点を形成する材料を有
し、ショットキ接点の空間電荷領域３′は動作中電子に
対するトンネリングバリヤを構成する。このようなスイ
ッチング素子は既知であり、誘電体３におけるイオンは
空間電荷領域３′に影響を及ぼす。これらのイオンは電
極１，２間の電圧により誘電体３中のある位置から他の
位置に転送させることができる。空間電荷領域３′はこ
れらのイオンの位置に応じて大きくなったり小さくなっ
たりする。従って、既知のスイッチング素子は数十秒の
間保持しうるスイッチング状態を有する。しかし、多く
の分野では、一層長い時間の間スイッチング素子が開放
状態／閉成状態のようなあるスイッチング状態を維持す
るようにすることが望まれている。更に、スイッチング
素子が一方のスイッチング状態から他方のスイッチング
状態に高速に切換わりうるようにすることもしばしば望
まれている。既知のスイッチング素子におけるイオンの
転送は比較的遅い。
【００１４】本発明によれば、誘電体３が、トンネリン
グバリヤの寸法に影響を及ぼす残留分極のある強誘電物
質を有する。この場合、スイッチング素子は誘電体３の
残留分極に応じて異なるスイッチング状態を有する。こ
れにより、スイッチング素子のスイッチング状態をほぼ
無期限に保つことができるようになる。以下の物理的処
理がその役を果たしているものと思われる。ショットキ
接点に属する空間電荷領域３′は電極２に隣接する誘電
体３の一部分内に形成される。電子は空間電荷領域３′
を通るトンネリング作用により且つ半導電性誘電体３の
他の部分３″を通る転送により一方の電極から他方の電
極に転送せしめうる。空間電荷領域３′における内部電
界は空間電荷の為に極めて強い。従って、空間電荷領域
３′における強誘電体３の残留分極はこの強い電界によ
って決定される。空間電荷領域３′の外部の誘電体３の
他の部分３″の分極は、電極１，２間に電圧を印加し、
これにより誘電体３内に追加の電界を導入することによ
り配向を有するようにしうる。この分極は空間電荷領域
３′における分極に対し平行又は逆平行にすることがで
きる。空間電荷領域の内部及び外部の分極が平行である
場合、空間電荷領域３′の厚さは誘電体３における電子
のエネルギーバンドの曲率が大きい為に、薄くなる。従
って、電子が空間電荷領域３′を容易に突き抜けるよう
になる。従って、スイッチング素子が“閉成”される。
しかし、空間電荷領域３′の内部及び外部の分極が逆平
行になると、空間電荷領域３′の厚さが厚くなり、エネ
ルギーバンドの曲率が小さくなる。従って、電子がショ
ットキバリヤを突き抜けにくくなる。この場合スイッチ
ング素子は“開放”される。従ってスイッチング素子は
異なるスイッチング状態を有する。スイッチング状態
は、空間電荷領域３′の外部の誘電体３の他の部分３″
の残留分極が変化するまで保持される。
グバリヤの寸法に影響を及ぼす残留分極のある強誘電物
質を有する。この場合、スイッチング素子は誘電体３の
残留分極に応じて異なるスイッチング状態を有する。こ
れにより、スイッチング素子のスイッチング状態をほぼ
無期限に保つことができるようになる。以下の物理的処
理がその役を果たしているものと思われる。ショットキ
接点に属する空間電荷領域３′は電極２に隣接する誘電
体３の一部分内に形成される。電子は空間電荷領域３′
を通るトンネリング作用により且つ半導電性誘電体３の
他の部分３″を通る転送により一方の電極から他方の電
極に転送せしめうる。空間電荷領域３′における内部電
界は空間電荷の為に極めて強い。従って、空間電荷領域
３′における強誘電体３の残留分極はこの強い電界によ
って決定される。空間電荷領域３′の外部の誘電体３の
他の部分３″の分極は、電極１，２間に電圧を印加し、
これにより誘電体３内に追加の電界を導入することによ
り配向を有するようにしうる。この分極は空間電荷領域
３′における分極に対し平行又は逆平行にすることがで
きる。空間電荷領域の内部及び外部の分極が平行である
場合、空間電荷領域３′の厚さは誘電体３における電子
のエネルギーバンドの曲率が大きい為に、薄くなる。従
って、電子が空間電荷領域３′を容易に突き抜けるよう
になる。従って、スイッチング素子が“閉成”される。
しかし、空間電荷領域３′の内部及び外部の分極が逆平
行になると、空間電荷領域３′の厚さが厚くなり、エネ
ルギーバンドの曲率が小さくなる。従って、電子がショ
ットキバリヤを突き抜けにくくなる。この場合スイッチ
ング素子は“開放”される。従ってスイッチング素子は
異なるスイッチング状態を有する。スイッチング状態
は、空間電荷領域３′の外部の誘電体３の他の部分３″
の残留分極が変化するまで保持される。
【００１５】強誘電体３は、この誘電体３の強誘電物質
の切換電界を越えるような電圧を誘電体３にまたがって
印加することにより一方の分極状態から他方の分極状態
に切換えることができる。
の切換電界を越えるような電圧を誘電体３にまたがって
印加することにより一方の分極状態から他方の分極状態
に切換えることができる。
【００１６】図２は本発明によるスイッチング素子の電
流−電圧特性を示す。この場合電極１と誘電体３との間
にオーム接点が形成され、電極２と誘電体３との間にシ
ョットキ接点が形成された場合である。図２の電流−電
圧特性は残留分極の異なる方向に応じて２つの曲線５，
６に分けられる。スイッチング素子に電圧Ｖが印加され
ないと、スイッチング素子に電流Ｉが流れない（図２の
点Ｏ）。誘電体３にまたがる電圧Ｖが増大し、空間電荷
領域の外部の誘電体３″における残留分極が印加電界に
平行になると、電流が曲線５に応じて上昇する。この強
誘電体では分極を切換える切換電界は曲線５上の点８と
なる。強誘電物質の不均質性の為に点８の右側での電流
−電圧関係Ｉ−Ｖは負電圧における関係のようには良好
に規定されない。ここで強誘電体３′における残留分極
は電界に対し平行から逆平行に切換わる。電圧Ｖが更に
増大すると、スイッチング素子を流れる電流Ｉは切換わ
り曲線６上の点９に達する。電圧が点９に達した後に減
少すると、電流は曲線６を追従する。この場合、スイッ
チング素子に殆ど電流が流れず、スイッチング素子は開
放している。曲線６上の点１０に達すると、電界は誘電
体の残留分極が再びその方向を換える大きさとなる。次
に、電流は曲線５上の点１１の値に達するまで減少す
る。電圧が更に減少する場合には、誘電体が破壊するま
で曲線５に応じて電流が減少する。電圧が点１１に達し
た後に上昇する場合には、電流は曲線５を追従する。
流−電圧特性を示す。この場合電極１と誘電体３との間
にオーム接点が形成され、電極２と誘電体３との間にシ
ョットキ接点が形成された場合である。図２の電流−電
圧特性は残留分極の異なる方向に応じて２つの曲線５，
６に分けられる。スイッチング素子に電圧Ｖが印加され
ないと、スイッチング素子に電流Ｉが流れない（図２の
点Ｏ）。誘電体３にまたがる電圧Ｖが増大し、空間電荷
領域の外部の誘電体３″における残留分極が印加電界に
平行になると、電流が曲線５に応じて上昇する。この強
誘電体では分極を切換える切換電界は曲線５上の点８と
なる。強誘電物質の不均質性の為に点８の右側での電流
−電圧関係Ｉ−Ｖは負電圧における関係のようには良好
に規定されない。ここで強誘電体３′における残留分極
は電界に対し平行から逆平行に切換わる。電圧Ｖが更に
増大すると、スイッチング素子を流れる電流Ｉは切換わ
り曲線６上の点９に達する。電圧が点９に達した後に減
少すると、電流は曲線６を追従する。この場合、スイッ
チング素子に殆ど電流が流れず、スイッチング素子は開
放している。曲線６上の点１０に達すると、電界は誘電
体の残留分極が再びその方向を換える大きさとなる。次
に、電流は曲線５上の点１１の値に達するまで減少す
る。電圧が更に減少する場合には、誘電体が破壊するま
で曲線５に応じて電流が減少する。電圧が点１１に達し
た後に上昇する場合には、電流は曲線５を追従する。
【００１７】実際、誘電体の残留分極が変化するような
値の電圧パルスを誘電体にまたがって印加することによ
りスイッチング素子が切換わる。次にスイッチング素子
を残留分極の切換電界に相当する電圧よりも低い電圧で
読出す。
値の電圧パルスを誘電体にまたがって印加することによ
りスイッチング素子が切換わる。次にスイッチング素子
を残留分極の切換電界に相当する電圧よりも低い電圧で
読出す。
【００１８】図３はスイッチング素子の書込−読出サイ
クルを示す。図３においては、時間ｔが横軸にプロット
され、スイッチング素子にまたがる電圧Ｖ（図３ａ）及
びスイッチング素子を流れる電流Ｉ（図３ｂ）が縦軸に
プロットされている。瞬時ｔ＝０では、誘電体３の正の
切換電界を越える値の正の書込パルスＶｓを電極に印加
する。この場合、電流−電圧関係は図２の曲線６によっ
て与えられる。次に、０及び−Ｖｔボルト間の振幅を有
する読出パルスを電極１，２に供給し、スイッチング素
子のスイッチング状態（図２参照）を読出す。この場
合、スイッチング素子に殆ど電流が流れていない。すな
わち、スイッチング素子は開放している。瞬時ｔ＝ｔS
で誘電体３の負の切換電界を越える値の負の書込パルス
−Ｖｓを電極に印加すると、電流−電圧関係は図２の曲
線５によって与えられる。次に、０及び−Ｖｔ間の振幅
を有する読出パルスを電極に再び供給し（図２参照）、
スイッチング素子のスイッチング状態を読出す。この場
合、比較的大きな電流Ｉがスイッチング素子を流れてお
り、スイッチング素子は閉成している。
クルを示す。図３においては、時間ｔが横軸にプロット
され、スイッチング素子にまたがる電圧Ｖ（図３ａ）及
びスイッチング素子を流れる電流Ｉ（図３ｂ）が縦軸に
プロットされている。瞬時ｔ＝０では、誘電体３の正の
切換電界を越える値の正の書込パルスＶｓを電極に印加
する。この場合、電流−電圧関係は図２の曲線６によっ
て与えられる。次に、０及び−Ｖｔボルト間の振幅を有
する読出パルスを電極１，２に供給し、スイッチング素
子のスイッチング状態（図２参照）を読出す。この場
合、スイッチング素子に殆ど電流が流れていない。すな
わち、スイッチング素子は開放している。瞬時ｔ＝ｔS
で誘電体３の負の切換電界を越える値の負の書込パルス
−Ｖｓを電極に印加すると、電流−電圧関係は図２の曲
線５によって与えられる。次に、０及び−Ｖｔ間の振幅
を有する読出パルスを電極に再び供給し（図２参照）、
スイッチング素子のスイッチング状態を読出す。この場
合、比較的大きな電流Ｉがスイッチング素子を流れてお
り、スイッチング素子は閉成している。
【００１９】本発明によるスイッチング素子では、空間
電荷領域３′の外部の誘電体材料３″を一方の分極方向
から他方の分極方向に切換えて異なるスイッチング状態
を得るものである。この目的のためにスイッチング素子
の電極１，２間に電圧を印加する。実際には、この電圧
の大部分が空間電荷領域３′にまたがって印加され、小
部分が空間電荷領域３′の外部の誘電体３″にまたがっ
て印加される。空間電荷領域の厚さ及びその電圧降下は
誘電体３の全体の厚さにほんのわずかしか依存しない。
しかし、空間電荷領域３′にまたがる電圧は制限する必
要がある。その理由は、空間電荷領域３′にまたがる電
圧があまりにも高いと破壊が生じてしまう為である。誘
電体３の厚さは、電極１，２間の電圧により空間電荷領
域３′に破壊が生じることなく空間電荷領域３′の外部
の誘電体３″の領域に強誘電体物質の切換電界を形成し
うる程度に薄くなるようにするのが好ましい。誘電体の
厚さを５０００Åよりも薄くした場合、空間電荷領域
３′に破壊問題が生じないということを実際に確かめ
た。
電荷領域３′の外部の誘電体材料３″を一方の分極方向
から他方の分極方向に切換えて異なるスイッチング状態
を得るものである。この目的のためにスイッチング素子
の電極１，２間に電圧を印加する。実際には、この電圧
の大部分が空間電荷領域３′にまたがって印加され、小
部分が空間電荷領域３′の外部の誘電体３″にまたがっ
て印加される。空間電荷領域の厚さ及びその電圧降下は
誘電体３の全体の厚さにほんのわずかしか依存しない。
しかし、空間電荷領域３′にまたがる電圧は制限する必
要がある。その理由は、空間電荷領域３′にまたがる電
圧があまりにも高いと破壊が生じてしまう為である。誘
電体３の厚さは、電極１，２間の電圧により空間電荷領
域３′に破壊が生じることなく空間電荷領域３′の外部
の誘電体３″の領域に強誘電体物質の切換電界を形成し
うる程度に薄くなるようにするのが好ましい。誘電体の
厚さを５０００Åよりも薄くした場合、空間電荷領域
３′に破壊問題が生じないということを実際に確かめ
た。
【００２０】強誘電体物質における残留分極は誘電体３
の構造に応じて種々の方向で種々の大きさを有すること
ができる。残留分極の大きさ及び方向はショットキバリ
ヤに属する電位の飛上りの大きさ、すなわち幅及び高さ
に影響を及ぼす。残留分極の最大成分の方向４は電極プ
レートに対しほぼ垂直である。従って、残留分極の最大
成分の方向４は電極１，２間の電界に対し平行又は逆平
行である。従って、分極はトンネリングバリヤの高さ及
び幅に最大の影響を与える。
の構造に応じて種々の方向で種々の大きさを有すること
ができる。残留分極の大きさ及び方向はショットキバリ
ヤに属する電位の飛上りの大きさ、すなわち幅及び高さ
に影響を及ぼす。残留分極の最大成分の方向４は電極プ
レートに対しほぼ垂直である。従って、残留分極の最大
成分の方向４は電極１，２間の電界に対し平行又は逆平
行である。従って、分極はトンネリングバリヤの高さ及
び幅に最大の影響を与える。
【００２１】このような材料は、金属導電性酸化物の電
極１上に強誘電体３をエピタキシアル法で設けることに
より得られる。この場合、この電極１と誘電体３との間
にオーム接点が形成される。金属導電性酸化物の層は例
えば、ランタン−ストロンチウム−コバルト酸化物、ル
テニウム酸ストロンチウム、バナジウム酸ストロンチウ
ム又はドーピングした酸化錫のような既知の材料を有す
る。半導電性誘電体３としては、例えばドーパント原子
又は空格子点を設けることにより半導電性となっている
種々の金属酸化物を用いることができる。例えば、灰チ
タン石構造を有するチタン酸塩は半導電性強誘電体とし
て満足に機能する。強誘電体３の成長方向は、残留分極
の最大成分がいかに配向されているかを示す強誘電体の
優勢分極軸が電極のプレートに対しほぼ垂直となるよう
に選択する。この場合の誘電体３は、残留分極の大きさ
が最大となり、分極方向４が電極１，２間に印加すべき
電界と平行になるような構造を有する。金属導電性酸化
物の電極１と強誘電体３とは、パルスレーザ堆積（ＰＬ
Ｄ）、スパッタリング、分子ビームエピタキシ（ＭＢ
Ｅ）又は金属有機化学堆積（ＭＯＣＶＤ）のような標準
技術により設ける。これらの材料は非結晶体上に設ける
ことができる。しかし、金属導電性電極を単結晶基板１
５上に設けるのが好ましい。この単結晶基板１５は使用
する電極１の導電性酸化物及び強誘電体３に対する満足
な格子整合（±１０％）を有するようにするのが好まし
い。エピタキシアル成長による強誘電体３は製造するの
が比較的容易である。単結晶基板１５に対しては、例え
ばチタン酸ストロンチウム、酸化マグネシウム、酸化マ
グネシウムアルミニウム又はニオブ酸リチウムを用いる
ことができる。しかし、例えばＰｒ6 Ｏ1 , ＭｇＯで安
定化した酸化ジルコニウム又はイットリウムで安定化し
た酸化ジルコニウム（ＹＳＺ）のような適切な緩衝層と
一緒にシリコン又は砒化ガリウムの基板１５を用いるこ
ともできる。
極１上に強誘電体３をエピタキシアル法で設けることに
より得られる。この場合、この電極１と誘電体３との間
にオーム接点が形成される。金属導電性酸化物の層は例
えば、ランタン−ストロンチウム−コバルト酸化物、ル
テニウム酸ストロンチウム、バナジウム酸ストロンチウ
ム又はドーピングした酸化錫のような既知の材料を有す
る。半導電性誘電体３としては、例えばドーパント原子
又は空格子点を設けることにより半導電性となっている
種々の金属酸化物を用いることができる。例えば、灰チ
タン石構造を有するチタン酸塩は半導電性強誘電体とし
て満足に機能する。強誘電体３の成長方向は、残留分極
の最大成分がいかに配向されているかを示す強誘電体の
優勢分極軸が電極のプレートに対しほぼ垂直となるよう
に選択する。この場合の誘電体３は、残留分極の大きさ
が最大となり、分極方向４が電極１，２間に印加すべき
電界と平行になるような構造を有する。金属導電性酸化
物の電極１と強誘電体３とは、パルスレーザ堆積（ＰＬ
Ｄ）、スパッタリング、分子ビームエピタキシ（ＭＢ
Ｅ）又は金属有機化学堆積（ＭＯＣＶＤ）のような標準
技術により設ける。これらの材料は非結晶体上に設ける
ことができる。しかし、金属導電性電極を単結晶基板１
５上に設けるのが好ましい。この単結晶基板１５は使用
する電極１の導電性酸化物及び強誘電体３に対する満足
な格子整合（±１０％）を有するようにするのが好まし
い。エピタキシアル成長による強誘電体３は製造するの
が比較的容易である。単結晶基板１５に対しては、例え
ばチタン酸ストロンチウム、酸化マグネシウム、酸化マ
グネシウムアルミニウム又はニオブ酸リチウムを用いる
ことができる。しかし、例えばＰｒ6 Ｏ1 , ＭｇＯで安
定化した酸化ジルコニウム又はイットリウムで安定化し
た酸化ジルコニウム（ＹＳＺ）のような適切な緩衝層と
一緒にシリコン又は砒化ガリウムの基板１５を用いるこ
ともできる。
【００２２】第１実施例のスイッチング素子は以下のよ
うに製造する。基板１５として単結晶のアルミン酸マグ
ネシウム結晶を用いる。このような結晶は陰極１として
用いるコバルト酸ストロンチウムランタン（Ｌａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 ）に対する良好な格子整合を有する。コ
バルト酸ストロンチウムランタンは０．２ミリバールの
酸素雰囲気の下での６００℃でのＰＬＤにより設ける。
次に、電極１のコバルト酸ストロンチウムランタンを設
けたのと同様にして強誘電体３として２０００Åのチタ
ン酸鉛（ＰｂＴｉＯ3 （ＰＴ））の層を設け、これによ
りｐ型の半導電性チタン酸鉛を形成する。この場合は、
層３はエピタキシアル構造を有する。残留分極は約０．
７５Ｃ／ｍ2 となる。次に、チタン酸鉛の層３上に金層
を設けて電極２を形成する。金はチタン酸鉛３とでショ
ットキ接点を形成する。次に、電極２及び誘電体３を標
準のリソグラフィ処理及び反応性イオンエッチング又は
Ａｒイオンエッチングによるエッチング処理によりパタ
ーン化する。この構造は電極１内に至るまでエッチング
する。これにより、コバルト酸ストロンチウムランタン
電極１と、２０００Åの厚さのチタン酸鉛電極３と、金
電極２とを有する図１に示すスイッチング素子が形成さ
れた。このようなスイッチング素子の電流−電圧曲線を
図２に示す。
うに製造する。基板１５として単結晶のアルミン酸マグ
ネシウム結晶を用いる。このような結晶は陰極１として
用いるコバルト酸ストロンチウムランタン（Ｌａ0.5 Ｓ
ｒ0.5 ＣｏＯ3 ）に対する良好な格子整合を有する。コ
バルト酸ストロンチウムランタンは０．２ミリバールの
酸素雰囲気の下での６００℃でのＰＬＤにより設ける。
次に、電極１のコバルト酸ストロンチウムランタンを設
けたのと同様にして強誘電体３として２０００Åのチタ
ン酸鉛（ＰｂＴｉＯ3 （ＰＴ））の層を設け、これによ
りｐ型の半導電性チタン酸鉛を形成する。この場合は、
層３はエピタキシアル構造を有する。残留分極は約０．
７５Ｃ／ｍ2 となる。次に、チタン酸鉛の層３上に金層
を設けて電極２を形成する。金はチタン酸鉛３とでショ
ットキ接点を形成する。次に、電極２及び誘電体３を標
準のリソグラフィ処理及び反応性イオンエッチング又は
Ａｒイオンエッチングによるエッチング処理によりパタ
ーン化する。この構造は電極１内に至るまでエッチング
する。これにより、コバルト酸ストロンチウムランタン
電極１と、２０００Åの厚さのチタン酸鉛電極３と、金
電極２とを有する図１に示すスイッチング素子が形成さ
れた。このようなスイッチング素子の電流−電圧曲線を
図２に示す。
【００２３】第２実施例のスイッチング素子は以下のよ
うにして製造する。基板１５として単結晶ＧａＡｓウエ
ファを用いる。このＧａＡｓウエファにＭｇＯのバッフ
ァ層を設ける。このＭｇＯは電極１として用いるルテニ
ウム酸ストロンチウム（ＳｒＲｕＯ3 ）に対する満足な
格子整合（７％）を有する。このルテニウム酸ストロン
チウムは、６００℃の基板温度で酸素を含む雰囲気中で
５００Åの厚さまでスパッタリングすることにより設け
る。次に７００℃で且つ４ミリバールの酸素分圧の下で
ＭＯＣＶＤによりこの電極上に強誘電体として１０００
Åの厚さのＰｂＴｉＯ3 の層を設ける。これにより半導
電性のＰｂＴｉＯ3 を得る。層３はエピタキシアル構造
を有する。残留分極は約０．７５Ｃ／ｍ2 である。次
に、チタン酸鉛層３上に電極２としてプラチナ層を設け
る。プラチナは高い仕事関数を有し、誘電体３のチタン
酸鉛上に設けるとショットキ接点を形成する。次に、標
準のリソグラフィ処理や反応性イオンエッチング又はＡ
ｒイオンエッチングによるエッチング処理により電極２
及び誘電体３をパターン化する。この構造は電極１内に
至るまでエッチングする。これにより、ルテニウム酸ス
トロンチウム、１０００Åの厚さのチタン酸鉛の半導電
性誘電体３及びプラチナ電極２を有する図１に示すスイ
ッチング素子が形成された。
うにして製造する。基板１５として単結晶ＧａＡｓウエ
ファを用いる。このＧａＡｓウエファにＭｇＯのバッフ
ァ層を設ける。このＭｇＯは電極１として用いるルテニ
ウム酸ストロンチウム（ＳｒＲｕＯ3 ）に対する満足な
格子整合（７％）を有する。このルテニウム酸ストロン
チウムは、６００℃の基板温度で酸素を含む雰囲気中で
５００Åの厚さまでスパッタリングすることにより設け
る。次に７００℃で且つ４ミリバールの酸素分圧の下で
ＭＯＣＶＤによりこの電極上に強誘電体として１０００
Åの厚さのＰｂＴｉＯ3 の層を設ける。これにより半導
電性のＰｂＴｉＯ3 を得る。層３はエピタキシアル構造
を有する。残留分極は約０．７５Ｃ／ｍ2 である。次
に、チタン酸鉛層３上に電極２としてプラチナ層を設け
る。プラチナは高い仕事関数を有し、誘電体３のチタン
酸鉛上に設けるとショットキ接点を形成する。次に、標
準のリソグラフィ処理や反応性イオンエッチング又はＡ
ｒイオンエッチングによるエッチング処理により電極２
及び誘電体３をパターン化する。この構造は電極１内に
至るまでエッチングする。これにより、ルテニウム酸ス
トロンチウム、１０００Åの厚さのチタン酸鉛の半導電
性誘電体３及びプラチナ電極２を有する図１に示すスイ
ッチング素子が形成された。
【００２４】他の実施例では、誘電体３が、種々の切換
電界で残留分極の方向を変える数個の強誘電体物質を有
する。この場合のスイッチング素子のスイッチング状態
は２つよりも多くなる。図４は、誘電体３を強誘電特性
が異なる２つの層３，６の形態で第１電極上に成長させ
たスイッチング素子を示す。この誘電体３，６上に第２
電極２が設けられている。一例として本例の場合にも、
チタン酸ストロンチウム基板１５にルテニウム酸ストロ
ンチウムの第１電極１を設ける。第２実施例と同様にＭ
ＯＣＶＤによりこの電極１上に５００Åの厚さのチタン
酸ジルコニウム鉛の層３を設ける。次に層３に対し説明
したようにしてこの層３上にチタン酸鉛の第２強誘電体
層６を設け、その組成は既知のように選択して、チタン
酸ジルコニウム鉛に比べて異なる切換電界及び残留分極
がこの層６内に形成されるようにする。誘電体３は１０
6 Ｖ／ｍの切換電界及び０．２３Ｃ／ｍ2 の残留分極を
有する。誘電体６は８×１０6 Ｖ／ｍの切換電界及び
０．７５Ｃ／ｍ2 の残留分極を有する。このようなスイ
ッチング素子は誘電体３，６の残留分極の方向に応じた
４つのスイッチング状態を有する。分極の方向４を電極
１から電極２に向かう分極に対し→で、電極２から電極
１に向かう分極に対し←で示すものとすると、４つのス
イッチング状態は 第１スイッチング状態：誘電体３→ , 誘電体６→ 第２スイッチング状態：誘電体３→ , 誘電体６← 第３スイッチング状態：誘電体３← , 誘電体６→ 第４スイッチング状態：誘電体３← , 誘電体６← となる。誘電体３，６の残留分極の値が等しい場合に
は、第２及び第３スイッチング状態が同じとなり、３種
類のスイッチング状態が存在する。スイッチング素子は
２つよりも多い異なる強誘電体を有することもできる。
この場合、スイッチング素子が有するスイッチング状態
の個数は対応して増大する。
電界で残留分極の方向を変える数個の強誘電体物質を有
する。この場合のスイッチング素子のスイッチング状態
は２つよりも多くなる。図４は、誘電体３を強誘電特性
が異なる２つの層３，６の形態で第１電極上に成長させ
たスイッチング素子を示す。この誘電体３，６上に第２
電極２が設けられている。一例として本例の場合にも、
チタン酸ストロンチウム基板１５にルテニウム酸ストロ
ンチウムの第１電極１を設ける。第２実施例と同様にＭ
ＯＣＶＤによりこの電極１上に５００Åの厚さのチタン
酸ジルコニウム鉛の層３を設ける。次に層３に対し説明
したようにしてこの層３上にチタン酸鉛の第２強誘電体
層６を設け、その組成は既知のように選択して、チタン
酸ジルコニウム鉛に比べて異なる切換電界及び残留分極
がこの層６内に形成されるようにする。誘電体３は１０
6 Ｖ／ｍの切換電界及び０．２３Ｃ／ｍ2 の残留分極を
有する。誘電体６は８×１０6 Ｖ／ｍの切換電界及び
０．７５Ｃ／ｍ2 の残留分極を有する。このようなスイ
ッチング素子は誘電体３，６の残留分極の方向に応じた
４つのスイッチング状態を有する。分極の方向４を電極
１から電極２に向かう分極に対し→で、電極２から電極
１に向かう分極に対し←で示すものとすると、４つのス
イッチング状態は 第１スイッチング状態：誘電体３→ , 誘電体６→ 第２スイッチング状態：誘電体３→ , 誘電体６← 第３スイッチング状態：誘電体３← , 誘電体６→ 第４スイッチング状態：誘電体３← , 誘電体６← となる。誘電体３，６の残留分極の値が等しい場合に
は、第２及び第３スイッチング状態が同じとなり、３種
類のスイッチング状態が存在する。スイッチング素子は
２つよりも多い異なる強誘電体を有することもできる。
この場合、スイッチング素子が有するスイッチング状態
の個数は対応して増大する。
【００２５】更に他の実施例では、複数の強誘電体物質
間にＬａ0.5 Ｓｒ0.5 ＣｏＯ3 の導電層７を設け、スイ
ッチング素子が直列に接続された複数の素子を有するよ
うにする。この場合、スイッチング素子は例えばＭ1 Ｆ
Ｍ2 Ｆ′Ｍ3 の構造を有する。ここに、Ｍ1,Ｍ2,Ｍ3 は
導電性の電極材料であり、Ｆ及びＦ′は互いに異なる切
換電界で残留分極の方向を変える強誘電物質である。導
電性電極材料の層の１つと強誘電体との間にはショット
キ接点が存在する。強誘電体Ｆ及びＦ′の残留分極の値
及び方向に応じて電流が強くなったり弱くなったりする
為、スイッチング素子は２つよりも多いスイッチング状
態を有する。更に２つの誘電体間の電極の存在により２
つの強誘電体物質における誘電体ドメインの結合を阻止
する。
間にＬａ0.5 Ｓｒ0.5 ＣｏＯ3 の導電層７を設け、スイ
ッチング素子が直列に接続された複数の素子を有するよ
うにする。この場合、スイッチング素子は例えばＭ1 Ｆ
Ｍ2 Ｆ′Ｍ3 の構造を有する。ここに、Ｍ1,Ｍ2,Ｍ3 は
導電性の電極材料であり、Ｆ及びＦ′は互いに異なる切
換電界で残留分極の方向を変える強誘電物質である。導
電性電極材料の層の１つと強誘電体との間にはショット
キ接点が存在する。強誘電体Ｆ及びＦ′の残留分極の値
及び方向に応じて電流が強くなったり弱くなったりする
為、スイッチング素子は２つよりも多いスイッチング状
態を有する。更に２つの誘電体間の電極の存在により２
つの強誘電体物質における誘電体ドメインの結合を阻止
する。
【００２６】本発明は本発明によるスイッチング素子を
有するメモリ素子にも関するものである。既知のメモリ
素子はキャパシタンスを有し、キャパシタンスにおける
電荷の値が情報の目安となる。既知のメモリ素子の読出
処理は面倒である。読出中キャパシタンスにある電圧が
印加され、その際キャパシタンスの方向に流れる電荷が
測定される。この電荷の値がキャパシタンスに存在した
値の目安となる。初めに存在した情報は読出後消去され
る為、初めの情報はキャパシタンス内に再び書込む必要
がある。本発明によるメモリ素子では、読出中スイッチ
ング素子に電圧が印加され、その後このスイッチング素
子に流れる電流が測定される（図３参照）。電流の測定
の方が電荷の測定よりも著しく簡単である。又、スイッ
チング素子における情報は読出により影響されない。従
って、本発明によるメモリ素子に対する読出処理は既知
のメモリ素子における読出処理よりも著しく簡単とな
る。
有するメモリ素子にも関するものである。既知のメモリ
素子はキャパシタンスを有し、キャパシタンスにおける
電荷の値が情報の目安となる。既知のメモリ素子の読出
処理は面倒である。読出中キャパシタンスにある電圧が
印加され、その際キャパシタンスの方向に流れる電荷が
測定される。この電荷の値がキャパシタンスに存在した
値の目安となる。初めに存在した情報は読出後消去され
る為、初めの情報はキャパシタンス内に再び書込む必要
がある。本発明によるメモリ素子では、読出中スイッチ
ング素子に電圧が印加され、その後このスイッチング素
子に流れる電流が測定される（図３参照）。電流の測定
の方が電荷の測定よりも著しく簡単である。又、スイッ
チング素子における情報は読出により影響されない。従
って、本発明によるメモリ素子に対する読出処理は既知
のメモリ素子における読出処理よりも著しく簡単とな
る。
【００２７】実際、メモリ素子は、誘電体の残留分極又
は複数の誘電体が存在する場合にはこれら誘電体のうち
の１つの残留分極が変化するような値を有する電圧パル
スが誘電体にまたがって印加されることにより１つのメ
モリの状態から他のメモリの状態に切換わる。従って、
誘電体の残留分極の切換電界に相当する電圧よりも低い
電圧で、スイッチング素子を流れる電流を測定すること
によりメモリ素子を読出す。
は複数の誘電体が存在する場合にはこれら誘電体のうち
の１つの残留分極が変化するような値を有する電圧パル
スが誘電体にまたがって印加されることにより１つのメ
モリの状態から他のメモリの状態に切換わる。従って、
誘電体の残留分極の切換電界に相当する電圧よりも低い
電圧で、スイッチング素子を流れる電流を測定すること
によりメモリ素子を読出す。
【００２８】本発明は上述した実施例に限定されるもの
ではない。例えば、基板１５上に１つのスイッチング素
子ではなく、多くのスイッチング素子を設けることがで
き、特にシリコンウエファを基板として用いる場合に
は、スイッチング素子のそばにトランジスタ、抵抗又は
キャパシタのような他の素子を設けることもできる。換
言すれば、スイッチング素子を以って集積回路の一部を
構成することができる。
ではない。例えば、基板１５上に１つのスイッチング素
子ではなく、多くのスイッチング素子を設けることがで
き、特にシリコンウエファを基板として用いる場合に
は、スイッチング素子のそばにトランジスタ、抵抗又は
キャパシタのような他の素子を設けることもできる。換
言すれば、スイッチング素子を以って集積回路の一部を
構成することができる。
【００２９】上述した実施例では、電極１，２の一方と
誘電体との間にショットキ接点が存在し、他方の電極と
誘電体との間にオーム接点が存在するが、双方の電極と
誘電体との間にショットキ接点を存在させることもでき
る。この場合、スイッチング素子は、直列に接続された
２つのショットキバリヤを有する。このような場合、空
間電荷領域の外部の領域の分極がショットキ接点に属す
る空間電荷領域に影響を及ぼしうるように誘電体を十分
厚肉にする必要がある。
誘電体との間にショットキ接点が存在し、他方の電極と
誘電体との間にオーム接点が存在するが、双方の電極と
誘電体との間にショットキ接点を存在させることもでき
る。この場合、スイッチング素子は、直列に接続された
２つのショットキバリヤを有する。このような場合、空
間電荷領域の外部の領域の分極がショットキ接点に属す
る空間電荷領域に影響を及ぼしうるように誘電体を十分
厚肉にする必要がある。
【００３０】強誘電体３は非強誘電体物質と組合わせる
ことができる。従って、誘電体３は強誘電物質の薄肉層
と半導電性の非強誘電体層とを有することができる。こ
れにより切換が行われるレベルを制御でき、或いは切換
の効果を制御できる。又、強誘電体と反強誘電体とを組
合わせることもできる。これによりスイッチング素子の
追加のスイッチング状態を実現することができる。
ことができる。従って、誘電体３は強誘電物質の薄肉層
と半導電性の非強誘電体層とを有することができる。こ
れにより切換が行われるレベルを制御でき、或いは切換
の効果を制御できる。又、強誘電体と反強誘電体とを組
合わせることもできる。これによりスイッチング素子の
追加のスイッチング状態を実現することができる。
【００３１】スイッチング素子はトランジスタの構成素
子として用いることもできる。この目的のために、例え
ば、本発明によるスイッチング素子を半導電性ｐ又はｎ
型領域と組合わせる。この場合、Ｍ1 ＦＰＮＭ2 の構造
が得られる。ここに、Ｍ1,Ｍ 2 はそれぞれ電極１，２で
あり、Ｆは半導電性強誘電体であり、Ｐ及びＮはそれぞ
れｐ及びｎ導電型の半導体材料である。この場合、電極
１が例えばエミッタ接続部として機能し、ｐ導電型領域
がベース領域として機能し、ｎ導電型領域がコレクタ領
域として機能する。上述したトランジスタはメモリ機能
を有する。すなわち、このトランジスタはあるスイッチ
ング状態を保持しうる。
子として用いることもできる。この目的のために、例え
ば、本発明によるスイッチング素子を半導電性ｐ又はｎ
型領域と組合わせる。この場合、Ｍ1 ＦＰＮＭ2 の構造
が得られる。ここに、Ｍ1,Ｍ 2 はそれぞれ電極１，２で
あり、Ｆは半導電性強誘電体であり、Ｐ及びＮはそれぞ
れｐ及びｎ導電型の半導体材料である。この場合、電極
１が例えばエミッタ接続部として機能し、ｐ導電型領域
がベース領域として機能し、ｎ導電型領域がコレクタ領
域として機能する。上述したトランジスタはメモリ機能
を有する。すなわち、このトランジスタはあるスイッチ
ング状態を保持しうる。
【図１】本発明によるスイッチング素子の一実施例を示
す線図である。
す線図である。
【図２】本発明によるスイッチング素子の電流−電圧特
性を示す線図である。
性を示す線図である。
【図３】本発明によるメモリ素子の書込−読出サイクル
を示す波形図である。
を示す波形図である。
【図４】誘電体が切換電界が異なる２つの強誘電体物質
を有する本発明によるスイッチング素子の他の実施例を
示す線図である。
を有する本発明によるスイッチング素子の他の実施例を
示す線図である。
１，２ 電極 ３ 半導電性誘電体 ３′ 空間電荷領域 ６ 誘電体 ７ 導電層 １５ 単結晶基板
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 49/00 (72)発明者 パウルス ウイルヘルムス マリア ブロ ム オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 マルセリヌス ペトラス カロルス ミカ エル クレイン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１
Claims (9)
- 【請求項１】 ２つの電極と、これら電極間の半導電性
誘電体とを具えるスイッチング素子であって、一方の電
極が半導電性誘電体とでショットキ接点を形成し、この
ショットキ接点の空間電荷領域が動作中電子に対するト
ンネリングバリヤを形成するスイッチング素子におい
て、 前記の誘電体が、トンネリングバリヤの大きさに影響を
及ぼす残留分極を有する強誘電物質を具えていることを
特徴とするスイッチング素子。 - 【請求項２】 請求項１に記載のスイッチング素子にお
いて、前記の誘電体の厚さは、前記の電極間の電圧によ
り空間電荷領域に破壊を生ぜしめることなく空間電荷領
域の外部の誘電体の領域に強誘電体物質の切換電界を形
成しうる程度に薄くなっていることを特徴とするスイッ
チング素子。 - 【請求項３】 請求項２に記載のスイッチング素子にお
いて、誘電体の厚さが５０００Åよりも薄いことを特徴
とするスイッチング素子。 - 【請求項４】 実質的に平行なプレートの形態の電極を
有する請求項１〜３のいずれか一項に記載のスイッチン
グ素子において、残留分極の最大成分の方向が前記のプ
レートに対し実質的に垂直であることを特徴とするスイ
ッチング素子。 - 【請求項５】 請求項１〜４のいずれか一項に記載のス
イッチング素子において、金属導電性酸化物の電極上に
強誘電体がエピタキシアル法で設けられていることを特
徴とするスイッチング素子。 - 【請求項６】 請求項５に記載のスイッチング素子にお
いて、金属導電性電極が単結晶基板上に設けられている
ことを特徴とするスイッチング素子。 - 【請求項７】 請求項１〜６のいずれか一項に記載のス
イッチング素子において、誘電体が、残留分極の方向を
異なる切換電界で切換える２つ以上の異なる強誘電体物
質を有していることを特徴とするスイッチング素子。 - 【請求項８】 請求項７に記載のスイッチング素子にお
いて、異なる強誘電体物質間に導電層が設けられ、スイ
ッチング素子が、直列に接続された複数の素子を有する
ようにしたことを特徴とするスイッチング素子。 - 【請求項９】 請求項１〜８のいずれか一項に記載のス
イッチング素子を具えることを特徴とするメモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE9301444A BE1007902A3 (nl) | 1993-12-23 | 1993-12-23 | Schakelelement met geheugen voorzien van schottky tunnelbarriere. |
| BE09301444 | 1993-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202139A true JPH07202139A (ja) | 1995-08-04 |
Family
ID=3887671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318432A Pending JPH07202139A (ja) | 1993-12-23 | 1994-12-21 | スイッチング素子 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5512773A (ja) |
| EP (1) | EP0660412A1 (ja) |
| JP (1) | JPH07202139A (ja) |
| KR (1) | KR950021480A (ja) |
| CN (1) | CN1108816A (ja) |
| BE (1) | BE1007902A3 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010248036A (ja) * | 2009-04-16 | 2010-11-04 | Shinshu Univ | 薄膜導電膜の形成方法 |
| JP2012509577A (ja) * | 2008-11-19 | 2012-04-19 | マイクロン テクノロジー， インク． | オープン・ボリュームを含む選択デバイス、このデバイスを含むメモリ・デバイスおよびシステム、ならびにこのデバイスの形成方法 |
| JP2015220445A (ja) * | 2014-05-21 | 2015-12-07 | 国立大学法人金沢大学 | 抵抗変化型メモリ及び抵抗変化型メモリの製造方法 |
Families Citing this family (139)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970076816A (ko) * | 1996-05-06 | 1997-12-12 | 김광호 | 누설 전류를 이용한 다진법 강유전체 랜덤 액세서 메모리 |
| US6753568B1 (en) | 1996-11-15 | 2004-06-22 | Hitachi, Ltd. | Memory device |
| JP2001525606A (ja) * | 1997-12-04 | 2001-12-11 | アクソン テクノロジーズ コーポレイション | プログラム可能なサブサーフェス集合メタライゼーション構造およびその作製方法 |
| US6487106B1 (en) | 1999-01-12 | 2002-11-26 | Arizona Board Of Regents | Programmable microelectronic devices and method of forming and programming same |
| HK1039395B (en) * | 1999-02-11 | 2007-12-14 | Arizona Board Of Regents | Programmable microelectronic devices and methods of forming and programming same |
| US6151241A (en) * | 1999-05-19 | 2000-11-21 | Symetrix Corporation | Ferroelectric memory with disturb protection |
| JP2001118942A (ja) * | 1999-10-21 | 2001-04-27 | Matsushita Electronics Industry Corp | トンネルチャネルトランジスタおよびその駆動方法 |
| US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| KR20030011083A (ko) | 2000-05-31 | 2003-02-06 | 모토로라 인코포레이티드 | 반도체 디바이스 및 이를 제조하기 위한 방법 |
| US6597028B2 (en) * | 2000-06-26 | 2003-07-22 | Ramtron International Corporation | Capacitively coupled ferroelectric random access memory cell and a method for manufacturing the same |
| WO2002009187A2 (en) | 2000-07-24 | 2002-01-31 | Motorola, Inc. | Heterojunction tunneling diodes and process for fabricating same |
| US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| US6653193B2 (en) * | 2000-12-08 | 2003-11-25 | Micron Technology, Inc. | Resistance variable device |
| US20020096683A1 (en) | 2001-01-19 | 2002-07-25 | Motorola, Inc. | Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate |
| US6638820B2 (en) | 2001-02-08 | 2003-10-28 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of precluding diffusion of a metal into adjacent chalcogenide material, and chalcogenide comprising devices |
| JP4742429B2 (ja) * | 2001-02-19 | 2011-08-10 | 住友電気工業株式会社 | ガラス微粒子堆積体の製造方法 |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| US6727192B2 (en) | 2001-03-01 | 2004-04-27 | Micron Technology, Inc. | Methods of metal doping a chalcogenide material |
| US6818481B2 (en) | 2001-03-07 | 2004-11-16 | Micron Technology, Inc. | Method to manufacture a buried electrode PCRAM cell |
| US6734455B2 (en) * | 2001-03-15 | 2004-05-11 | Micron Technology, Inc. | Agglomeration elimination for metal sputter deposition of chalcogenides |
| WO2002082551A1 (en) | 2001-04-02 | 2002-10-17 | Motorola, Inc. | A semiconductor structure exhibiting reduced leakage current |
| US7102150B2 (en) * | 2001-05-11 | 2006-09-05 | Harshfield Steven T | PCRAM memory cell and method of making same |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| US6992321B2 (en) | 2001-07-13 | 2006-01-31 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US7019332B2 (en) | 2001-07-20 | 2006-03-28 | Freescale Semiconductor, Inc. | Fabrication of a wavelength locker within a semiconductor structure |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6472276B1 (en) * | 2001-07-20 | 2002-10-29 | Motorola, Inc. | Using silicate layers for composite semiconductor |
| US6472694B1 (en) * | 2001-07-23 | 2002-10-29 | Motorola, Inc. | Microprocessor structure having a compound semiconductor layer |
| US6855992B2 (en) | 2001-07-24 | 2005-02-15 | Motorola Inc. | Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6951805B2 (en) * | 2001-08-01 | 2005-10-04 | Micron Technology, Inc. | Method of forming integrated circuitry, method of forming memory circuitry, and method of forming random access memory circuitry |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
| US6462360B1 (en) * | 2001-08-06 | 2002-10-08 | Motorola, Inc. | Integrated gallium arsenide communications systems |
| US20030034491A1 (en) | 2001-08-14 | 2003-02-20 | Motorola, Inc. | Structure and method for fabricating semiconductor structures and devices for detecting an object |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| US6737312B2 (en) | 2001-08-27 | 2004-05-18 | Micron Technology, Inc. | Method of fabricating dual PCRAM cells sharing a common electrode |
| US6784018B2 (en) * | 2001-08-29 | 2004-08-31 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices and method of forming a programmable memory cell of memory circuitry |
| US6881623B2 (en) * | 2001-08-29 | 2005-04-19 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device |
| US6955940B2 (en) | 2001-08-29 | 2005-10-18 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices |
| US6709958B2 (en) | 2001-08-30 | 2004-03-23 | Micron Technology, Inc. | Integrated circuit device and fabrication using metal-doped chalcogenide materials |
| US6646902B2 (en) | 2001-08-30 | 2003-11-11 | Micron Technology, Inc. | Method of retaining memory state in a programmable conductor RAM |
| US20030071327A1 (en) | 2001-10-17 | 2003-04-17 | Motorola, Inc. | Method and apparatus utilizing monocrystalline insulator |
| US6815818B2 (en) | 2001-11-19 | 2004-11-09 | Micron Technology, Inc. | Electrode structure for use in an integrated circuit |
| US6791859B2 (en) | 2001-11-20 | 2004-09-14 | Micron Technology, Inc. | Complementary bit PCRAM sense amplifier and method of operation |
| US6873538B2 (en) * | 2001-12-20 | 2005-03-29 | Micron Technology, Inc. | Programmable conductor random access memory and a method for writing thereto |
| US6909656B2 (en) * | 2002-01-04 | 2005-06-21 | Micron Technology, Inc. | PCRAM rewrite prevention |
| US20030143782A1 (en) * | 2002-01-31 | 2003-07-31 | Gilton Terry L. | Methods of forming germanium selenide comprising devices and methods of forming silver selenide comprising structures |
| US6867064B2 (en) * | 2002-02-15 | 2005-03-15 | Micron Technology, Inc. | Method to alter chalcogenide glass for improved switching characteristics |
| US6791885B2 (en) * | 2002-02-19 | 2004-09-14 | Micron Technology, Inc. | Programmable conductor random access memory and method for sensing same |
| US6891749B2 (en) * | 2002-02-20 | 2005-05-10 | Micron Technology, Inc. | Resistance variable ‘on ’ memory |
| US7151273B2 (en) | 2002-02-20 | 2006-12-19 | Micron Technology, Inc. | Silver-selenide/chalcogenide glass stack for resistance variable memory |
| US6847535B2 (en) | 2002-02-20 | 2005-01-25 | Micron Technology, Inc. | Removable programmable conductor memory card and associated read/write device and method of operation |
| US6809362B2 (en) * | 2002-02-20 | 2004-10-26 | Micron Technology, Inc. | Multiple data state memory cell |
| US7087919B2 (en) * | 2002-02-20 | 2006-08-08 | Micron Technology, Inc. | Layered resistance variable memory device and method of fabrication |
| US6937528B2 (en) * | 2002-03-05 | 2005-08-30 | Micron Technology, Inc. | Variable resistance memory and method for sensing same |
| US6849868B2 (en) | 2002-03-14 | 2005-02-01 | Micron Technology, Inc. | Methods and apparatus for resistance variable material cells |
| US6751114B2 (en) * | 2002-03-28 | 2004-06-15 | Micron Technology, Inc. | Method for programming a memory cell |
| US6858482B2 (en) * | 2002-04-10 | 2005-02-22 | Micron Technology, Inc. | Method of manufacture of programmable switching circuits and memory cells employing a glass layer |
| US6855975B2 (en) * | 2002-04-10 | 2005-02-15 | Micron Technology, Inc. | Thin film diode integrated with chalcogenide memory cell |
| US6864500B2 (en) | 2002-04-10 | 2005-03-08 | Micron Technology, Inc. | Programmable conductor memory cell structure |
| US6731528B2 (en) * | 2002-05-03 | 2004-05-04 | Micron Technology, Inc. | Dual write cycle programmable conductor memory system and method of operation |
| US6916717B2 (en) | 2002-05-03 | 2005-07-12 | Motorola, Inc. | Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate |
| US6825135B2 (en) * | 2002-06-06 | 2004-11-30 | Micron Technology, Inc. | Elimination of dendrite formation during metal/chalcogenide glass deposition |
| US6890790B2 (en) * | 2002-06-06 | 2005-05-10 | Micron Technology, Inc. | Co-sputter deposition of metal-doped chalcogenides |
| US7015494B2 (en) | 2002-07-10 | 2006-03-21 | Micron Technology, Inc. | Assemblies displaying differential negative resistance |
| US7209378B2 (en) * | 2002-08-08 | 2007-04-24 | Micron Technology, Inc. | Columnar 1T-N memory cell structure |
| US6835619B2 (en) * | 2002-08-08 | 2004-12-28 | Micron Technology, Inc. | Method of forming a memory transistor comprising a Schottky contact |
| WO2004019410A1 (en) * | 2002-08-20 | 2004-03-04 | Koninklijke Philips Electronics N.V. | Ferroelectric device and method of manufacturing such a device |
| US7018863B2 (en) * | 2002-08-22 | 2006-03-28 | Micron Technology, Inc. | Method of manufacture of a resistance variable memory cell |
| US6867114B2 (en) | 2002-08-29 | 2005-03-15 | Micron Technology Inc. | Methods to form a memory cell with metal-rich metal chalcogenide |
| US20040040837A1 (en) * | 2002-08-29 | 2004-03-04 | Mcteer Allen | Method of forming chalcogenide sputter target |
| US6867996B2 (en) * | 2002-08-29 | 2005-03-15 | Micron Technology, Inc. | Single-polarity programmable resistance-variable memory element |
| US6864521B2 (en) * | 2002-08-29 | 2005-03-08 | Micron Technology, Inc. | Method to control silver concentration in a resistance variable memory element |
| US7163837B2 (en) | 2002-08-29 | 2007-01-16 | Micron Technology, Inc. | Method of forming a resistance variable memory element |
| US7294527B2 (en) | 2002-08-29 | 2007-11-13 | Micron Technology Inc. | Method of forming a memory cell |
| US7010644B2 (en) | 2002-08-29 | 2006-03-07 | Micron Technology, Inc. | Software refreshed memory device and method |
| US6831019B1 (en) | 2002-08-29 | 2004-12-14 | Micron Technology, Inc. | Plasma etching methods and methods of forming memory devices comprising a chalcogenide comprising layer received operably proximate conductive electrodes |
| US7364644B2 (en) * | 2002-08-29 | 2008-04-29 | Micron Technology, Inc. | Silver selenide film stoichiometry and morphology control in sputter deposition |
| DE10250357A1 (de) * | 2002-10-29 | 2004-05-19 | Infineon Technologies Ag | Ferroelektrische Speicherzelle |
| US7169619B2 (en) | 2002-11-19 | 2007-01-30 | Freescale Semiconductor, Inc. | Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process |
| US6885065B2 (en) | 2002-11-20 | 2005-04-26 | Freescale Semiconductor, Inc. | Ferromagnetic semiconductor structure and method for forming the same |
| US6965128B2 (en) | 2003-02-03 | 2005-11-15 | Freescale Semiconductor, Inc. | Structure and method for fabricating semiconductor microresonator devices |
| US7020374B2 (en) | 2003-02-03 | 2006-03-28 | Freescale Semiconductor, Inc. | Optical waveguide structure and method for fabricating the same |
| US6813178B2 (en) * | 2003-03-12 | 2004-11-02 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
| US7022579B2 (en) * | 2003-03-14 | 2006-04-04 | Micron Technology, Inc. | Method for filling via with metal |
| US7050327B2 (en) * | 2003-04-10 | 2006-05-23 | Micron Technology, Inc. | Differential negative resistance memory |
| US6930909B2 (en) | 2003-06-25 | 2005-08-16 | Micron Technology, Inc. | Memory device and methods of controlling resistance variation and resistance profile drift |
| US6961277B2 (en) | 2003-07-08 | 2005-11-01 | Micron Technology, Inc. | Method of refreshing a PCRAM memory device |
| US7061004B2 (en) * | 2003-07-21 | 2006-06-13 | Micron Technology, Inc. | Resistance variable memory elements and methods of formation |
| US6903361B2 (en) * | 2003-09-17 | 2005-06-07 | Micron Technology, Inc. | Non-volatile memory structure |
| US7098068B2 (en) * | 2004-03-10 | 2006-08-29 | Micron Technology, Inc. | Method of forming a chalcogenide material containing device |
| US7583551B2 (en) * | 2004-03-10 | 2009-09-01 | Micron Technology, Inc. | Power management control and controlling memory refresh operations |
| KR100593607B1 (ko) * | 2004-05-13 | 2006-06-28 | 학교법인 동국대학교 | 강유전 반도체 물질을 포함하는 비휘발성 반도체 메모리소자 및 그 반도체 메모리 소자의 데이터 기입, 소거 및판독 방법 |
| US7354793B2 (en) | 2004-08-12 | 2008-04-08 | Micron Technology, Inc. | Method of forming a PCRAM device incorporating a resistance-variable chalocogenide element |
| US7326950B2 (en) * | 2004-07-19 | 2008-02-05 | Micron Technology, Inc. | Memory device with switching glass layer |
| US7190048B2 (en) * | 2004-07-19 | 2007-03-13 | Micron Technology, Inc. | Resistance variable memory device and method of fabrication |
| US7447140B2 (en) | 2004-07-30 | 2008-11-04 | Seagate Technology Llc | Ferroelectric probe storage apparatus |
| US7365411B2 (en) | 2004-08-12 | 2008-04-29 | Micron Technology, Inc. | Resistance variable memory with temperature tolerant materials |
| US7151688B2 (en) * | 2004-09-01 | 2006-12-19 | Micron Technology, Inc. | Sensing of resistance variable memory devices |
| US20060131555A1 (en) * | 2004-12-22 | 2006-06-22 | Micron Technology, Inc. | Resistance variable devices with controllable channels |
| US7374174B2 (en) * | 2004-12-22 | 2008-05-20 | Micron Technology, Inc. | Small electrode for resistance variable devices |
| US7317200B2 (en) | 2005-02-23 | 2008-01-08 | Micron Technology, Inc. | SnSe-based limited reprogrammable cell |
| US7269044B2 (en) | 2005-04-22 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for accessing a memory array |
| US7427770B2 (en) | 2005-04-22 | 2008-09-23 | Micron Technology, Inc. | Memory array for increased bit density |
| US7709289B2 (en) * | 2005-04-22 | 2010-05-04 | Micron Technology, Inc. | Memory elements having patterned electrodes and method of forming the same |
| US7269079B2 (en) * | 2005-05-16 | 2007-09-11 | Micron Technology, Inc. | Power circuits for reducing a number of power supply voltage taps required for sensing a resistive memory |
| US7233520B2 (en) * | 2005-07-08 | 2007-06-19 | Micron Technology, Inc. | Process for erasing chalcogenide variable resistance memory bits |
| US7274034B2 (en) * | 2005-08-01 | 2007-09-25 | Micron Technology, Inc. | Resistance variable memory device with sputtered metal-chalcogenide region and method of fabrication |
| US7317567B2 (en) * | 2005-08-02 | 2008-01-08 | Micron Technology, Inc. | Method and apparatus for providing color changing thin film material |
| US7332735B2 (en) * | 2005-08-02 | 2008-02-19 | Micron Technology, Inc. | Phase change memory cell and method of formation |
| US20070037316A1 (en) * | 2005-08-09 | 2007-02-15 | Micron Technology, Inc. | Memory cell contact using spacers |
| US7579615B2 (en) | 2005-08-09 | 2009-08-25 | Micron Technology, Inc. | Access transistor for memory device |
| US7304368B2 (en) * | 2005-08-11 | 2007-12-04 | Micron Technology, Inc. | Chalcogenide-based electrokinetic memory element and method of forming the same |
| US7251154B2 (en) | 2005-08-15 | 2007-07-31 | Micron Technology, Inc. | Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance |
| US20070041233A1 (en) * | 2005-08-19 | 2007-02-22 | Seagate Technology Llc | Wake-up of ferroelectric thin films for probe storage |
| US7277313B2 (en) * | 2005-08-31 | 2007-10-02 | Micron Technology, Inc. | Resistance variable memory element with threshold device and method of forming the same |
| US8089110B1 (en) * | 2006-02-09 | 2012-01-03 | Spansion Llc | Switchable memory diodes based on ferroelectric/conjugated polymer heterostructures and/or their composites |
| JP4487963B2 (ja) * | 2006-03-27 | 2010-06-23 | Ｔｄｋ株式会社 | バリスタ及び発光装置 |
| KR100738116B1 (ko) * | 2006-07-06 | 2007-07-12 | 삼성전자주식회사 | 가변 저항 물질을 포함하는 비휘발성 메모리 소자 |
| US7560723B2 (en) * | 2006-08-29 | 2009-07-14 | Micron Technology, Inc. | Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication |
| US8487450B2 (en) | 2007-05-01 | 2013-07-16 | Micron Technology, Inc. | Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems |
| US8987702B2 (en) | 2007-05-01 | 2015-03-24 | Micron Technology, Inc. | Selectively conducting devices, diode constructions, constructions, and diode forming methods |
| US8068405B2 (en) * | 2007-06-30 | 2011-11-29 | Intel Corporation | Ferroelectric memory and method in which polarity of domain of ferroelectric memory is determined using ratio of currents |
| US8134194B2 (en) | 2008-05-22 | 2012-03-13 | Micron Technology, Inc. | Memory cells, memory cell constructions, and memory cell programming methods |
| US8120951B2 (en) | 2008-05-22 | 2012-02-21 | Micron Technology, Inc. | Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods |
| US8467236B2 (en) * | 2008-08-01 | 2013-06-18 | Boise State University | Continuously variable resistor |
| EP2335258B1 (en) * | 2008-09-12 | 2012-05-09 | Imec | Patterned electret structures and methods for manufacturing patterned electret structures |
| CN101510564B (zh) * | 2009-03-27 | 2014-08-06 | 复旦大学 | 一种基于锆钛酸铅材料的隧道开关 |
| CN102142444B (zh) * | 2010-12-15 | 2012-09-05 | 清华大学 | 一种不挥发信息存储单元 |
| FR2993705B1 (fr) * | 2012-07-20 | 2015-05-29 | Thales Sa | Dispositif comportant une pluralite de couches minces |
| EP2940749B1 (de) * | 2013-01-16 | 2018-03-14 | Helmholtz-Zentrum Dresden - Rossendorf e.V. | Komplementärer widerstandsschalter |
| CN107946461B (zh) * | 2017-11-17 | 2021-10-19 | 南方科技大学 | 一种铁电阻变存储器及其写入方法、读取方法和制备方法 |
| CN110379860B (zh) * | 2019-07-12 | 2023-04-25 | 中国科学院合肥物质科学研究院 | 一种实现电极化整流效应的方法 |
| US11476340B2 (en) * | 2019-10-25 | 2022-10-18 | Ohio State Innovation Foundation | Dielectric heterojunction device |
| US11848389B2 (en) | 2020-03-19 | 2023-12-19 | Ohio State Innovation Foundation | Low turn on and high breakdown voltage lateral diode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3623030A (en) * | 1970-05-22 | 1971-11-23 | Nasa | Semiconductor-ferroelectric memory device |
| JPS60182762A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | 薄膜ダイオ−ド |
| US5206829A (en) * | 1990-10-24 | 1993-04-27 | Sarita Thakoor | Thin film ferroelectric electro-optic memory |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
-
1993
- 1993-12-23 BE BE9301444A patent/BE1007902A3/nl not_active IP Right Cessation
-
1994
- 1994-12-14 EP EP94203619A patent/EP0660412A1/en not_active Withdrawn
- 1994-12-20 KR KR1019940035249A patent/KR950021480A/ko not_active Ceased
- 1994-12-20 US US08/359,375 patent/US5512773A/en not_active Expired - Lifetime
- 1994-12-21 JP JP6318432A patent/JPH07202139A/ja active Pending
- 1994-12-23 CN CN94113205A patent/CN1108816A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012509577A (ja) * | 2008-11-19 | 2012-04-19 | マイクロン テクノロジー， インク． | オープン・ボリュームを含む選択デバイス、このデバイスを含むメモリ・デバイスおよびシステム、ならびにこのデバイスの形成方法 |
| US8541770B2 (en) | 2008-11-19 | 2013-09-24 | Micron Technology, Inc. | Select devices including an open volume, memory devices and systems including same, and methods for forming same |
| US8957403B2 (en) | 2008-11-19 | 2015-02-17 | Micron Technology, Inc. | Select devices including an open volume, and related methods, memory devices, and electronic systems |
| JP2010248036A (ja) * | 2009-04-16 | 2010-11-04 | Shinshu Univ | 薄膜導電膜の形成方法 |
| JP2015220445A (ja) * | 2014-05-21 | 2015-12-07 | 国立大学法人金沢大学 | 抵抗変化型メモリ及び抵抗変化型メモリの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5512773A (en) | 1996-04-30 |
| BE1007902A3 (nl) | 1995-11-14 |
| CN1108816A (zh) | 1995-09-20 |
| KR950021480A (ko) | 1995-07-26 |
| EP0660412A1 (en) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07202139A (ja) | スイッチング素子 | |
| EP0657936B1 (en) | Tunnel diode and memory device comprising the same | |
| US6066868A (en) | Ferroelectric based memory devices utilizing hydrogen barriers and getters | |
| US6121648A (en) | Ferroelectric based memory devices utilizing hydrogen getters and recovery annealing | |
| US6642539B2 (en) | Epitaxial template and barrier for the integration of functional thin film metal oxide heterostructures on silicon | |
| US12232329B2 (en) | Stacked ferroelectric structure | |
| US5555486A (en) | Hybrid metal/metal oxide electrodes for ferroelectric capacitors | |
| US20250118493A1 (en) | Ferroelectric Capacitor, Ferroelectric Field Effect Transistor, and Method Used in Forming an Electronic Device Comprising Conductive Material and Ferroelectric Material | |
| US20180286987A1 (en) | Nonvolatile memory device | |
| KR20190008048A (ko) | 강유전성 메모리 소자 | |
| Wouters et al. | Electrical conductivity in ferroelectric thin films | |
| US20250344400A1 (en) | Anti-ferroelectric tunnel junction with asymmetrical metal electrodes | |
| US5977577A (en) | Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation | |
| US6194751B1 (en) | Ferroelectric based memory devices utilizing low Curie point ferroelectrics and encapsulation | |
| CN114975472A (zh) | 半导体结构及其形成方法 | |
| US6538273B2 (en) | Ferroelectric transistor and method for fabricating it | |
| Lee et al. | Variation of Electrical Conduction Phenomena of Pt/(B a, S r) T i O 3/Pt Capacitors by Different Top Electrode Formation Processes | |
| Lim et al. | The role of buffer layer in strontium bismuth tantalate based ferroelectric gate mos structures for non-volatile non destructive read out memory applications | |
| US20240145571A1 (en) | Inserting inhibition layer for inducing antiferroelectricity to ferroelectric structure | |
| Dhote et al. | Low temperature growth and reliability of ferroelectric memory cell integrated on Si with conducting barrier stack | |
| US20250365980A1 (en) | Ferroelectric tunnel junctions with conductive electrodes having asymmetric nitrogen or oxygen profiles | |
| KR100363393B1 (ko) | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 | |
| Lim et al. | The role of leakge current on the memory window and memory retention in MFIS structure | |
| Kim et al. | Effect of insulator on memory window of metal-ferroelectric-insulator-semiconductor-field effect transistor (MEFISFET)-non-destructive readout memory devices | |
| CN117580364A (zh) | 铁电结构、集成电路与其形成方法 |