JPH07202140A - 半導体メモリ・システム - Google Patents
半導体メモリ・システムInfo
- Publication number
- JPH07202140A JPH07202140A JP6269386A JP26938694A JPH07202140A JP H07202140 A JPH07202140 A JP H07202140A JP 6269386 A JP6269386 A JP 6269386A JP 26938694 A JP26938694 A JP 26938694A JP H07202140 A JPH07202140 A JP H07202140A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory system
- semiconductor memory
- signal
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000015654 memory Effects 0.000 claims abstract description 82
- 238000003491 array Methods 0.000 claims abstract description 6
- 230000004044 response Effects 0.000 claims description 12
- 239000000872 buffer Substances 0.000 abstract description 13
- 101000898746 Streptomyces clavuligerus Clavaminate synthase 1 Proteins 0.000 abstract description 7
- 238000013461 design Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000013459 approach Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 101100219622 Escherichia coli (strain K12) casC gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 101150111685 cas4 gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013506 data mapping Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Dram (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 同世代技術によるメモリ・チップを使用可能
とするメモリ・チップ・アーキテクチャを提供する。 【構成】 単一の制御信号を介して、少なくとも複数の
データ・ビットの独立の制御を可能とする多ビット・デ
ータ制御機能を実現する半導体メモリ・チップ・アーキ
テクチャが示される。論理的に構成されるメモリ・チッ
プが２N×４ チップとして構成され、１制御信号（ＣＡ
Ｓ０）が単一のデータ・ビットをイネーブルし、別の制
御信号（ＣＡＳ１）が残りの３データ・ビットをイネー
ブルする。チップ上のデータ制御をこのように構成する
ことにより、最小数の制御信号が使用されるように、モ
ジュール設計を最適化することが可能となる。
とするメモリ・チップ・アーキテクチャを提供する。 【構成】 単一の制御信号を介して、少なくとも複数の
データ・ビットの独立の制御を可能とする多ビット・デ
ータ制御機能を実現する半導体メモリ・チップ・アーキ
テクチャが示される。論理的に構成されるメモリ・チッ
プが２N×４ チップとして構成され、１制御信号（ＣＡ
Ｓ０）が単一のデータ・ビットをイネーブルし、別の制
御信号（ＣＡＳ１）が残りの３データ・ビットをイネー
ブルする。チップ上のデータ制御をこのように構成する
ことにより、最小数の制御信号が使用されるように、モ
ジュール設計を最適化することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ・アレイが
各チップ・アクセス・サイクルにおいて複数データ・ビ
ットを提供する半導体メモリ・アレイ・アーキテクチャ
に関し、特に、データ・ビットのサブセットが独立にア
クセスされるアレイに関する。
各チップ・アクセス・サイクルにおいて複数データ・ビ
ットを提供する半導体メモリ・アレイ・アーキテクチャ
に関し、特に、データ・ビットのサブセットが独立にア
クセスされるアレイに関する。
【０００２】
【従来の技術】半導体メモリ技術の開発において、新規
技術の開発コストはメモリ製品の各後続の世代が、前世
代の４倍のメモリ・ビットを含むことを実現することを
目指している。例えばダイナミックＲＡＭ（ＤＲＡＭ）
製品は、１メガビット（Ｍｂ）、４Ｍｂ、１６Ｍｂそし
て６４Ｍｂの幾何的シリーズの道をたどった。（１メガ
ビットは２20または１，０４８，５７６ビットに相
当。）
技術の開発コストはメモリ製品の各後続の世代が、前世
代の４倍のメモリ・ビットを含むことを実現することを
目指している。例えばダイナミックＲＡＭ（ＤＲＡＭ）
製品は、１メガビット（Ｍｂ）、４Ｍｂ、１６Ｍｂそし
て６４Ｍｂの幾何的シリーズの道をたどった。（１メガ
ビットは２20または１，０４８，５７６ビットに相
当。）
【０００３】各世代は前世代と類似の機能及び構成機構
を提供するように努めるが、アドレッシング方法の互換
性は、ランダム・アクセス・メモリ（ＲＡＭ）の各後続
の世代が追加のアドレス入力信号を使用することによ
り、そうした世代のメモリ・デバイスにおいて見い出さ
れる増加メモリ・セルをアドレスするように指向され
る。追加のアドレス入力信号は、ＤＲＡＭメモリ・デバ
イスのメモリの深さを増すように作用する。深さまたは
総アドレス可能メモリの増加は、システム・レベルにお
けるメモリの利用度を越えるために、１個のＤＲＡＭチ
ップにつき単一のビットだけを提供する従来の手法が変
更され、データ・ビットの異なる細分性が提供されるよ
うになった。例えば１６ＭｂのＤＲＡＭは、１６Ｍｂ×
１、４Ｍｂ×４、２Ｍｂ×８または１Ｍｂ×１６の構成
により提供される。（こうした指定の"×ｎ"部分は"by
ｎ"、例えば"by １"と呼ばれる。）前世代の４個の×１
チップを置換するために、１個の×４チップが使用され
る。これらの幅広の入出力チップは、後の世代の技術が
全く新たなアドレッシング方法の設計を必要とせずに、
前世代を機能的に置換することを可能とする。
を提供するように努めるが、アドレッシング方法の互換
性は、ランダム・アクセス・メモリ（ＲＡＭ）の各後続
の世代が追加のアドレス入力信号を使用することによ
り、そうした世代のメモリ・デバイスにおいて見い出さ
れる増加メモリ・セルをアドレスするように指向され
る。追加のアドレス入力信号は、ＤＲＡＭメモリ・デバ
イスのメモリの深さを増すように作用する。深さまたは
総アドレス可能メモリの増加は、システム・レベルにお
けるメモリの利用度を越えるために、１個のＤＲＡＭチ
ップにつき単一のビットだけを提供する従来の手法が変
更され、データ・ビットの異なる細分性が提供されるよ
うになった。例えば１６ＭｂのＤＲＡＭは、１６Ｍｂ×
１、４Ｍｂ×４、２Ｍｂ×８または１Ｍｂ×１６の構成
により提供される。（こうした指定の"×ｎ"部分は"by
ｎ"、例えば"by １"と呼ばれる。）前世代の４個の×１
チップを置換するために、１個の×４チップが使用され
る。これらの幅広の入出力チップは、後の世代の技術が
全く新たなアドレッシング方法の設計を必要とせずに、
前世代を機能的に置換することを可能とする。
【０００４】半導体メモリ・デバイスの製作において、
複数のＤＲＡＭチップをシングル・イン・ライン・パッ
ケージ（ＳＩＰ）またはシングル・イン・ライン・メモ
リ・モジュール（ＳＩＭＭ）と呼ばれる単一アセンブリ
またはサブ・アセンブリ上にパッケージすることが一般
的である。こうしたＳＩＰまたはＳＩＭＭにおいては、
メモリ・コンポーネントがアクセスされるメモリ・デー
タをバイトとして知られる単位により、ホスト・プロセ
ッサまたはシステムに提供するように構成される。各デ
ータ・バイトは、通常、８データ・ビットを含み、各ビ
ットはメモリ・システムを構成する複数のＤＲＡＭチッ
プの１出力により供給される。メモリ・システムがホス
ト・プロセッサに提供するバイト数は、ＤＲＡＭの細分
性と同様、通常は２の累乗にもとづく。前世代のプロセ
ッサは、２つの同時バイト情報を提供するメモリ・シス
テムを使用したが、当世代のプロセッサは通常、４また
は８同時バイト・データを提供するメモリ・システムを
使用する。メモリ・システム内で使用されるメモリ・チ
ップ数が、提供される同時バイト数に比例して増加しな
いように、より幅広の入出力ＤＲＡＭチップが使用され
る。すなわち、１Ｍｂメモリ世代では、メモリ・システ
ムは通常×１チップにより構成されたが、４Ｍｂメモリ
世代では、メモリ・システムは通常×４メモリ・チップ
により構成される。これらの幅広の入出力メモリ・チッ
プを有するＳＩＰまたはＳＩＭＭの構成は、むしろ単純
化された。
複数のＤＲＡＭチップをシングル・イン・ライン・パッ
ケージ（ＳＩＰ）またはシングル・イン・ライン・メモ
リ・モジュール（ＳＩＭＭ）と呼ばれる単一アセンブリ
またはサブ・アセンブリ上にパッケージすることが一般
的である。こうしたＳＩＰまたはＳＩＭＭにおいては、
メモリ・コンポーネントがアクセスされるメモリ・デー
タをバイトとして知られる単位により、ホスト・プロセ
ッサまたはシステムに提供するように構成される。各デ
ータ・バイトは、通常、８データ・ビットを含み、各ビ
ットはメモリ・システムを構成する複数のＤＲＡＭチッ
プの１出力により供給される。メモリ・システムがホス
ト・プロセッサに提供するバイト数は、ＤＲＡＭの細分
性と同様、通常は２の累乗にもとづく。前世代のプロセ
ッサは、２つの同時バイト情報を提供するメモリ・シス
テムを使用したが、当世代のプロセッサは通常、４また
は８同時バイト・データを提供するメモリ・システムを
使用する。メモリ・システム内で使用されるメモリ・チ
ップ数が、提供される同時バイト数に比例して増加しな
いように、より幅広の入出力ＤＲＡＭチップが使用され
る。すなわち、１Ｍｂメモリ世代では、メモリ・システ
ムは通常×１チップにより構成されたが、４Ｍｂメモリ
世代では、メモリ・システムは通常×４メモリ・チップ
により構成される。これらの幅広の入出力メモリ・チッ
プを有するＳＩＰまたはＳＩＭＭの構成は、むしろ単純
化された。
【０００５】高信頼性のシステムでは、メモリ・システ
ムに関連するエラー訂正の有無に関わらず、ある種のエ
ラー検出を使用することが望ましい。エラー検出を実現
する最も単純な方法は、各バイトにそのバイト内の全て
のビットの関数である単一の"パリティ"・ビットを追加
することである。今日、８ビット・バイトに９番目のパ
リティ・ビットを追加することが一般的である。追加ビ
ットは９ビット・バイト構成を収容可能なメモリ・シス
テムを要求する。この要求は、かつてはメモリ・システ
ムを９の倍数の×１チップにより構成することにより満
たされた。しかしながら、上述のように１Ｍｂ世代以降
のメモリ世代においては、×１メモリ・チップを使用す
ると、メモリ・システムに含まれる総メモリが実際に使
用可能な量を越えてしまう。更にＤＲＡＭメモリ・シス
テム構成の共通機構によれば、各９ビット・バイトが独
立にアクセス可能である。従って、４バイトまたは８バ
イトのデータを同時に提供するメモリ・システムにおい
て、各バイトがアドレス可能でなければならない。
ムに関連するエラー訂正の有無に関わらず、ある種のエ
ラー検出を使用することが望ましい。エラー検出を実現
する最も単純な方法は、各バイトにそのバイト内の全て
のビットの関数である単一の"パリティ"・ビットを追加
することである。今日、８ビット・バイトに９番目のパ
リティ・ビットを追加することが一般的である。追加ビ
ットは９ビット・バイト構成を収容可能なメモリ・シス
テムを要求する。この要求は、かつてはメモリ・システ
ムを９の倍数の×１チップにより構成することにより満
たされた。しかしながら、上述のように１Ｍｂ世代以降
のメモリ世代においては、×１メモリ・チップを使用す
ると、メモリ・システムに含まれる総メモリが実際に使
用可能な量を越えてしまう。更にＤＲＡＭメモリ・シス
テム構成の共通機構によれば、各９ビット・バイトが独
立にアクセス可能である。従って、４バイトまたは８バ
イトのデータを同時に提供するメモリ・システムにおい
て、各バイトがアドレス可能でなければならない。
【０００６】この細分性問題に対する解決法が、Neal及
びPoteetによる米国特許第５０８９９９３号において提
案されており、そこでは上記問題に対して２つのアプロ
ーチが述べられている。２５６Ｋバイト×３６ビット
（４つの９ビット・ワード）として構成されるＳＩＰま
たはＳＩＭＭを設計する上で、彼らは２５６Ｋ×４構成
の８個の１Ｍｂ ＤＲＡＭと、２５６Ｋｂ×１構成の４
個の２５６Ｋｂ ＤＲＡＭの、合計１２個のメモリ・チ
ップを使用することを述べている。このアプローチに関
する問題は、メモリ・プロセッシング及び開発技術が同
一技術による異なる密度のチップの製造を可能としない
ことである。メモリ開発は各後続の世代の製品のチップ
密度に関し４倍の増加を要求するだけでなく、性能の向
上すなわちアクセス時間の低減などを要求する。従っ
て、２５６Ｋｂである前世代のものと同じ性能を有する
１Ｍｂ ＤＲＡＭを見い出すことは稀である。１Ｍｂ
ＤＲＡＭが２５６Ｋｂ ＤＲＡＭにより指定される遅い
レートで動作される限り、提案される組合わせは現実的
と言える。
びPoteetによる米国特許第５０８９９９３号において提
案されており、そこでは上記問題に対して２つのアプロ
ーチが述べられている。２５６Ｋバイト×３６ビット
（４つの９ビット・ワード）として構成されるＳＩＰま
たはＳＩＭＭを設計する上で、彼らは２５６Ｋ×４構成
の８個の１Ｍｂ ＤＲＡＭと、２５６Ｋｂ×１構成の４
個の２５６Ｋｂ ＤＲＡＭの、合計１２個のメモリ・チ
ップを使用することを述べている。このアプローチに関
する問題は、メモリ・プロセッシング及び開発技術が同
一技術による異なる密度のチップの製造を可能としない
ことである。メモリ開発は各後続の世代の製品のチップ
密度に関し４倍の増加を要求するだけでなく、性能の向
上すなわちアクセス時間の低減などを要求する。従っ
て、２５６Ｋｂである前世代のものと同じ性能を有する
１Ｍｂ ＤＲＡＭを見い出すことは稀である。１Ｍｂ
ＤＲＡＭが２５６Ｋｂ ＤＲＡＭにより指定される遅い
レートで動作される限り、提案される組合わせは現実的
と言える。
【０００７】Neal及びPoteetにより提案される前述の解
決法は、全てが同世代の技術による複数のチップを使用
するが、２つの異なるメモリ・チップ・アーキテクチャ
を要求する。１Ｍｂの密度を有する新チップの設計は、
４個の別々の２５６Ｋｂ×１メモリとして構成され、ク
ワッドＣＡＳとして指定される。チップ上の４個のメモ
リの各々は、異なる列アドレス・ストローブ（ＣＡＳ）
入力（ＣＡＳ１．．．ＣＡＳ４）に応答し、各ＣＡＳｎ
は４つのデータ入出力ポートの１つを選択する。彼らが
述べる解決法は、複数の×４チップから成るメモリ・シ
ステムに対して作用するように意図されている。複数の
×８（幅広入出力）メモリ・チップから成るメモリ・シ
ステムに対して、この解決法を拡張するためには指定さ
れる "クワッドＣＡＳ" チップに対する相当数の別々の
ＣＡＳ入力の増加が必要となる。従って、複数の×８チ
ップを使用することは、８ウェイＣＡＳチップを要求す
ることになる。
決法は、全てが同世代の技術による複数のチップを使用
するが、２つの異なるメモリ・チップ・アーキテクチャ
を要求する。１Ｍｂの密度を有する新チップの設計は、
４個の別々の２５６Ｋｂ×１メモリとして構成され、ク
ワッドＣＡＳとして指定される。チップ上の４個のメモ
リの各々は、異なる列アドレス・ストローブ（ＣＡＳ）
入力（ＣＡＳ１．．．ＣＡＳ４）に応答し、各ＣＡＳｎ
は４つのデータ入出力ポートの１つを選択する。彼らが
述べる解決法は、複数の×４チップから成るメモリ・シ
ステムに対して作用するように意図されている。複数の
×８（幅広入出力）メモリ・チップから成るメモリ・シ
ステムに対して、この解決法を拡張するためには指定さ
れる "クワッドＣＡＳ" チップに対する相当数の別々の
ＣＡＳ入力の増加が必要となる。従って、複数の×８チ
ップを使用することは、８ウェイＣＡＳチップを要求す
ることになる。
【０００８】２の整数乗でないバイト・サイズを扱う問
題解決のための上述の各アプローチにおいて、上記解決
法は９番目のデータ・ビットを提供するためだけに、１
個以上の専用のチップを使用する。
題解決のための上述の各アプローチにおいて、上記解決
法は９番目のデータ・ビットを提供するためだけに、１
個以上の専用のチップを使用する。
【０００９】
【発明が解決しようとする課題】本発明の目的は、様々
なモジュール構成を提供するために、同世代技術による
メモリ・チップを使用可能とするメモリ・チップ・デー
タ・マッピング・アーキテクチャを提供することであ
る。
なモジュール構成を提供するために、同世代技術による
メモリ・チップを使用可能とするメモリ・チップ・デー
タ・マッピング・アーキテクチャを提供することであ
る。
【００１０】本発明の別の目的は、最小数の制御信号を
使用する多数のモジュール構成を提供することである。
使用する多数のモジュール構成を提供することである。
【００１１】更に本発明の別の目的は、データ入出力チ
ップ・マッピングにおいて非対称ＣＡＳを有するメモリ
・モジュールを提供することである。
ップ・マッピングにおいて非対称ＣＡＳを有するメモリ
・モジュールを提供することである。
【００１２】
【課題を解決するための手段】本発明のこれらの及び他
の目的が、単一の制御信号を介して、少なくとも複数の
データ・ビットの独立の制御を可能とする多ビット・デ
ータ制御機能の実現により達成される。例えば、論理的
に構成されるメモリ・チップが２N ×４チップとして構
成され、１制御信号（ＣＡＳ０）が単一のデータ・ビッ
トをイネーブルし、別の制御信号（ＣＡＳ１）が残りの
３データ・ビットをイネーブルする。チップ上のデータ
制御をこのように構成することにより、最小数の制御信
号が使用されるように、モジュール設計を最適化するこ
とが可能となる。
の目的が、単一の制御信号を介して、少なくとも複数の
データ・ビットの独立の制御を可能とする多ビット・デ
ータ制御機能の実現により達成される。例えば、論理的
に構成されるメモリ・チップが２N ×４チップとして構
成され、１制御信号（ＣＡＳ０）が単一のデータ・ビッ
トをイネーブルし、別の制御信号（ＣＡＳ１）が残りの
３データ・ビットをイネーブルする。チップ上のデータ
制御をこのように構成することにより、最小数の制御信
号が使用されるように、モジュール設計を最適化するこ
とが可能となる。
【００１３】本発明は添付図を参照しながら、以降でよ
り詳細に説明される。
り詳細に説明される。
【００１４】
【実施例】図１を参照すると、本発明のアプリケーショ
ンを表す典型的なＤＲＡＭチップ構成が示される。特定
の実施例が示されるが、少なくとも４つのデータ入出力
パッドを有する任意のマトリクス構成のメモリが、本発
明を実施するために使用される。データ入力及びデータ
出力の説明についても含まれることが理解されよう。デ
ータが実際に転送される方向は、特定のデータ入出力ラ
インの制御によるため、本発明には関係しない。
ンを表す典型的なＤＲＡＭチップ構成が示される。特定
の実施例が示されるが、少なくとも４つのデータ入出力
パッドを有する任意のマトリクス構成のメモリが、本発
明を実施するために使用される。データ入力及びデータ
出力の説明についても含まれることが理解されよう。デ
ータが実際に転送される方向は、特定のデータ入出力ラ
インの制御によるため、本発明には関係しない。
【００１５】図示のように、チップ１０は２５６Ｋ×４
として構成される１Ｍｂ ＤＲＡＭであり、アドレス入
力１２に従来の時分割マルチプレクス方式により供給さ
れるアドレス入力信号に応答する。アクセス・サイクル
の第１部分において、９本の行アドレス信号が行アドレ
ス・バッファ１３に供給され、バッファ１３はこの信号
を２つの行デコーダ回路１１ａ及び１１ｂに供給し、こ
れらが次にメモリ・サブアレイ１０ａ、１０ｂ、１０ｃ
及び１０ｄ内の行ラインを選択する。アクセス・サイク
ルの第２部分において、９本の列アドレス信号が列アド
レス・バッファ１５に供給され、これがその出力信号を
複数のセンス増幅器、中間バッファ及びマルチプレクサ
１７に供給し、それによりデータ入出力バッファ１８ａ
乃至１８ｄを介して結合される４つの特定のビットが選
択される。また、２つの異なる列アドレス・ストローブ
（ＣＡＳ）信号ＣＡＳ０及びＣＡＳ１が、クロック発生
器及び制御回路３１に供給される。
として構成される１Ｍｂ ＤＲＡＭであり、アドレス入
力１２に従来の時分割マルチプレクス方式により供給さ
れるアドレス入力信号に応答する。アクセス・サイクル
の第１部分において、９本の行アドレス信号が行アドレ
ス・バッファ１３に供給され、バッファ１３はこの信号
を２つの行デコーダ回路１１ａ及び１１ｂに供給し、こ
れらが次にメモリ・サブアレイ１０ａ、１０ｂ、１０ｃ
及び１０ｄ内の行ラインを選択する。アクセス・サイク
ルの第２部分において、９本の列アドレス信号が列アド
レス・バッファ１５に供給され、これがその出力信号を
複数のセンス増幅器、中間バッファ及びマルチプレクサ
１７に供給し、それによりデータ入出力バッファ１８ａ
乃至１８ｄを介して結合される４つの特定のビットが選
択される。また、２つの異なる列アドレス・ストローブ
（ＣＡＳ）信号ＣＡＳ０及びＣＡＳ１が、クロック発生
器及び制御回路３１に供給される。
【００１６】データ入出力バッファはＣＡＳ信号により
ストローブされ、データが４つのデータ・パッドＤＱ
０、ＤＱ１、ＤＱ２及びＤＱ３の１つを介して入力また
は出力される。
ストローブされ、データが４つのデータ・パッドＤＱ
０、ＤＱ１、ＤＱ２及びＤＱ３の１つを介して入力また
は出力される。
【００１７】外部的に供給されるＣＡＳ信号は、メモリ
・チップの特定部分に対するクロック信号として作用
し、メモリ・チップ上の内部クロック及びタイミング信
号を開始するために使用される。
・チップの特定部分に対するクロック信号として作用
し、メモリ・チップ上の内部クロック及びタイミング信
号を開始するために使用される。
【００１８】データ入出力バッファはＣＡＳ信号により
ストローブされ、データが４つのデータ・パッドＤＱ
１、ＤＱ２、ＤＱ３及びＤＱ４の１つを介して入力また
は出力される。ＣＡＳ０信号はバッファ１８ａに接続さ
れ、データ・ビットＤＱ１を制御する。ＣＡＳ１信号は
３つの残りのバッファ１８ｂ、１８ｃ及び１８ｄに接続
され、データ・ビットＤＱ２、ＤＱ３及びＤＱ４を制御
する。
ストローブされ、データが４つのデータ・パッドＤＱ
１、ＤＱ２、ＤＱ３及びＤＱ４の１つを介して入力また
は出力される。ＣＡＳ０信号はバッファ１８ａに接続さ
れ、データ・ビットＤＱ１を制御する。ＣＡＳ１信号は
３つの残りのバッファ１８ｂ、１８ｃ及び１８ｄに接続
され、データ・ビットＤＱ２、ＤＱ３及びＤＱ４を制御
する。
【００１９】通常のオペレーションでは、チップまたは
ＳＩＭＭのデータ入出力パッドの構成に依存して、１本
乃至２本のＣＡＳ信号が存在する。メモリ・サイクルの
間に単一のＣＡＳ信号が存在する場合には、１データ・
ビットまたは３データ・ビットが活動状態となる。両方
のＣＡＳ信号が存在する場合には、４つの全てのビット
が活動状態となる。ＤＲＡＭチップに供給される様々な
信号間の特定のタイミングを示す情報が必要な場合に
は、本願において参照される上記特許を参照されたい。
ＳＩＭＭのデータ入出力パッドの構成に依存して、１本
乃至２本のＣＡＳ信号が存在する。メモリ・サイクルの
間に単一のＣＡＳ信号が存在する場合には、１データ・
ビットまたは３データ・ビットが活動状態となる。両方
のＣＡＳ信号が存在する場合には、４つの全てのビット
が活動状態となる。ＤＲＡＭチップに供給される様々な
信号間の特定のタイミングを示す情報が必要な場合に
は、本願において参照される上記特許を参照されたい。
【００２０】図２は、図１のデバイスと同じタイプの２
つのＣＡＳ入力を有する、１Ｍｂ×４構成の４Ｍｂメモ
リの代表的パッケージを表す。図３は２個の異なるタイ
プのＤＲＡＭチップを使用する、４バイト×３６パリテ
ィ７２ピンＳＩＭＭアーキテクチャの１例を示す。３個
のチップは×１及び×３として構成され、残りのチップ
は×４チップとして構成される。ここでＣＡＳ０は２個
の×４チップ、及び第３のチップの×１部分を制御す
る。ＣＡＳ１は３個のチップの３つの×３部分を制御す
る。更に各ＣＡＳは３個のチップをドライブするため
に、非対称にバランスされる。
つのＣＡＳ入力を有する、１Ｍｂ×４構成の４Ｍｂメモ
リの代表的パッケージを表す。図３は２個の異なるタイ
プのＤＲＡＭチップを使用する、４バイト×３６パリテ
ィ７２ピンＳＩＭＭアーキテクチャの１例を示す。３個
のチップは×１及び×３として構成され、残りのチップ
は×４チップとして構成される。ここでＣＡＳ０は２個
の×４チップ、及び第３のチップの×１部分を制御す
る。ＣＡＳ１は３個のチップの３つの×３部分を制御す
る。更に各ＣＡＳは３個のチップをドライブするため
に、非対称にバランスされる。
【００２１】ＣＡＳ信号及びデータ入出力マッピングの
非対称の割当てに関する別の実施例も可能である。高密
度ＤＲＡＭメモリでは、チップ・アーキテクチャ構成が
２N×４、２N×８、２N×１６或いは２N ×３２体系を
含むことが予想される。ここでＮは１６乃至３０の範囲
に含まれる。エラー訂正またはパリティ・ビットが要求
される場合、こうしたデータ入出力体系は既に述べた２
５６Ｋ×４体系の場合と同じ問題を提供する。本発明は
ＣＡＳ制御式データ入出力体系を、×８チップにおいて
×５及び×３に変更することにより、こうした体系に容
易に適応される。他の組合わせも、単一バイトとしてア
クセス要求される特定のビット数に応じて、容易に導出
される。
非対称の割当てに関する別の実施例も可能である。高密
度ＤＲＡＭメモリでは、チップ・アーキテクチャ構成が
２N×４、２N×８、２N×１６或いは２N ×３２体系を
含むことが予想される。ここでＮは１６乃至３０の範囲
に含まれる。エラー訂正またはパリティ・ビットが要求
される場合、こうしたデータ入出力体系は既に述べた２
５６Ｋ×４体系の場合と同じ問題を提供する。本発明は
ＣＡＳ制御式データ入出力体系を、×８チップにおいて
×５及び×３に変更することにより、こうした体系に容
易に適応される。他の組合わせも、単一バイトとしてア
クセス要求される特定のビット数に応じて、容易に導出
される。
【００２２】図４は８バイト、７２ビット・パリティＳ
ＩＭＭとしての本発明の別の実施例を表し、２N×４構
成の他に、２N×３及び２N×５ として構成されるチッ
プによる２N×８ ＤＲＡＭアーキテクチャを用いて実現
される。３個の×３チップまたは１個の×４チップと１
個の×５チップの組合わせが、８つの各ＣＡＳ入力に対
して要求される９ビット・バイトを形成するために使用
される。６４Ｍｂ ＤＲＡＭ技術を使用することによ
り、８Ｍｂ×３／８Ｍｂ×５及び８Ｍｂ×４／８Ｍｂ×
４として構成される８Ｍｂ×８（Ｎ＝２３）のチップ・
アーキテクチャが使用可能となる。
ＩＭＭとしての本発明の別の実施例を表し、２N×４構
成の他に、２N×３及び２N×５ として構成されるチッ
プによる２N×８ ＤＲＡＭアーキテクチャを用いて実現
される。３個の×３チップまたは１個の×４チップと１
個の×５チップの組合わせが、８つの各ＣＡＳ入力に対
して要求される９ビット・バイトを形成するために使用
される。６４Ｍｂ ＤＲＡＭ技術を使用することによ
り、８Ｍｂ×３／８Ｍｂ×５及び８Ｍｂ×４／８Ｍｂ×
４として構成される８Ｍｂ×８（Ｎ＝２３）のチップ・
アーキテクチャが使用可能となる。
【００２３】図５は本発明を用いる別のメモリ・システ
ムを表し、ここでは４バイト、３６ビット・パリティＳ
ＩＭＭが構成される。４つの各ＣＡＳ入力に対して要求
される９ビット・バイトを形成するために、２N×９／
×７構成と同様、２N×９／×２／×５として構成され
る２N×１６ ＤＲＡＭアーキテクチャによるチップと、
前世代からの２N×４ 構成のチップが使用される。すな
わち、１６Ｍｂ ＤＲＡＭ技術を使用することにより、
１Ｍｂ×９／×２／×５及び１Ｍｂ×９／×７として構
成される１Ｍｂ×１６のチップ・アーキテクチャが、前
世代からの１Ｍｂ×４と共に使用される。
ムを表し、ここでは４バイト、３６ビット・パリティＳ
ＩＭＭが構成される。４つの各ＣＡＳ入力に対して要求
される９ビット・バイトを形成するために、２N×９／
×７構成と同様、２N×９／×２／×５として構成され
る２N×１６ ＤＲＡＭアーキテクチャによるチップと、
前世代からの２N×４ 構成のチップが使用される。すな
わち、１６Ｍｂ ＤＲＡＭ技術を使用することにより、
１Ｍｂ×９／×２／×５及び１Ｍｂ×９／×７として構
成される１Ｍｂ×１６のチップ・アーキテクチャが、前
世代からの１Ｍｂ×４と共に使用される。
【００２４】本発明のアプリケーションでは、チップ部
品番号の数が最小化され、この機構を収容することが望
ましい。図３を再度参照すると、×３／×１チップが×
４チップとして機能するように変更することにより、×
４チップが提供されることが理解される。これは図６に
示されるように、各構成チップに最小の論理回路を追加
することにより達成される。図６は図１のチップ内のデ
ータ入出力回路の変形を示し、ここではデータ入出力回
路の１つの制御を可能にするために、モード制御信号が
提供される。モード制御信号が１状態の時、論理ゲート
５０の出力がＤＱ１のデータ入出力がＣＡＳ０クロック
信号に応答することを許可する。こうした状態の下で
は、ＤＲＡＭチップは前述のように動作する。モード制
御信号が反対の状態の時には、ＤＱ１のデータ入出力は
ＣＡＳ１に応答し、ＤＱ１を残りのデータ入出力回路と
同時にイネーブルにする。すなわち、チップ自体は×４
チップとして応答する。モード制御入力を使用すること
により、図３のＳＩＭＭにおいて使用される全てのチッ
プに対して、同一のチップ部品番号が使用可能となる。
図７に、モード・ピンＭを使用するチップ・パッケージ
のピン出力が示される。モード制御ピンＭを固定電圧源
に接続することにより、所望のモード制御信号がＳＩＭ
Ｍレベルにおいて容易に供給される。
品番号の数が最小化され、この機構を収容することが望
ましい。図３を再度参照すると、×３／×１チップが×
４チップとして機能するように変更することにより、×
４チップが提供されることが理解される。これは図６に
示されるように、各構成チップに最小の論理回路を追加
することにより達成される。図６は図１のチップ内のデ
ータ入出力回路の変形を示し、ここではデータ入出力回
路の１つの制御を可能にするために、モード制御信号が
提供される。モード制御信号が１状態の時、論理ゲート
５０の出力がＤＱ１のデータ入出力がＣＡＳ０クロック
信号に応答することを許可する。こうした状態の下で
は、ＤＲＡＭチップは前述のように動作する。モード制
御信号が反対の状態の時には、ＤＱ１のデータ入出力は
ＣＡＳ１に応答し、ＤＱ１を残りのデータ入出力回路と
同時にイネーブルにする。すなわち、チップ自体は×４
チップとして応答する。モード制御入力を使用すること
により、図３のＳＩＭＭにおいて使用される全てのチッ
プに対して、同一のチップ部品番号が使用可能となる。
図７に、モード・ピンＭを使用するチップ・パッケージ
のピン出力が示される。モード制御ピンＭを固定電圧源
に接続することにより、所望のモード制御信号がＳＩＭ
Ｍレベルにおいて容易に供給される。
【００２５】本発明の特徴は、各マルチチップ・モジュ
ール（ＳＩＭＭ）において、奇数の倍数のデータ入出力
の組合わせを含むチップ・アーキテクチャを構成するこ
とである。この特徴はシステムにおいて必要な９ビット
・バイトを提供するために要求される。
ール（ＳＩＭＭ）において、奇数の倍数のデータ入出力
の組合わせを含むチップ・アーキテクチャを構成するこ
とである。この特徴はシステムにおいて必要な９ビット
・バイトを提供するために要求される。
【００２６】本発明の重要な利点は、各チップがたった
１つの余分なまたは２つのＣＡＳ入力を含むように要求
されるだけであり、より好適に設計される代替パッケー
ジング構成を可能とすることである。クワッドＣＡＳ解
決法の問題は、 "クワッドＣＡＳ" 設計における追加の
ＣＡＳ入力に専用の、３つの追加の入力パッドが要求さ
れることである。×８"オクタルＣＡＳ"の利用は、各チ
ップに８つの追加のＣＡＳ入力を要求する。
１つの余分なまたは２つのＣＡＳ入力を含むように要求
されるだけであり、より好適に設計される代替パッケー
ジング構成を可能とすることである。クワッドＣＡＳ解
決法の問題は、 "クワッドＣＡＳ" 設計における追加の
ＣＡＳ入力に専用の、３つの追加の入力パッドが要求さ
れることである。×８"オクタルＣＡＳ"の利用は、各チ
ップに８つの追加のＣＡＳ入力を要求する。
【００２７】当業者には、前世代の技術またはより複雑
なクワッドＣＡＳアーキテクチャを使用するように選択
する場合、本発明が従来技術の概念とも組合わされるこ
とが理解されよう。
なクワッドＣＡＳアーキテクチャを使用するように選択
する場合、本発明が従来技術の概念とも組合わされるこ
とが理解されよう。
【００２８】本発明は限られた実施例に関して述べられ
てきたが、当業者には、本発明の詳細に関する多くの変
更が理解されよう。例えば、データ入出力回路を制御す
るために、外部ＣＡＳクロック信号が内部生成されるク
ロック信号により補足されてもよい。
てきたが、当業者には、本発明の詳細に関する多くの変
更が理解されよう。例えば、データ入出力回路を制御す
るために、外部ＣＡＳクロック信号が内部生成されるク
ロック信号により補足されてもよい。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）アドレス可能なメモリ・セルの少な
くとも１のアレイと、単一のメモリ・アクセス・サイク
ル内で複数の上記メモリ・セルをアドレスする手段と、
第１のクロック信号に応答して、第１の奇数の上記アド
レス・セルをアクセスし、第２のクロック信号に応答し
て、第２の奇数の上記アドレス・セルをアクセスし、上
記第１及び第２の奇数の一方が１よりも大きい回路手段
と、を含む半導体メモリ・システム。 （２）上記第１の奇数が１であり、上記第２の奇数が３
である、上記（１）記載の半導体メモリ・システム。 （３）上記第１及び第２のクロック信号が同一のメモリ
・アクセス・サイクルにおいて供給される、上記（１）
記載の半導体メモリ・システム。 （４）上記第１の奇数が３であり、上記第２の奇数が５
である、上記（１）記載の半導体メモリ・システム。 （５）追加のアドレス・セルをアクセスする第３のクロ
ック信号が提供される、上記（１）記載の半導体メモリ
・システム。 （６）上記クロック信号の少なくとも１つが外部的に供
給される信号である、上記（１）記載の半導体メモリ・
システム。 （７）上記外部的に供給される信号が列アドレス・スト
ローブ（ＣＡＳ）信号である、上記（６）記載の半導体
メモリ・システム。 （８）上記回路手段が入出力回路手段である、上記
（１）記載の半導体メモリ・システム。 （９）供給信号に応答して上記第１及び第２のクロック
信号を同時に提供し、上記第１及び第２の奇数の合計を
同時にアクセスする回路手段を含む、上記（１）記載の
半導体メモリ・システム。 （１０）上記供給信号が固定電圧レベルである、上記
（９）記載の半導体メモリ・システム。 （１１）複数のメモリ・サブシステムを含む半導体メモ
リ・システムであって、第１のサブシステムが、少なく
とも１のアレイのアドレス可能なメモリ・セルと、単一
のメモリ・アクセス・サイクル内で複数の上記メモリ・
セルをアドレスする手段と、第１のクロック信号に応答
して、第１の奇数の上記アドレス・セルをアクセスし、
第２のクロック信号に応答して、第２の奇数の上記アド
レス・セルをアクセスし、上記第１及び第２の奇数の一
方が１よりも大きい入出力回路手段と、を含む半導体メ
モリ・システム。 （１２）少なくとも上記クロック信号の１つに応答し
て、偶数のデータ・ビットに対するアクセスを提供する
ように構成されるメモリ・アレイを含む第２のメモリ・
サブシステムを含む、上記（１１）記載の半導体メモリ
・システム。 （１３）上記クロック信号が上記システムに供給される
列アドレス・ストローブ信号に相当する、上記（１２）
記載の半導体メモリ・システム。 （１４）上記第１及び第２のサブシステムが異なる数の
メモリ・セルを有するメモリ・アレイを含み、各上記ア
レイが２の整数乗のアクセス可能メモリ・セルを有す
る、上記（１３）記載の半導体メモリ・システム。 （１５）上記第１及び第２のサブシステムがアクセス可
能メモリ・セル数が４倍異なるメモリ・アレイを有す
る、上記（１４）記載の半導体メモリ・システム
くとも１のアレイと、単一のメモリ・アクセス・サイク
ル内で複数の上記メモリ・セルをアドレスする手段と、
第１のクロック信号に応答して、第１の奇数の上記アド
レス・セルをアクセスし、第２のクロック信号に応答し
て、第２の奇数の上記アドレス・セルをアクセスし、上
記第１及び第２の奇数の一方が１よりも大きい回路手段
と、を含む半導体メモリ・システム。 （２）上記第１の奇数が１であり、上記第２の奇数が３
である、上記（１）記載の半導体メモリ・システム。 （３）上記第１及び第２のクロック信号が同一のメモリ
・アクセス・サイクルにおいて供給される、上記（１）
記載の半導体メモリ・システム。 （４）上記第１の奇数が３であり、上記第２の奇数が５
である、上記（１）記載の半導体メモリ・システム。 （５）追加のアドレス・セルをアクセスする第３のクロ
ック信号が提供される、上記（１）記載の半導体メモリ
・システム。 （６）上記クロック信号の少なくとも１つが外部的に供
給される信号である、上記（１）記載の半導体メモリ・
システム。 （７）上記外部的に供給される信号が列アドレス・スト
ローブ（ＣＡＳ）信号である、上記（６）記載の半導体
メモリ・システム。 （８）上記回路手段が入出力回路手段である、上記
（１）記載の半導体メモリ・システム。 （９）供給信号に応答して上記第１及び第２のクロック
信号を同時に提供し、上記第１及び第２の奇数の合計を
同時にアクセスする回路手段を含む、上記（１）記載の
半導体メモリ・システム。 （１０）上記供給信号が固定電圧レベルである、上記
（９）記載の半導体メモリ・システム。 （１１）複数のメモリ・サブシステムを含む半導体メモ
リ・システムであって、第１のサブシステムが、少なく
とも１のアレイのアドレス可能なメモリ・セルと、単一
のメモリ・アクセス・サイクル内で複数の上記メモリ・
セルをアドレスする手段と、第１のクロック信号に応答
して、第１の奇数の上記アドレス・セルをアクセスし、
第２のクロック信号に応答して、第２の奇数の上記アド
レス・セルをアクセスし、上記第１及び第２の奇数の一
方が１よりも大きい入出力回路手段と、を含む半導体メ
モリ・システム。 （１２）少なくとも上記クロック信号の１つに応答し
て、偶数のデータ・ビットに対するアクセスを提供する
ように構成されるメモリ・アレイを含む第２のメモリ・
サブシステムを含む、上記（１１）記載の半導体メモリ
・システム。 （１３）上記クロック信号が上記システムに供給される
列アドレス・ストローブ信号に相当する、上記（１２）
記載の半導体メモリ・システム。 （１４）上記第１及び第２のサブシステムが異なる数の
メモリ・セルを有するメモリ・アレイを含み、各上記ア
レイが２の整数乗のアクセス可能メモリ・セルを有す
る、上記（１３）記載の半導体メモリ・システム。 （１５）上記第１及び第２のサブシステムがアクセス可
能メモリ・セル数が４倍異なるメモリ・アレイを有す
る、上記（１４）記載の半導体メモリ・システム
【００３１】
【発明の効果】以上説明したように、本発明によれば、
様々なモジュール構成に対応して、同世代技術によるメ
モリ・チップを使用可能とするメモリ・チップ・アーキ
テクチャが提供される。
様々なモジュール構成に対応して、同世代技術によるメ
モリ・チップを使用可能とするメモリ・チップ・アーキ
テクチャが提供される。
【図１】データ入出力パッドとＣＡＳ入力との非対称関
係を表す、本発明のＤＲＡＭメモリ・チップの図であ
る。
係を表す、本発明のＤＲＡＭメモリ・チップの図であ
る。
【図２】入出力及びクロック信号のパッド割当てを表
す、本発明のパッケージ化メモリ・チップの図である。
す、本発明のパッケージ化メモリ・チップの図である。
【図３】本発明のアプリケーションを表す、複数の従来
メモリ・チップ及び本発明のメモリ・チップを含むメモ
リ・モジュールの図である。
メモリ・チップ及び本発明のメモリ・チップを含むメモ
リ・モジュールの図である。
【図４】×３、×５及び×８チップ構成を使用する本発
明の第２の実施例を表す図である。
明の第２の実施例を表す図である。
【図５】ＣＡＳマッピングに非対称データ入出力を使用
する本発明の別の実施例を表す図である。
する本発明の別の実施例を表す図である。
【図６】本発明のメモリの非対称データ入出力機能を不
能にするモード選択回路を表す図である。
能にするモード選択回路を表す図である。
【図７】モード選択入力を含むモジュールの入出力及び
他の入力信号を表す別のパッケージ化メモリ・チップの
図である。
他の入力信号を表す別のパッケージ化メモリ・チップの
図である。
１０ チップ １１ａ、１１ｂ 行デコーダ回路 １３ 行アドレス・バッファ １５ 列アドレス・バッファ １７ マルチプレクサ ３１ 制御回路 ５０ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・パトリック・クリントン アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、オークウッド・ レーン 13 (72)発明者 マーク・ウイリアム・ケロッグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、コーデュロイ・ ロード 29
Claims (15)
- 【請求項１】アドレス可能なメモリ・セルの少なくとも
１のアレイと、 単一のメモリ・アクセス・サイクル内で複数の上記メモ
リ・セルをアドレスする手段と、 第１のクロック信号に応答して、第１の奇数の上記アド
レス・セルをアクセスし、第２のクロック信号に応答し
て、第２の奇数の上記アドレス・セルをアクセスし、上
記第１及び第２の奇数の一方が１よりも大きい回路手段
と、 を含む半導体メモリ・システム。 - 【請求項２】上記第１の奇数が１であり、上記第２の奇
数が３である、請求項１記載の半導体メモリ・システ
ム。 - 【請求項３】上記第１及び第２のクロック信号が同一の
メモリ・アクセス・サイクルにおいて供給される、請求
項１記載の半導体メモリ・システム。 - 【請求項４】上記第１の奇数が３であり、上記第２の奇
数が５である、請求項１記載の半導体メモリ・システ
ム。 - 【請求項５】追加のアドレス・セルをアクセスする第３
のクロック信号が提供される、請求項１記載の半導体メ
モリ・システム。 - 【請求項６】上記クロック信号の少なくとも１つが外部
的に供給される信号である、請求項１記載の半導体メモ
リ・システム。 - 【請求項７】上記外部的に供給される信号が列アドレス
・ストローブ（ＣＡＳ）信号である、請求項６記載の半
導体メモリ・システム。 - 【請求項８】上記回路手段が入出力回路手段である、請
求項１記載の半導体メモリ・システム。 - 【請求項９】供給信号に応答して上記第１及び第２のク
ロック信号を同時に提供し、上記第１及び第２の奇数の
合計を同時にアクセスする回路手段を含む、請求項１記
載の半導体メモリ・システム。 - 【請求項１０】上記供給信号が固定電圧レベルである、
請求項９記載の半導体メモリ・システム。 - 【請求項１１】複数のメモリ・サブシステムを含む半導
体メモリ・システムであって、第１のサブシステムが、 少なくとも１のアレイのアドレス可能なメモリ・セル
と、 単一のメモリ・アクセス・サイクル内で複数の上記メモ
リ・セルをアドレスする手段と、 第１のクロック信号に応答して、第１の奇数の上記アド
レス・セルをアクセスし、第２のクロック信号に応答し
て、第２の奇数の上記アドレス・セルをアクセスし、上
記第１及び第２の奇数の一方が１よりも大きい入出力回
路手段と、 を含む半導体メモリ・システム。 - 【請求項１２】少なくとも上記クロック信号の１つに応
答して、偶数のデータ・ビットに対するアクセスを提供
するように構成されるメモリ・アレイを含む第２のメモ
リ・サブシステムを含む、請求項１１記載の半導体メモ
リ・システム。 - 【請求項１３】上記クロック信号が上記システムに供給
される列アドレス・ストローブ信号に相当する、請求項
１２記載の半導体メモリ・システム。 - 【請求項１４】上記第１及び第２のサブシステムが異な
る数のメモリ・セルを有するメモリ・アレイを含み、各
上記アレイが２の整数乗のアクセス可能メモリ・セルを
有する、請求項１３記載の半導体メモリ・システム。 - 【請求項１５】上記第１及び第２のサブシステムがアク
セス可能メモリ・セル数が４倍異なるメモリ・アレイを
有する、請求項１４記載の半導体メモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/161,279 US5412613A (en) | 1993-12-06 | 1993-12-06 | Memory device having asymmetrical CAS to data input/output mapping and applications thereof |
| US161279 | 1993-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202140A true JPH07202140A (ja) | 1995-08-04 |
| JP2688177B2 JP2688177B2 (ja) | 1997-12-08 |
Family
ID=22580562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269386A Expired - Lifetime JP2688177B2 (ja) | 1993-12-06 | 1994-11-02 | 半導体メモリ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412613A (ja) |
| EP (1) | EP0657892A3 (ja) |
| JP (1) | JP2688177B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3099931B2 (ja) * | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
| US5604710A (en) * | 1994-05-20 | 1997-02-18 | Mitsubishi Denki Kabushiki Kaisha | Arrangement of power supply and data input/output pads in semiconductor memory device |
| JP3267462B2 (ja) * | 1995-01-05 | 2002-03-18 | 株式会社東芝 | 半導体記憶装置 |
| US5812478A (en) * | 1995-01-05 | 1998-09-22 | Kabushiki Kaisha Toshiba | Semiconductor memory having improved data bus arrangement |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| US5815456A (en) * | 1996-06-19 | 1998-09-29 | Cirrus Logic, Inc. | Multibank -- multiport memories and systems and methods using the same |
| JPH10106257A (ja) * | 1996-09-06 | 1998-04-24 | Texas Instr Inc <Ti> | 集積回路のメモリ装置及びプリチャージ動作を与える方法 |
| US5708597A (en) * | 1996-11-20 | 1998-01-13 | Xilinx, Inc. | Structure and method for implementing a memory system having a plurality of memory blocks |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| US5963482A (en) * | 1998-07-14 | 1999-10-05 | Winbond Electronics Corp. | Memory integrated circuit with shared read/write line |
| US6392949B2 (en) * | 2000-02-08 | 2002-05-21 | International Business Machines Corporation | High performance memory architecture |
| US6449209B1 (en) * | 2001-01-19 | 2002-09-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device comprising more than two internal banks of different sizes |
| US7236385B2 (en) * | 2004-06-30 | 2007-06-26 | Micron Technology, Inc. | Memory architecture |
| US8032688B2 (en) * | 2005-06-30 | 2011-10-04 | Intel Corporation | Micro-tile memory interfaces |
| US8253751B2 (en) * | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| US8878860B2 (en) * | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
| JP2010218641A (ja) * | 2009-03-18 | 2010-09-30 | Elpida Memory Inc | メモリモジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04339396A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3560940A (en) * | 1968-07-15 | 1971-02-02 | Ibm | Time shared interconnection apparatus |
| US3675218A (en) * | 1970-01-15 | 1972-07-04 | Ibm | Independent read-write monolithic memory array |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
-
1993
- 1993-12-06 US US08/161,279 patent/US5412613A/en not_active Expired - Fee Related
-
1994
- 1994-10-17 EP EP94116320A patent/EP0657892A3/en not_active Withdrawn
- 1994-11-02 JP JP6269386A patent/JP2688177B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04339396A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2688177B2 (ja) | 1997-12-08 |
| EP0657892A3 (en) | 1996-01-17 |
| US5412613A (en) | 1995-05-02 |
| EP0657892A2 (en) | 1995-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2688177B2 (ja) | 半導体メモリ・システム | |
| US5907512A (en) | Mask write enablement for memory devices which permits selective masked enablement of plural segments | |
| JP5399442B2 (ja) | 時間多重化誤り訂正符号化をサポートするメモリ・トランザクション・バースト動作及びメモリ装置 | |
| EP0419863B1 (en) | Multiple I/O select memory | |
| US5506814A (en) | Video random access memory device and method implementing independent two WE nibble control | |
| US5835436A (en) | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed | |
| US5590071A (en) | Method and apparatus for emulating a high capacity DRAM | |
| US9165621B2 (en) | Memory system components that support error detection and correction | |
| US5257233A (en) | Low power memory module using restricted RAM activation | |
| US5896404A (en) | Programmable burst length DRAM | |
| USRE36229E (en) | Simulcast standard multichip memory addressing system | |
| JP7473386B2 (ja) | 高帯域幅メモリシステム及びメモリアドレス方法 | |
| US11449441B2 (en) | Multi-ported nonvolatile memory device with bank allocation and related systems and methods | |
| JP2607814B2 (ja) | 半導体メモリ装置 | |
| EP0245882A2 (en) | Data processing system including dynamic random access memory controller with multiple independent control channels | |
| JPH11265315A (ja) | 様々なｄｒａｍバンクサイズと複数のインターリービング機構とをサポートする高速でコンパクトなアドレスビット経路指定機構 | |
| US6070262A (en) | Reconfigurable I/O DRAM | |
| JPH09231127A (ja) | メモリ動作の制御方法およびコンピュータ・システム | |
| KR100552886B1 (ko) | 고속 인터리빙 성능을 가진 집적 ｄｒａｍ | |
| TWI909577B (zh) | 記憶體裝置、系統及解碼電路 | |
| JPS6350998A (ja) | 半導体記憶装置 | |
| KR20130018487A (ko) | 히든 타이밍 파라미터들을 관리하는 메모리 장치 | |
| US12079488B2 (en) | Memory system and method of operating the same | |
| US20260066032A1 (en) | Memory packages with dynamically allocated error correction information | |
| TW202614047A (zh) | 記憶體裝置、系統及解碼電路 |