JPH07202182A

JPH07202182A - 半導体装置

Info

Publication number: JPH07202182A
Application number: JP5335101A
Authority: JP
Inventors: Yoshinori Murakami; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】ノーマリ・オフ型で、制御性に優れ、オン抵抗
が低く、入力信号電力が小さく、かつ製造工程の簡便な
半導体装置を提供する。【構成】基板であるコレクタ領域２の表面にエミッタ領
域３を設け、コレクタ領域２の一部とエミッタ領域３と
を挾むようにＵ字型の固定絶縁電極６を配置する。この
固定絶縁電極６はエミッタ電極３と同電位に保たれ、か
つ隣接するコレクタ領域２に空乏層を形成する材料から
成る。この空乏層によってエミッタ領域３とコレクタ領
域２は電気的に遮断されるように配設する。またコレク
タ領域２と固定絶縁電極６の絶縁膜５とに接し、エミッ
タ領域３には接しないインジェクタ領域８を設け、さら
に半導体基体と絶縁分離された半導体領域２１内に制御
用トランジスタ（２２〜２５）を設け、それを介してイ
ンジェクタ領域８の電位を制御し、それによって絶縁膜
５界面の電位を操作したり、コレクタ領域２の伝導度を
制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ型でノーマ
リ・オフ型の縦型パワー素子に関する。

【０００２】

【従来の技術】本発明に関連した従来技術として、まず
雑誌ＩＥＥＥエレクトロン・デバイス・レターズに掲載
されたトレンチ・ｊ−ＭＯＳトランジスタ(“Character
isticsof Trench j-MOS Power Transistors" BERNARD
A. MacIVER. STEPHEN J. VALERI,KAILASH C. JAIN, JAM
ES C. ERSKINE, REBECCA ROSSEN, IEEE ELECTRON DEVIC
ELETTERS, VOL.10, NO.8, p.380-382, AUGUST 1989）を
紹介する。図１６〜図１８は、上記文献に記載されてい
た素子構造を示す図であり、図１６は素子の表面構造
図、図１７および図１８は、それぞれ図１６中の線分Ａ
−Ａ′ないし線分Ｂ−Ｂ′で切り出し、それぞれの矢印
の方向に見た断面図である。はじめに構造を説明する。
半導体はシリコンである。図中、番号８１は基板である
ｎ+型ドレイン領域、８２はｎ型のチャネル領域、８３
はｎ+型ソース領域である。８４は絶縁膜、８５は導電
性多結晶シリコンからなるゲート電極、８６は層間絶縁
膜である。以下、８４、８５、８６を併せて「絶縁ゲー
ト」８７と呼ぶことにする。絶縁ゲート８７は基板の表
面から側壁を垂直に掘り込まれた溝の内部に形成されて
おり、底部はドレイン領域８１に達している。８８はｐ
型領域で、チャネル領域中に形成され、絶縁ゲート８７
の近くに設けられている。９３はソース電極である金属
で、ソース領域８３とオーミックコンタクトしている。
９５はゲート電極８５にオーミックコンタクトする電極
金属で、以下「ＭＯＳゲート」と呼ぶ。９８はｐ型領域
８８とオーミックコンタクトする電極金属で、以下「接
合ゲート」と呼ぶことにする。９１はドレイン電極であ
り、ドレイン領域８１とオーミックコンタクトする金属
である。ドレイン電極９１は上記の文献には明示されて
いなかったが、理解を容易にするために付加した。上記
の文献に示された素子では、チャネル領域８２の比抵抗
は０.９８Ω−ｃｍで、これは不純物濃度にして約５×
１０¹⁵ｃｍ³に相当する。図１８中に示すチャネル長Ｌ
は６μｍ、チャネル厚みａは３μｍ、絶縁ゲート自身の
厚みｂは２μｍである。

【０００３】次に、この素子の動作を説明する。ドレイ
ン電極９１には正の電位が印加され、ソース電極９３は
接地（０Ｖ）される。この素子はＭＯＳゲートと接合ゲ
ートという２つの制御電極をもつ四端子素子である。ま
た、両者を接続して三端子素子として使用することもで
きる。三端子素子として駆動した場合の電流・電圧特性
を上記の文献から引用して図１９に示す。図１９には両
ゲート電位を−１６〜０Ｖまで、２Ｖ刻みで印加した時
の特性曲線を示している。素子はノーマリ・オン型であ
り、ゲートの負電位が強いほど主電流は抑制される。ま
た、四端子素子としての電流・電圧特性を、同じく前記
文献から引用して図２０に示す。これはＭＯＳゲートの
電位を固定し、接合ゲートの電位を変化させた場合の図
である。同図にはＭＯＳゲートに＋１６Ｖを印加した場
合と、−１６Ｖを印加した場合を同時に示している。Ｍ
ＯＳゲートに正電位を印加した場合、非常に低いオン抵
抗を示す。これは、図１８の絶縁ゲート膜界面に誘起さ
れた蓄積層が、ｎ+型ドレイン領域８１とｎ+型ソース領
域８３をつなぐ導電路となるからである。この時、接合
ゲートの電位は、電流・電圧特性に顕著な影響は及ぼさ
ない。ＭＯＳゲートに負電位を印加した場合、電流・電
圧特性は接合ゲートに与える電位によって変化する。図
２０には接合ゲートに−３.５〜０Ｖまで、０.５Ｖ刻み
で印加した時の特性曲線を示している。この特性曲線は
通常の長チャネルＪＦＥＴの場合と同様に、線形領域と
飽和領域とをもつ５極管特性である。この状態における
動作機構を簡単に説明する。まず接合ゲートが０Ｖであ
る場合、特性曲線の線形領域、すなわちドレイン電位が
低い領域においては、ＭＯＳゲートに負電位を印加した
時点で絶縁ゲート８７近傍のチャネル領域８２には空乏
層が形成され、そこで発生した正孔によってゲート絶縁
膜界面には反転層が形成される。反転層の存在はゲート
電極からの電界を遮蔽する。そのために空乏層の広がり
具合はＪＦＥＴの場合と異なり、一定の範囲にとどま
る。その値は、前述の文献におけるデータから換算する
と片側約０.４μｍで、チャネル領域には差し引き２μ
ｍ程度の中性領域が残る。主電流はチャネル内に残った
中性領域を流れる。そしてドレイン電位が高くなるとチ
ャネル領域は通常の長チャネルＪＦＥＴと同様ピンチオ
フ状態となり、電流値は飽和する。次に接合ゲートに負
電位、すなわち逆バイアスを印加してゆくと、ｐ型領域
８８からの空乏層が、ｐ型領域８８に近接する絶縁ゲー
トに到達する。すると絶縁膜界面の反転層の正孔の一部
がｐ型領域８８へと流れ、絶縁膜界面の電位は接合ゲー
トの電位に影響されるようになる。これによってチャネ
ル領域の空乏領域は広がり、チャネル領域内の導電路は
狭まって主電流が減少する。上記の文献によれば、この
素子構造の主な利点は、四端子素子として使用したと
き、（１）オン抵抗が低い、（２）接合ゲートによる相
互コンダクタンスが高い、（３）ブロッキング・ゲイン
が高い、（４）スイッチング速度が速い、（５）三端子
素子としても動作する、などである。

【０００４】しかし、この素子には以下のような限界が
ある。まず、この素子構造は高耐圧化に適していない。
先にも述べたように、この素子構造のオン抵抗が低い理
由は、絶縁ゲートがｎ+型のソース領域とｎ+型の基板の
両方に接しており、両者をゲート絶縁膜に沿って形成さ
れる蓄積層で連絡するためである。文献における素子の
設計耐圧は６０Ｖであったが、この構造をより耐圧の高
い素子に拡張しようとすると、絶縁ゲートがｎ+ドレイ
ン領域に接しているこの構造は不可能になる。次に、こ
の素子は本質的に四端子素子であり、必然的に駆動方法
が煩雑になることを免れない。もちろん上述したごと
く、接合ゲートとＭＯＳゲートをつなぎ合わせて三端子
素子として使うこともできるが、図１９、図２０を比較
して見ればわかるように三端子モードでは、利点である
低いオン抵抗を得られない。また、この素子はノーマリ
・オン特性であり、制御信号を与えないときに主電流が
流れてしまう。よって、この素子を使う装置は別途電流
遮断装置を設けるなど、安全性を確保するために注意を
払わなければならない。さらに、大電流容量のチップを
実現しようとする場合、同一平面上から三つの電極を引
き出すためには、多層配線技術を使うなど、電極構造を
複雑にしなければならない。もしくは図１６を拡張し
て、絶縁ゲートのストライプ構造の長さをほぼチップの
一辺の長さまで延長しなければならない。その場合、反
転層中を流れる正孔の速度に制限され、スイッチング時
間が長くなる。

【０００５】次に、第２の従来例として、公開特許公報
（特開昭５７−１７２７６５号「静電誘導サイリス
タ」）に開示されたものを紹介する。図２１に前記公開
公報を参照して素子の断面図を示す。図２１にはこの構
造がＵ字型絶縁ゲートを応用した素子であることを理解
しやすくするために、前記公開公報に記載されていた構
造の３単位分を図示している。まず構造を説明する。図
中、番号６１はｐ+型アノード領域、６２はｎ-型ベース
領域、６３はｎ+型カソード領域、６８はｐ+型のゲート
領域である。６４は絶縁膜であり、前記ｎ-型ベース領
域６２、ｎ+型カソード領域６３、ｐ+型ゲート領域６８
に接している。７１はアノード電極、７３はカソード電
極で、それぞれｐ+型アノード領域６１、ｎ+型カソード
領域６３とオーミックコンタクトしている。６５はゲー
ト電極で、ｐ+型ゲート領域６８とオーミックコンタク
トしていると共に絶縁膜６４とも接している。すなわ
ち、この素子構造は「表面から掘り込まれた溝の中に絶
縁ゲートが形成され、さらにその溝の底部においてゲー
ト電極６５がｐ+型ゲート領域６８とつながってい
る」、という構造をなしている。またｎ-型ベース領域
６２のうち、隣合う絶縁ゲートに挾まれた領域を「チャ
ネル領域」と呼ぶことにする。

【０００６】次に動作を説明する。カソード電極７３は
接地（０Ｖに）され、アノード電極７１には正の電位が
印加される。素子のオフ状態は、ゲート電極６５に負電
位を印加し、カソード領域前面のチャネル領域に空乏層
を形成することによって保たれる。すなわち、この素子
も第１の従来例と同様、ノーマリ・オン特性の素子であ
る。素子をオン状態に転ずるには、ゲート電極６５に正
の電位を印加する。すると、ベース領域中の空乏層は消
失して電流路が開くとともに、絶縁ゲートの界面には電
子による蓄積層が瞬時に形成され、カソード領域前面の
ポテンシャルを下げ、素子のターン・オンを促進する。
この効果を得るためには、絶縁ゲートと主電流経路との
距離はキャリアの拡散長以内であることが望ましい。ま
た、この蓄積層は導電率が高いので、ゲート電流が素早
く流れるという利点もあり、ターン・オン時間は、この
機構を持たない静電誘導サイリスタより速くなる。ひと
たび、ターン・オンすれば、ゲート電位を解除してもオ
ン状態は持続する。また、ターン・オフはゲート電極に
負電位を印加し、ベース領域６２内の少数キャリアを吸
い出し、再びベース領域内に空乏層を形成することで達
成する。

【０００７】この素子の利点は、通常の静電誘導サイリ
スタに接合ゲートと連動した絶縁ゲートを付加したこと
により、（１）ターン・オン時には絶縁ゲート界面に蓄
積層が形成されることでターン・オン時間が短くなる、
（２）ターン・オフ時には絶縁膜近傍に空乏層が形成さ
れて電流をピンチオフしやすくなるのでターン・オフ時
間も短くなる、などである。しかし、上記の素子構造に
は以下のような困難な点がある。まず、第１にノーマリ
・オン型デバイスであること。第２に、基本的にサイリ
スタなので制御電極に積極的に遮断信号を与えなけれ
ば、素子をオフできない。さらに第３に図２１の構造で
は溝の中にゲート絶縁膜を形成し、さらにその底部にｐ
+型ゲート領域とのコンタクト穴を形成しなければなら
ない。素子に充分なブロッキング・ゲインを持たせるた
めには、絶縁ゲートを形成する溝の深さは数μｍ必要で
あるが、溝の幅を図２１に示すよりも遥かに広く取った
としても、このような凹凸の底部にコンタクト穴を形成
することは難しい。特に電流容量を増やすために、パタ
ーンを微細化しようとすると、平凡なフォト・エッチン
グ技術では困難になってくる。

【０００８】最後に第３の従来例として、Ｕ字型ＩＧＢ
Ｔを紹介する。これは、例えばＩＥＥＥトランザクショ
ン・オン・エレクトロン・デバイセズ（“500-V n-Chan
nelInsulated-Gate Bipolar Transistor with a Trench
Gate Strucuture", H. R.CHANG, B. JAYANT. BALIGA,
IEEE TRANSACTION ON ELECTRON DEVICES. VOL.36,NO.9,
SEPTEMBER 1989）に記載されている。図２２は上記従
来例の断面構造図である。まず構造を説明する。図中、
４０はｐ+型コレクタ領域、４１はｎ型ドリフト領域、
４２はｐ型ベース領域、４３はｎ+型エミッタ領域、４
８はｐ+型のコンタクト領域である。また、４４は絶縁
膜、４５は導電性多結晶半導体からなるゲート電極、４
６は層間絶縁膜である。以下、これら４４、４５、４６
を併せて「絶縁ゲート」４７と呼ぶことにする。絶縁ゲ
ート４７は基板の表面から側壁を垂直に掘り込まれた溝
の内部に形成されており、底部はｎ型ドリフト領域４１
に達している。５０はコレクタ電極となる金属膜で、ｐ
+コレクタ領域４０とオーミックコンタクトしている。
５３はエミッタ電極となる金属膜で、ｎ+型エミッタ領
域４３ならびにｐ+型コンタクト領域４８とオーミック
コンタクトしている。なお図２２中で、絶縁ゲート近傍
に破線で示した領域ｃｈはチャネルである。

【０００９】次に動作を説明する。エミッタ電極５３は
接地（０Ｖに）され、コレクタ電極５０には正の電位が
印加される。この素子構造はノーマリ・オフ構造で、ゲ
ート電極が０Ｖの状態ではチャネルが閉じていて主電流
は流れない。素子をオン状態に転ずるには、ゲート電極
に然るべき正の電位を印加して、絶縁ゲート界面に伝導
電子による反転層を形成してチャネルｃｈを開き、ｎ+
型エミッタ領域４３からｎドリフト領域４１へ電子を流
す。すると、ｐ+型コレクタ領域４０からもｎ型ドリフ
ト領域４１へ正孔が注入される。そして、耐圧を保持す
るために不純物濃度を低くつくられていたｎ型ドリフト
領域４１は伝導度変調され、低い抵抗で主電流が流れる
ようになる。ドリフト領域４２に注入された正孔はドリ
フト領域内で対消滅するか、もしくはｐ型ベース領域か
らｐ+型コンタクト領域を通ってエミッタ電極へと流れ
る。素子をオフ状態に転ずるにはゲート電位を０Ｖにす
ればよい。するとチャネルｃｈが閉じ、電子電流の供給
が止まるのでｐ+型コレクタ領域からの正孔の注入も止
み、電流は流れなくなる。この素子の利点は、（１）ノ
ーマリ・オフ特性をもち、前述の二つの従来例よりは取
扱い上の安全性を確保できる、（２）基本的な駆動に負
電源を必要としない、（３）電圧制御型デバイスであ
り、入力インピーダンスが高い、（４）電流容量を増や
すためのパターンの微細化を阻む構造的要因がない、な
どである。しかし、この素子にも以下のような限界があ
る。まず、図２２を見ると、この構造は、ｐ+型コレク
タ領域４０、ｎ-型ドリフト領域４１、ｐ型ベース領域
４２、ｎ+型エミッタ領域４３により、ｐｎｐｎサイリ
スタを寄生素子として持つ。すなわち通常はゲート電位
の変化に連動して主電流量が変化するが、急激なコレク
タ電位の変化や正孔の過剰供給が発生すると、この寄生
サイリスタが作動して、ゲート電極は制御能力を失う可
能性がある。また、この素子構造は主電流経路に順バイ
アスのｐｎ接合を有するので、コレクタ電位が０.７Ｖ
以下では電流が流れない。すなわち、低オン抵抗化に原
理的な限界を持っている。このことは、前記図２１に示
した第２の従来例の構造においても同様である。

【００１０】

【発明が解決しようとする課題】上記のように、第１の
従来例では、極めて低いオン抵抗が得られるが、チップ
を大容量化・高耐圧化できないという欠点を持ってい
る。またノーマリ・オン型であって取扱に注意を要する
という問題もある。また、第２の従来例では、高耐圧化
には問題ないが、大容量化するための微細化に適さない
構造であり、かつ素子の構造上、低オン抵抗化に限界が
あると共に、ノーマリ・オン型であって取扱に注意を要
するという問題がある。また、第３の従来例では、電圧
制御型であり、ノーマリ・オフ特性を持つという利点を
有するが、素子の構造上、低オン抵抗化に限界があると
共に、寄生素子の存在によって電流制御能力を失うおそ
れがある、という問題を有している。上記のごとき従来
技術の問題を解決するため、本出願人は、ノーマリ・オ
フ型で、制御性に優れ、オン抵抗の低い新規なトランジ
スタを開発し、既に出願（特願平５−３３４１９号）し
ている。

【００１１】本発明は、上記の本出願人による先行技術
をさらに改良し、ノーマリ・オフ型で、制御性に優れ、
オン抵抗が低く、さらに入力信号電力を大幅に低減する
ことが出来ると共に製造工程の簡便な半導体装置を提供
することを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１に記載の発明において
は、基板であるコレクタ領域（例えばｎ型）の表面に同
じ導電型のエミッタ領域を設け、さらに例えばＵ字型を
した固定絶縁電極を、同じ導電型のエミッタ領域を挾み
込むように配置する。この固定絶縁電極間がチャネル領
域となる。この固定絶縁電極はエミッタ電極と同電位に
保たれていて、かつ隣接するコレクタ領域ならびにチャ
ネル領域に空乏層を形成するような性質を有する材料、
例えばｐ型多結晶半導体からなるものである。さらに、
コレクタ領域と固定絶縁電極の絶縁膜とに接し、エミッ
タ領域には接しない反対導電型のインジェクタ領域を設
けた。すなわち、デバイスの遮断時は、固定絶縁電極の
つくる空乏層によってチャネル領域内に多数キャリア
（ここでは伝導電子）に対するポテンシャル障壁が形成
され、エミッタ領域とコレクタ領域とは電気的に遮断さ
れる。また導通時には、外部から下記の制御用トランジ
スタを介してインジェクタ領域に適当な所定の電圧を印
加し、インジェクタ領域が接している固定絶縁電極の絶
縁膜界面に少数キャリア（ここでは正孔）を導入して反
転層を形成させることで、固定絶縁電極のｐ型多結晶半
導体からｎ型のチャネル領域への電界を遮蔽して空乏層
を後退させることで、多数キャリアに対するポテンシャ
ル障壁を取り払ってチャネルを開く。さらにはインジェ
クタ領域からコレクタ領域へ正孔を注入することで、コ
レクタ領域の伝導度を向上させるものである。さらに、
半導体基体表面に接して、固定絶縁電極に囲まれ、かつ
半導体基体と絶縁分離されるかまたは一部がインジェク
タ領域と接した半導体領域を１個または複数個設け、こ
の半導体領域に制御用トランジスタを形成し、その制御
用トランジスタの出力がインジェクタ領域と導通するよ
うに構成している。この制御用トランジスタを操作して
インジェクタ領域の電位を操作することにより、絶縁膜
界面の空乏層の状況やチャネル領域の導電率を制御する
のである。なお、上記のコレクタ領域は、例えば後記図
１におけるコレクタ領域２に相当し、同じくエミッタ領
域はエミッタ領域３に、固定絶縁電極は固定絶縁電極６
に、同じくインジェクタ領域はｐ型領域８に相当する。
また、上記半導体領域及び制御用トランジスタは、例え
ば後記図１における２１〜２５の部分（詳しくは図４の
制御用トランジスタ２９、３９）に相当する。

【００１３】また、請求項２に記載の発明においては、
上記請求項１に記載の発明において、固定絶縁電極に挾
まれたコレクタ領域とエミッタ領域との間に反対導電型
（例えばｐ型）のベース領域を設けたものである。この
装置は、電子に対するポテンシャルバリアである上記ベ
ース領域のポテンシャルを、請求項１の場合のような空
乏層ではなく、ｐ型領域と絶縁膜界面によって操作する
ものである。この場合、ベース領域とインジェクタ領域
とはつながっていてもいなくてもよい。また、固定絶縁
電極の先端はコレクタ領域に接していても、ベース領域
の内部にあっても構わない。なお、上記ベース領域は、
例えば、後記図１４、図１５のｐ型領域１２に相当す
る。

【００１４】

【作用】エミッタ電位に固定されている固定絶縁電極の
周辺のチャネル領域には、固定絶縁電極材料との仕事関
数差によって空乏層が形成され、これによってチャネル
領域は空乏化されてエミッタ領域とコレクタ領域とは電
気的に遮断されている。また、固定絶縁電極はコレクタ
電位が上昇しても、コレクタ電界でチャネルが開かない
ような構造となっている。すなわち素子構造は初めから
遮断状態である。しかし、コレクタ領域内の空乏層から
励起される少数キャリアは、絶縁膜界面に溜って、その
ままではチャネル領域の空乏層を後退させて主電流がリ
ークしてしまうが、チャネル領域とは反対導電型のイン
ジェクタ領域が絶縁膜界面と接し、さらにインジェクタ
領域には制御用トランジスタが接続されているので、制
御用トランジスタがオンのときにはインジェクタ領域が
接地状態となり、絶縁膜界面の少数キャリアはインジェ
クタ領域と制御用トランジスタを介して流れ出ること
で、絶縁膜界面の電位は上昇せず、素子は遮断状態を保
つ。一方、制御用トランジスタを制御してインジェクタ
領域に正電位を印加すると、逆に少数キャリアが絶縁膜
界面に流れ込んで界面の電位を上昇させ、空乏層が後退
してチャネル中央部に中性領域が現われて電流が流れ
る。さらに注入電位が所定値以上になると、インジェク
タ領域とチャネル領域によるｐｎ接合が順バイアスさ
れ、少数キャリアがチャネル領域ならびにコレクタ領域
に注入されて伝導度変調されるために、主電流は低いオ
ン抵抗で流れることになる。この時、絶縁膜界面は導電
路としてチャネル領域全体に少数キャリア電流を運ぶ働
きをする。ターン・オフするためには、インジェクタ領
域の電位を接地もしくは逆電位にする。また、半導体基
体と絶縁分離されるか、または一部がインジェクタ領域
と接した半導体領域を設け、この半導体領域に上記の制
御用トランジスタを形成し、その制御用トランジスタの
出力がインジェクタ領域と導通するようになっている。
この制御用トランジスタを操作してインジェクタ領域の
電位を操作することにより、絶縁膜界面の空乏層の状況
やチャネル領域の導電率を制御するようになっている。
本発明においては、素子構造が微細であり、チャネル領
域の電位が直接に注入電極電位と連動する機構になって
いることから、単体バイポーラトランジスタよりも大き
なｈ_FEを期待することができる。そしてオン抵抗が低
く、少ないベース電流で多くの主電流を制御することが
できる。また、微細構造に適しているので、大容量化が
可能であると共に高耐圧化にも適している。さらにパワ
ー素子とワンチップ化された制御用トランジスタを介し
てパワー素子を制御するので、入力信号電力を大幅に低
減し、小電力の信号で制御することが出来ると共に、パ
ワー素子と低圧の制御用トランジスタとをワンチップ化
する際に、パワー素子部分の固定絶縁電極を形成する工
程で、制御用トランジスタを形成する分離された半導体
領域を同時に形成することが出来るので、製造工程が極
めて簡便になる。

【００１５】

【実施例】以下、本発明を実施例によって詳細に説明す
る。図１〜図４は、本発明の第１の実施例である。図１
は素子の基本構造を説明するための斜視図、図２は図１
の前面と同じ部分を示す断面図、図３は素子の表面図
で、この図３と上記の図１においては表面の電極（金属
膜）を除いた様子を示している。すなわち、図３は図２
中の線分Ａ−Ａ′を含んで紙面に垂直に切った断面を示
す。逆に図２は図３中の線分Ａ−Ａ′を通って紙面に垂
直な平面で切った断面図である。また、図４は図３中の
線分Ｂ−Ｂ′を通って紙面に垂直な平面で切った断面図
であり、図２の場合と同様に、図４における線分Ｂ−
Ｂ′で切った断面図が図３に相当する。なお、この実施
例では半導体をシリコンとして説明する。次に、素子の
構造を説明する。まず図１〜図４中において、１は基板
であるｎ+型基板領域、２はｎ型コレクタ領域、３はｎ+
型エミッタ領域である。また、４はＭＯＳ型電極であ
り、高濃度のｐ型多結晶半導体からなり、かつ後述する
エミッタ電極とオーミックコンタクトしていて、電位が
固定されている。また、５はＭＯＳ型電極４とコレクタ
領域２とを絶縁する絶縁膜である。この４と５を併せて
「固定絶縁電極」６と呼ぶことにする。この固定絶縁電
極６は、素子表面から側壁が垂直に掘られた溝の中に形
成されている。ｎ型コレクタ領域２のうち、この固定絶
縁電極６に挾まれた領域を「チャネル領域」７と呼ぶこ
とにする。このチャネル領域７は、絶縁膜５を介して隣
接するＭＯＳ型電極４が高濃度のｐ型半導体であるた
め、仕事関数差によって形成された空乏層によって、チ
ャネル領域には伝導電子に対するポテンシャル障壁が形
成されていて、エミッタ領域３とコレクタ領域２とは初
めから電気的に遮断された状態となっている。また、１
１はコレクタ電極であり、ｎ+型基板領域１とオーミッ
クコンタクトしている。１３はエミッタ電極であり、エ
ミッタ領域３とＭＯＳ型電極４にオーミックコンタクト
している。すなわち、ＭＯＳ型電極４の電位はエミッタ
電極１３の電位に固定されている。また図中、Ｈをチャ
ネル厚み、Ｌをチャネル長と呼ぶ。次に、図３に示すよ
うに、この実施例では固定絶縁電極６（４と５からなる
部分）はストライプ状をしており、各固定絶縁電極６の
間に、絶縁膜５で囲まれたｎ型コレクタ領域２、ｎ+型
エミッタ領域３、インジェクタ領域となるｐ型領域８、
９および制御回路部分（図４で２１〜２５の部分と３１
〜３３の部分）が設けられている。なお、「チャネルの
状態によって電流を遮断、もしくは電流量を制御しう
る」という条件を満たしていれば、単位セルを構成する
固定絶縁電極６の形状、エミッタ領域３の形状などは任
意である。本発明では、上記の制御回路部分がパワーデ
バイスと同一チップに形成されていること、さらにその
制御回路部分が存在する絶縁分離領域を、パワーデバイ
スの固定絶縁電極６と同時に形成できるので、製造工程
が簡便であるという利点を有している。

【００１６】次に、制御回路部分の説明をする。図３お
よび図４に示すように、本実施例では２つの異なる制御
用トランジスタ２９と３９とが設けられている。すなわ
ち２２〜２８の要素によって構成されるｎチャネルＭＯ
Ｓトランジスタ２９と、３２〜３８の要素によって構成
されるｐチャネルＭＯＳトランジスタ３９とである。ま
ず、２１はｐ型領域であり、絶縁層２０と絶縁膜５によ
ってコレクタ領域２等の他の領域から絶縁分離されてい
る。このｐ型領域２１内に、２２〜２８の要素によって
ｎチャネルＭＯＳトランジスタ２９が構成されている。
すなわち、２２はソース領域となるｎ+型領域、２３は
ｐ+型領域、２４はソース電極、２５はドレイン領域と
なるｎ+型領域、２６はゲート絶縁膜、２７はゲート電
極、２８は絶縁膜である。このトランジスタ部分は固定
絶縁電極６の絶縁膜５と絶縁層２０とによってドリフト
領域となるコレクタ領域２とは絶縁分離されている。こ
のトランジスタのソースであるｎ+型領域２２は、本体
のエミッタ電極１３に対して負の電位が印加されてお
り、ドレインであるｎ+型領域２５は金属１８を介して
インジェクタ領域となるｐ型領域８に接続されている。
このトランジスタがオン状態になると、ｐ型領域８は負
電位になり、オン状態においては周囲の正孔を吸収して
本体の素子をオフ状態に導く。一方、３１はｎ型領域で
あり、絶縁層３０と絶縁膜５によってコレクタ領域２か
ら絶縁分離されているが、一部がｐ型領域９に接してい
る。このｎ型領域３１内に、３２〜３８の要素によって
ｐチャネルＭＯＳトランジスタ３９が構成されている。
すなわち、３２はソース領域となるｐ+型領域、３３は
ｎ+型領域、３４はソース電極、３５はドレイン領域と
なるｐ+型領域、３６はゲート絶縁膜、３７はゲート電
極、３８は絶縁膜である。このトランジスタ部分は、固
定絶縁電極６の絶縁膜５と絶縁層３０とｐ型領域９とに
よってドリフト領域となるコレクタ領域２とは絶縁分離
されている。このトランジスタのソースであるｐ+型領
域３２には正の電位が印加されている。ドレインである
ｐ+型領域３５はｐ型領域９と接続されている。このト
ランジスタがオン状態になるとｐ型領域９は正電位にな
り、ｎ型ドリフト領域２へ正孔が注入され、後に説明す
るように素子がオン状態になる。なお、上記のｎチャネ
ルＭＯＳトランジスタ２９はソース領域２５がｎ+型で
あるため、ｐ型領域８と直接に接続することが出来ない
ので、金属１８を介して接続している。一方、ｐチャネ
ルＭＯＳトランジスタ３９はドレイン領域２５がｐ+型
であるため、ｐ型領域９に直接結合されている。すなわ
ち、ｎチャネルＭＯＳトランジスタ２９は全体が絶縁膜
５、２０によって周囲から絶縁分離された半導体領域
（ｐ型領域２１）内に形成されているが、ｐチャネルＭ
ＯＳトランジスタ３９は、その一部がインジェクション
領域となるｐ型領域９に接続された半導体領域（ｎ型領
域３１）内に形成されている。なお、図４において、１
０は絶縁膜である。以上のような構成により、本実施例
は５つの端子を持つことになるが、うち２つは固定電位
の電源線であり、信号端子は１つ、すなわち制御用トラ
ンジスタのゲート電極２７および３７に接続されたＧ端
子のみなので、使い勝手は通常の三端子素子と同じであ
る。また、本実施例では、上記のように「オン用制御ト
ランジスタ３９」と「オフ用制御トランジスタ２９」の
２つを設け、相補型に構成しているが、もちろん同じタ
イプのトランジスタでも構わない。しかし、このように
構成することにより、２つのゲート電極２７と３７を図
４に示すように連結して使うことができるので、制御性
がよいという利点がある。なお、本願の図面において
は、断面図における固定絶縁電極の絶縁膜の角部および
表面図における絶縁膜の角部は角張って描いてあるが、
これらは模式図であり、実際には丸みを帯びていてもよ
い。すなわち、電界集中を抑制するためにこれら角部に
丸みを持たせることは、広く一般に採用されていること
である。

【００１７】次に動作を説明する。エミッタ電極１３は
接地（０Ｖ）に、コレクタ電極１１には正の電位を印加
する。また、制御回路部分のソース電極端子２４には負
電位が、同じくソース電極端子３４には正電位が印加さ
れる。コレクタ電極１１に印加される電圧は、例えば数
百Ｖの高電圧であるが、制御回路部分の電極端子２４、
３４に印加する電圧はせいぜい±１０〜１５Ｖでよい。
まず、遮断状態について説明する。制御回路部分のゲー
ト電極端子Ｇの電位が然るべき正電位のとき、ｎチャネ
ルＭＯＳトランジスタ２９はオン状態で、ｐチャネルＭ
ＯＳトランジスタ３９はオフ状態である。よって素子は
遮断状態である。すなわち先にも述べたように、ＭＯＳ
型電極４が高濃度のｐ型半導体からできていて、かつエ
ミッタ電極電位に固定されていることから、固定絶縁電
極６の周辺には空乏層が形成され、チャネル領域７は空
乏化されてエミッタ領域３とコレクタ領域２は電気的に
遮断されている。通常、このようなＭＯＳダイオード的
な構造では、逆バイアスを印加してもコレクタ領域中の
空乏層で発生したキャリアが絶縁膜界面に溜って反転層
を形成し、空乏層は広がらずに絶縁膜界面の電位が上昇
する。しかし、この構造では、絶縁膜５がｐ型領域８に
接しているので、空乏層で発生したキャリアは絶縁膜界
面に到達するが、すぐにｐ型領域８とｎチャネルＭＯＳ
トランジスタ２９とを通って素子の外に排除される。す
なわち、絶縁膜界面の電位は上昇せずに固定されてい
て、空乏層は逆バイアス電圧に従って広がる。

【００１８】このデバイスがノーマリ・オフ構造を持つ
ためにチャネルの構造が満たさなければならない条件が
２つある。まず、その１つはチャネル厚みと不純物濃度
との関係である。図５は図２中のチャネル領域の中央付
近である線分Ｃ−Ｃ′に沿ったチャネル領域のポテンシ
ャル分布を計算した図である。図５の縦軸はフェルミ準
位を基準としたエネルギーバンドの中心のポテンシャル
である。以下、「フェルミ準位を基準としたエネルギー
バンドの中心のポテンシャル」を単に「ポテンシャル」
と呼ぶことにする。ここでは、ＭＯＳ型電極４のビルド
インポテンシャルを０.６ｅＶとし、絶縁膜５は二酸化
珪素で、厚さは１００ｎｍとして計算した。また、両端
の破線は、絶縁膜中の電位分布を示す補助線である。ま
た、中央部の一点鎖線はチャネル領域７の半導体の中性
状態におけるポテンシャルの位置である。図５におい
て、ｐ型領域９の電位Ｖ_jが０Ｖの状態では、チャネル
の全域はポテンシャルが正であり、チャネル領域７には
伝導電子は存在しない。この条件を満たすために、チャ
ネル領域７の不純物濃度Ｎ_D、チャネル厚みＨ、絶縁膜
厚ｔ_o _xは次の式を満たさなければならない。まず、ＭＯ
Ｓ型電極４の持つビルドインポテンシャルをＰ、チャネ
ル領域の半導体と絶縁膜５との界面のポテンシャルをＱ
とすると、絶縁膜中の電界強度Ｅ_oxは一定であり、下記
（数１）式で示される。

【００１９】

【数１】

【００２０】一方、チャネル領域７は遮断状態では全域
が空乏化しているので、その電位分布Ｖ_chは下記（数
２）式のような２次曲線でほぼ近似することが出来る。

【００２１】

【数２】

【００２２】ただし、上記（数２）式において、ｑは単
位電荷、ε_siはチャネル領域の半導体の誘電率、ｘはチ
ャネルのＣ−Ｃ′断面の中央、すなわち図５の横軸の中
央から絶縁膜方向に測った距離、Ｒはポテンシャルの最
低点である。また、チャネル領域７と絶縁膜５との界面
のポテンシャルＱは、下記（数３）式で示される。

【００２３】

【数３】

【００２４】また、この点における電界Ｅ_siは、下記
（数４）式で示される。

【００２５】

【数４】

【００２６】さらに、界面では電束が一致していなけれ
ばならないから、下記（数５）式を満足しなければなら
ない。 ε_oxＥ_ox＝ε_siＥ_si …（数５）ＭＯＳ型電極４のビルドインポテンシャルを０.６ｅ
Ｖ、チャネル領域７のポテンシャルの最小値Ｒを、制御
信号のノイズなどで簡単にチャネルが開かないように
０.３ｅＶとし、前記の（数１）式〜（数５）式を満足
するようなチャネル領域７の不純物濃度Ｎ_D、絶縁膜厚
ｔ_ox、チャネル厚みＨの関係を示したものが図６であ
る。なお、図６では、絶縁膜厚ｔ_oxが５０ｎｍの場合と
１００ｎｍの場合の曲線を示してあるが、各線の左下の
領域がこのデバイスの満たすべき条件となる。例えば、
上記２つの絶縁膜厚の何れの場合でも、不純物濃度Ｎ_D
＝１×１０¹⁴／ｃｍ³、チャネル厚みＨ＝２μｍは適当
な条件である。

【００２７】次に、デバイスがノーマリ・オフ特性を持
つための２つの目の条件として、チャネル厚みＨとチャ
ネル長Ｌが満たさなければならない条件がある。図７
は、チャネル領域７のポテンシャル分布を数値計算した
結果である。ベースとなる平面は、図２のチャネル領域
７のエミッタ界面側からチャネル中央部を眺めたもので
あり、縦軸はポテンシャルを示している。図７において
は、等ポテンシャル線を示しているが、図の手前にある
エミッタ領域（図示せず）の影響によってチャネル領域
７のポテンシャルが引き下げられている様子が判る。ま
た、側面は絶縁膜との界面であり、図の奥の面は図２の
線分Ｃ−Ｃ′に一致していて、そこにおけるポテンシャ
ル分布はエミッタ領域３の影響を受けておらず、図５の
Ｖ_j＝０の曲線と同等のものとなっている。図６の条件
を満足する何点かの設定で同様の数値計算を行なった結
果、チャネル領域７のエミッタ端部におけるポテンシャ
ル低下の影響は、チャネル長方向にほぼチャネル厚みの
１〜１.５倍のところまでに止まることが判った。一
方、チャネル領域７のコレクタ領域２に面している部分
において、コレクタ電界によってチャネルポテンシャル
が引き下げられる影響もほぼこれと同様であるとして、
チャネルがノーマリ・オフ特性、すなわちコレクタ電界
が上昇してもその影響でチャネルが開かないための条件
は、（チャネル長Ｌ）／（チャネル厚みＨ）の比が２〜
３以上であることになる。例えば、チャネルの不純物濃
度が１×１０¹⁴／ｃｍ³、すなわち比抵抗が約４０Ω−
ｃｍであり、絶縁膜厚が１００ｎｍ以下である場合、チ
ャネル厚みＨを２μｍとすれば、チャネル長は６μｍあ
れば十分である。

【００２８】次に、遮断状態から導通状態に転ずる機構
について説明する。すなわち、ゲート電極３７の電位が
徐々に負電位になってｐチャネルＭＯＳトランジスタ３
９がオン状態に転じ、ｐ型領域９の電位が徐々に上昇し
てくる場合である。前記図５において、ｐ型領域９の電
位Ｖｊが０Ｖ、すなわち遮断状態では、チャネルの全域
はポテンシャルが正であり、チャネル領域７に伝導電子
は存在しない。ｐ型領域９にわずかに正電位（Ｖｊ＝
０.３ｅＶ）を印加すると、チャネルの中央付近のポテ
ンシャルは０ｅＶ以下になり、伝導電子が存在しうるよ
うになる。このように注入電位を上げることでチャネル
領域７のポテンシャルが下がるのは、遮断状態の時とは
逆に、電位の高いｐ型領域９から絶縁膜界面の反転層に
正孔が流れ込み、チャネル領域７に対するＭＯＳ型電極
４からの電界を遮蔽するからである。このようにｐ型領
域９の電位が上昇すると空乏層が後退してチャネルが開
く。さらにｐ型領域９の注入電位が０.５ｅＶ以上にな
ると、ポテンシャルもこの一点鎖線より低くなって、チ
ャネル領域内のバンドの形状は平坦になってゆく。これ
はｎ型コレクタ領域２とｐ型領域９との間の接合が順バ
イアス状態になり、コレクタ領域全域が高水準注入状態
になるためである。このとき、正孔は直接にｐ型領域９
から注入されるほか、絶縁膜界面からもコレクタ領域へ
供給される。すなわち、この条件においては絶縁膜界面
は極めて伝導度の高い導電路として正孔電流を運ぶ働き
をする。この段階になると、コレクタ電流の制御はｐ型
領域９の電位よりは注入される正孔電流に注目した方が
理解しやすい。すなわち、コレクタ領域２に注入される
正孔電流量によってコレクタ領域２の導電率が制御さ
れ、コレクタ電流量が制御される。また導通状態におい
て、チャネル領域７への正孔の供給は固定絶縁電極６の
界面からのものが支配的で、ｐ型領域９から直接にチャ
ネル領域７へ供給される量の少ない方がチャネル領域７
の導電率の不均一性がなくてよい。そのために、エミッ
タ領域３とｐ型領域９との間の距離（図３のＤ）は、チ
ャネル厚みＨ以上であることが望ましい。

【００２９】次に、図８は、本実施例の素子における電
圧・電流特性曲線を示す特性図である。図８に示すよう
に、電流曲線は原点から直線的に立ち上がる。しかし、
前記図１の構造にはバイポーラトランジスタのようなベ
ース領域が存在しないので、電流・電圧特性に飽和特性
が存在しない。よって電流曲線はコレクタ電圧が低い条
件でも、注入電流によって変動する。電流量がコレクタ
電位の上昇と共に飽和するのは、コレクタ電位が高くな
ると殆ど正孔がチャネル領域のみに存在し、コレクタ領
域には空乏層が広がって電子電流がピンチオフ状態にな
るためである。

【００３０】また、注入した正孔電流によってコレクタ
電流が決まることから、バイポーラトランジスタと同様
のｈ_FE（直流電流増幅率）を定義することができる。こ
の素子では、素子構造が微細であり、またチャネル領域
７の電位が直接にｐ型領域９の電位と連動する機構にな
っていることから、単体バイポーラトランジスタよりも
大きなｈ_FEを期待することができる。

【００３１】次に、導通状態から遮断状態に転ずる機構
を説明する。ターン・オフするためには、制御回路部分
のゲート電極端子Ｇの電位を正にする。するとｐチャネ
ルＭＯＳトランジスタ３９は遮断され、正孔が供給され
なくなる。一方、ｎチャネルＭＯＳトランジスタ２９が
オン状態になり、コレクタ領域２およびチャネル領域７
に大量に存在していた正孔はｐ型領域８とｎチャネルＭ
ＯＳトランジスタ２９とを通して素子外に排除され、再
びチャネル領域が空乏層で満たされるようになる。この
機構はバイポーラトランジスタと同様である。なお、こ
の構造は等価回路的にはノーマリ・オフ特性を有する長
チャネルＪＦＥＴの一種と捉えることもできる。すなわ
ち、この素子構造は他のいかなる寄生素子も持たない。
さらには正孔電流を制御するために絶縁分離されたＭＯ
Ｓトランジスタを用いたことから、素子全体としては電
圧制御デバイスになっている。したがって素子全体を制
御するための入力信号電力を大幅に低減することが出来
る。なお、制御用トランジスタ２９、３９をベーストラ
ンジスタで構成することもできる。

【００３２】次に、図９〜図１３は、図１〜図４に示し
た素子の製造工程の一実施例を示す図である。まず、ド
リフト領域の不純物濃度をもつ半導体基板の表面にマス
ク材１００を形成し、固定絶縁電極用の溝を形成するた
めの窓を開ける。これを図９に示すように異方性ドライ
エッチングによってシリコンをエッチングし、側壁がほ
ぼ垂直な溝を形成する。溝の深さは、溝同士の間隔の３
〜４倍とする。次に、図１０に示すように、溝の内壁を
酸化して絶縁膜５を形成し、ＭＯＳ型電極４となる高濃
度のｐ型ポリシリコンを堆積させる。次に、図１１に示
すように、溝の中のみにｐ型ポリシリコンが残るように
エッチングし、表面を酸化してｐ型ポリシリコンを絶縁
し、ＭＯＳ型電極４を形成することにより、ＭＯＳ型電
極４と絶縁膜５、５’からなる固定絶縁電極６を形成す
る。また、この時、同時にマスク材の一部を除去して表
面を酸化することで、絶縁層２０および３０にあたる領
域を形成する。次に、マスク材１００を除去し、ポリシ
リコンの絶縁膜を取らない程度に表面を平坦に整えた上
記基板と、基板領域１上にコレクタ領域２をエピタキシ
ャル成長させた別の基板とを張り合わせて、図１２の構
造を形成する。さらに固定絶縁電極６のある方の基板を
削ることにより、図１３に示すように、絶縁膜５が表面
に来るようにする。次に、ｐ型領域８、９を不純物拡散
によって形成し、ｎ+型エミッタ領域３、制御回路領域
内の制御用トランジスタなどを形成することにより、前
記図１〜４に示した素子を得ることが出来る。上記のよ
うに、固定絶縁電極を形成する工程で、制御回路部分を
形成する分離された半導体領域を同時に形成することが
出来るので、製造工程が簡便になる。

【００３３】次に、図１４は、本発明の第２の実施例を
示す断面図である。図１４において、１２はｐ型領域で
あり、その他、図１と同符号は同一物を示す。この実施
例では、チャネル領域にバイポーラトランジスタのベー
ス領域に相当するｐ型領域１２が存在する。すなわちコ
レクタ領域２とエミッタ領域３との間にベース領域とな
るｐ型領域１２が介在している。その他の点は前記図１
〜図４と同じである。ｐ型領域１２の不純物濃度は通常
のバイポーラトランジスタのベース領域よりもはるかに
低くてよい。例えば１０¹⁶ｃｍ~³程度の濃度である。不
純物濃度が低くても固定絶縁電極６に挾まれているため
に、強いコレクタ電界に対して遮断特性を保持できる。
なお、ｐ型領域１２は、インジェクタ領域となるｐ型領
域８、９と接続していてもよいし、接続していなくても
よい。いずれにしろ、絶縁膜５の界面を伝ってｐ型領域
８とｐ型領域１２との間でキャリアの移動が可能であ
る。また、この素子で高いｈ_FEが得られることは前記第
１の実施例と同様である。この構造では固定絶縁電極６
の周辺は正孔による蓄積層が形成されていて導電率が低
く、インジェクタ領域となるｐ型領域８、９から注入さ
れた正孔を効率よくチャネル領域へ運ぶことができる。
すなわち、固定絶縁電極６は、通常のバイポーラトラン
ジスタにおけるベース電極に相当し、これがエミッタ領
域と非常に近接していることから高いｈ_FEが期待され
る。なお、この構造において、固定絶縁電極６の底部が
ｎ型コレクタ領域２に接していることは本質的なことで
はない。したがって図１５に示すように、ベース領域と
なるｐ型領域１２が固定絶縁電極６を覆いつくしていて
も構わない。しかし、この場合は、いわゆるベース長が
長くなるので、素子の電気特性は影響を受けることにな
る。

【００３４】

【発明の効果】以上、説明したように、本発明において
は下記のごとき効果が得られる。（１）ノーマリ・オフ特性をもつ。（２）電流制御型の三端子素子である。（３）オン抵抗が低い。（４）少ない制御電流で大きな主電流を制御できる。（５）微細化（大容量化）・高耐圧化に適した構造であ
る。（６）寄生素子を持たない。（７）同一チップ内に制御用トランジスタを備えている
ので、入力信号電力を大幅に低減することが出来る。（８）本発明のような制御トランジスタ用の絶縁分離領
域を形成する場合、通常のトランジスタ構造では製造工
程が飛躍的に増加するが、本発明においては溝型に形成
された固定絶縁電極を有するので、工程数を増やさず分
離構造を容易に形成することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の斜視図。

【図２】本発明の第１の実施例の断面図。

【図３】本発明の第１の実施例における表面構造を示す
断面図。

【図４】本発明の第１の実施例の他の角度から見た断面
図。

【図５】第１の実施例におけるチャネル領域のポテンシ
ャル分布図。

【図６】チャネル領域の不純物濃度、絶縁膜厚およびチ
ャネル厚みの関係を示す図。

【図７】チャネル領域のポテンシャル分布図。

【図８】第１の実施例における電圧・電流特性曲線を示
す特性図。

【図９】本発明の第１の実施例の製造工程の一部を示す
断面図。

【図１０】本発明の第１の実施例の製造工程の他の一部
を示す断面図。

【図１１】本発明の第１の実施例の製造工程の他の一部
を示す断面図。

【図１２】本発明の第１の実施例の製造工程の他の一部
を示す断面図。

【図１３】本発明の第１の実施例の製造工程の他の一部
を示す断面図。

【図１４】本発明の第２の実施例の断面図。

【図１５】本発明の第２の実施例の変形を示す断面図。

【図１６】第１の従来例の平面図。

【図１７】第１の従来例の断面図。

【図１８】第１の従来例の他の断面図。

【図１９】第１の従来例を三端子素子として動作させた
場合の電流電圧特性図。

【図２０】第１の従来例を四端子素子として動作させた
場合の電流電圧特性図。

【図２１】第２の従来例の断面図。

【図２２】第３の従来例の断面図。

【符号の説明】

１…基板領域５…絶縁膜２…コレクタ領域６…固定絶縁電
極３…エミッタ領域７…チャネル領
域４…ＭＯＳ型電極８、９…ｐ型領域
（インジェクタ領域）１０…絶縁膜１２…ｐ型領域
（ベース領域）１１…コレクタ電極１３…エミッタ
電極２０…絶縁層３０…絶縁層２１…ｐ型領域３１…ｎ型領域２２…ソース領域となるｎ+型領域３２…ソース領
域となるｐ+型領域２３…ｐ+型領域３３…ｎ+型領域２４…ソース電極３４…ソース電
極２５…ドレイン領域となるｎ+型領域３５…ドレイン
領域となるｐ+型領域２６…ゲート絶縁膜３６…ゲート絶
縁膜２７…ゲート電極３７…ゲート電
極２８…絶縁膜３８…絶縁膜２９…制御用トランジスタ３９…制御用ト
ランジスタ１００…マスク材

Claims

【特許請求の範囲】

【請求項１】コレクタ領域である一導電型の半導体基体
の一主面に接して、同一導電型の島状のエミッタ領域を
１個または複数個有し、前記主面に、前記エミッタ領域を挟んで、溝を１個また
は複数個有し、前記溝の内部には絶縁膜によって前記コレクタ領域と絶
縁され、かつ、前記エミッタ領域と同電位に保たれた固
定絶縁電極を有し、前記固定絶縁電極は、前記絶縁膜を介して隣接する前記
コレクタ領域に空乏領域を形成するような性質を有する
導電性材料から成り、前記固定絶縁電極を取り囲む前記絶縁膜ならびに前記コ
レクタ領域に接して、前記エミッタ領域には接しない、
反対導電型のインジェクタ領域を有し、前記エミッタ領域に隣接する前記コレクタ領域の一部で
あって、前記固定絶縁電極によって挾み込まれ、前記イ
ンジェクタ領域の電位が前記エミッタ領域の電位と同電
位に保たれている状態では、前記空乏領域の形成するポ
テンシャル障壁によって前記エミッタ領域と前記コレク
タ領域とを電気的に遮断状態とするチャネル領域を有
し、さらに、前記半導体基体表面に接して、前記固定絶縁電
極に囲まれ、かつ前記半導体基体と絶縁分離されるかま
たは一部が前記インジェクタ領域と接した半導体領域を
１個または複数個有し、前記半導体領域には制御用トランジスタが形成され、前記制御用トランジスタの出力は前記インジェクタ領域
と導通している、ことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、前
記エミッタ領域と、隣接する前記コレクタ領域との間
に、反対導電型のベース領域が介在することを特徴とす
る半導体装置。