JPH07202226A

JPH07202226A - 電力半導体素子

Info

Publication number: JPH07202226A
Application number: JP6309339A
Authority: JP
Inventors: Heinrich Dr Brunner; ブルンナーハインリッヒ
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1993-12-13
Filing date: 1994-12-13
Publication date: 1995-08-04
Also published as: DE4342482C2; EP0657945A2; DE4342482A1

Abstract

(57)【要約】【目的】電荷キャリヤライフタイムと全ベース長を変
化しなくても逆回復電流が高速に消滅する高速電力半導
体素子を提供する。【構成】アノード端子を有するアノード側構造体、ベ
ースゾーンおよびカソード端子と電気的に接触接続され
たカソード側構造体が設けられており、アノード側構造
体は少なくとも１つのｐ形導電領域を有し、該ｐ形導電
領域はアノード端子と導電接続されており、カソード側
構造体は少なくとも１つの強くドーピングされたｎ形導
電領域を有し、該ｎ形導電領域はカソード端子と導電接
続されており、ベースゾーンは、弱くドーピングされた
ｎ形導電サブストレート材料の層および少なくとも１つ
の別の層からなり、該別の層は導電形式および／または
ドーピング濃度の点でサブストレート材料とは異なって
おり、この層はアノード側構造体と、サブストレート材
料の層との間に配置されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、構造化されたベースを
有する高速電力半導体素子に関する。

【０００２】

【従来の技術】高速のダイオードおよびサイリスタでは
とりわけ、逆回復電流（ｒｅｖｅｒｓｅｒｅｃｏｖｅ
ｒｙｃｕｒｒｅｎｔ）のピーク値が小さいことが重要
である。逆回復電流のピーク値を低減するためには、例
えばエミッタ効率を低減することができる。

【０００３】エミッタ効率の低い高速ダイオードは、第
５回ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍ
ｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅ
ｖｉｃｅｓａｎｄＩＣ’ｓのＩＥＥＥ−Ｐａｐｅ
ｒ、１９９〜２０４頁に、タイトル名「Ｃｏｍｐａｒｉ
ｓｏｎｏｆＨｉｇｈＶｏｌｔａｇｅＰｏｗｅｒ
ＲｅｃｔｉｆｉｅｒＳｔｒｕｃｔｕｒｅｓ」、Ｍ．
Ｍｅｈｒｏｔｒａ等著に記載されている。

【０００４】順方向抵抗が低いエミッタ効率によって悪
化しないようにするため、電荷キャリヤライフタイムは
比較的に長く選択され、このことにより全ベース長が同
じ場合は蓄積電荷が大きくなる。

【０００５】しかし蓄積電荷が大きくなっても逆回復電
流（テール電流）は大きくならず、とりわけ逆回復電流
の時間も延長されない。そのため、遮断電圧がとくに高
い場合には、損失電力が大きいため場合により構成素子
が破壊されていしまうこともある。

【０００６】

【発明が解決しようとする課題】本発明の課題は、高い
バッテリー電圧に対する遮断中にダイナミックななだれ
降伏が発生せず、電荷キャリヤライフタイムと全ベース
長を変化しなくても逆回復電流（テール電流）が高速に
消滅する高速電力半導体素子を提供することである。

【０００７】

【課題を解決するための手段】この課題は本発明によ
り、半導体サブストレートに順番に、アノード端子を有
するアノード側構造体、ベースゾーンおよびカソード端
子と電気的に接触接続されたカソード側構造体が設けら
れており、アノード側構造体は少なくとも１つのｐ形導
電領域を有し、該ｐ形導電領域はアノード端子と導電接
続されており、カソード側構造体は少なくとも１つの強
くドーピングされたｎ形導電領域を有し、該ｎ形導電領
域はカソード端子と導電接続されており、ベースゾーン
は、弱くドーピングされたｎ形導電サブストレート材料
の層および少なくとも１つの別の層からなり、該別の層
は導電形式および／またはドーピング濃度の点でサブス
トレート材料とは異なっており、この層はアノード側構
造体と、サブストレート材料の層との間に配置されてい
る半導体構成素子により解決される。

【０００８】スイッチング特性が改善された他に、宇宙
線に対する感度が低いことも利点である。宇宙線は自然
故障の原因ともなり得る。感度が低いことによって、ブ
レークダウン電圧が同じ場合には発生する最大電界強度
が小さくなる。

【０００９】請求項２から１０は本発明の電力半導体素
子の有利な構成に関する。

【００１０】本発明を以下図面に基づき、詳細に説明す
る。

【００１１】

【実施例】図１には電力半導体素子が示されている。こ
の半導体基板には順番に、アノード側構造体１、ベース
ゾーンＢおよびカソード側構造体２が設けられている。

【００１２】アノード側構造体は図１の場合、ｐ⁺ドー
ピング領域１からだけなる。この領域はアノード端子Ａ
と導電接続されている。カソード側構造体はｎ⁺ドーピ
ング領域２を有し、この領域はカソード端子Ｋと導電接
続されている。ｐ⁺ドーピング領域１は３０μｍ以下の
厚さを有し、そのドーピング濃度はアノード側縁で１０
¹⁵から１０¹⁹ｃｍ^-3である。ｎ⁺ドーピング領域２は３
０μｍ以下の厚さを有し、そのドーピング濃度は１０¹⁸
から１０²⁰ｃｍ^-3である。

【００１３】ベースゾーンＢはアノード側から順番に、
第１の別の層４、付加的に設けられた、破線で示された
第２の別の層４’およびｎ^-ドープされたサブストレー
ト材料の層３からなる。ｎ^-ドープされたサブストレー
ト材料の層３の厚さは通常１ＫＶ阻止電圧当たり約１０
０μｍであり、サブストレート材料は８・１０¹²から２
・１０¹⁴ｃｍ^-3の基本ドーピング濃度を有する。

【００１４】本発明の第１の実施例では、ベースゾーン
の第１の別の層４だけが設けられており、この別の層４
は３０から１２０μｍの厚さのｐ^-ドーピング層であ
る。この層４は、アノード側構造体の少なくとも１つの
ｐ⁺ドーピング領域１よりも弱くドーピングされてい
る。すなわちアノード側縁の濃度は８・１０¹²から２・
１０¹⁴ｃｍ^-3である。層４の典型的な厚さは１００μｍ
であり、層４の典型的な縁濃度は４・１０¹³ｃｍ^-3であ
る。

【００１５】さらに本発明の第２の実施例では、ベース
ゾーンの層４に付加的にベースゾーンＢの第２の別の層
４’が設けられている。この第２の別の層４’は、ｎ^-
ドーピングされたサブストレート材料に比較して、例え
ばアノード側の縁濃度で係数０．１だけ弱くドーピング
されたｎ^--ドーピング層からなる。２つの層４と４’の
全厚さは上記の１つだけの層４の厚さに相応する。ここ
で層４と層４’は典型的にはほぼ同じ厚さである。

【００１６】さらに本発明の第３の実施例では、ベース
ゾーンの第１の別の層３４だけが設けられており、この
層はｎ^-ドーピングされたサブストレート材料と比較し
て、例えば係数０．１だけ弱くドーピングされたｎ^--ド
ーピング層からなる。層４の厚さは同様に３０から１２
０μｍの間であり、典型的には１００μｍである。

【００１７】アノード側の構造体は上記の本発明の実施
例の場合、必ずしも完全に扁平なｐ⁺ドーピング層（Ｐ
ｉＮダイオード）または比較的薄いｐ^-ドーピング層
（Ｐ−ｉＮダイオード）である必要はなく、エミッタ効
率を低減するための他のアノード側構造体を有すること
もできる。すなわち例えば冒頭に述べたＭｅｈｒｏｔｒ
ａ等の刊行物に記載されている構造体を有することもで
きる。

【００１８】ここでは例えば図２に示したように、アノ
ード側構造体を次のように構成することもできる。すな
わち、アノード側構造体のｐ⁺ドーピング領域１’と境
を接するベースゾーンＢの別の層４も導電的にアノード
端子Ａと接続するのである(マージされたＰ−ｉ−Ｎ／
ショットキーダイオード）。ここで領域１’の厚さと縁
濃度は領域１に相応する。

【００１９】同じように図２には、エミッタ効率を低減
するための２つの別のアノード側構造体が示されてい
る。この構造体は、アノード側構造体のｐ⁺ドーピング
領域と境を接するベースゾーンＢの別の層４も領域５を
介してアノード端子Ａと接続されるように構成されてい
る。この領域５は、アノード側構造体のｐ⁺ドーピング
された領域１’と比較して弱くドーピングされたｐ^-ド
ーピング材料（スタティックシールドダイオード）また
は金属／シリコン合金（ソフトにしかし急速に回復する
ダイオード）からなる。

【００２０】図３には、エミッタ効率を高めるための別
のアノード側構造体が示されている。この構造体は、ア
ノード側構造体のｐ⁺ドーピング領域１も、これに比較
して弱くドーピングされた、アノード側構造体の付加的
ｐドーピング領域６も導電的にアノード端子Ａと接続さ
れている。ここで付加的ｐドーピング領域６はアノード
側構造体のｐ⁺ドーピング領域１’と、アノード側構造
体と境を接するベースゾーンＢの別の層４とが相互に分
離されるように配置されており、付加的ｐドーピング領
域６はアノード側構造体のｐ⁺ドーピング領域１’より
弱くドーピングされている。

【００２１】ここで図２と図３に示されたつながり領域
１’は、直接つながらない複数の領域の形状にすること
も考えられる。

【００２２】図４の実施例ではカソード側構造体が、カ
ソード側構造体のｎ⁺ドーピング層に比較して弱く、例
えば１０¹⁴から２・１０¹⁴ｃｍ^-3にドーピングされたｎ
ドーピングバッファ層７を有する。このバッファ層はカ
ソード側構造体の層２とサブストレート材料からなる層
３との間にある。

【００２３】図５には別の実施例が示されている。この
実施例ではカソード側構造体が、救いなくとも１つのｎ
⁺ドーピング領域２’と、これに比較して弱くドーピン
グされた、例えば１０¹⁴ｃｍ^-3までの基本ドーピング濃
度を有する少なくとも１つのｎドーピング領域８とを有
する。ここで少なくとも１つの弱くドーピングされた領
域はそれぞれカソード端子Ｋと導電接続しており、サブ
ストレート材料からなる層３と境を直接接している。

【００２４】図１に示した本発明により構造化されたベ
ースゾーンＢと、図１、２、３に図示した種々のアノー
ド側構造体はダイオードにもサイリスタにも適用するこ
とができる。

【００２５】図６には相応するサイリスタのカソード側
部分が示されている。サイリスタの所属のアノード側部
分は、図１、２、３から理解される。サイリスタは相応
するダイオードとは単に次の点で異なる。すなわち、ゲ
ート端子Ｇと導電接続されたｐドーピングゲート層９
が、サブストレート材料からなる層３とカソード側構造
体の少なくとも１つのｎ⁺ドーピング領域２”との間に
設けられている点で異なる。領域２”の厚さおよび縁濃
度は層２に相応する。

【００２６】図７でｘ軸上の経過１１〜１４は電界強度
を表す。ｘ軸はアノード端子Ａから始まりカソード端子
Ｋで終端する。これらの経過は簡単化して示してある。
線図にはさらに臨界ブレークダウン電界強度Ｅｋｒｉｔ
がプロットされており、これはシリコンに対しては約２
・１０⁵Ｖ／ｃｍである。

【００２７】経過１１と１２は公知の電力ダイオードで
の電界強度経過に相応する。ここで経過は実質的に三角
形であり、電界強度はそれぞれ直接、層１のカソード側
端部にある。電界強度経過１１は定常状態に対して当て
はまり、電界強度経過１２は遮断時のダイナミックな経
過に相応する。ここでは経過１２で電界強度勾配が大き
くなっており、経過１１の場合よりも大きな最大電界強
度が発生していることが明瞭である。

【００２８】このダイナミックな作用は、阻止状態へ移
行する際に電子がカソード方向に、正孔がアノードの方
向にｐｎ接合部により吸い込まれることによって発生す
る。補償されないドナーイオンが空間電荷ゾーンを形成
し、これの空間電荷が空間電荷ゾーンの電界強度勾配を
定める。空間電荷ゾーンを通る正孔トランスポートによ
り正の空間電荷が高まり、相応して電界勾配が上昇す
る。

【００２９】図７に示すように、公知のダイオードの定
常の場合に対する経過１１の最大電界強度を臨界ブレー
クダウン電界強度Ｅｋｒｉｔと同じに選択すれば、公知
のダイオードのダイナミックな場合に対する経過１２の
最大値が臨界電界強度よりも大きくなる。したがってい
わゆる、ダイナミックななだれ降伏Ｄが生じる。このな
だれ降伏では電荷キャリヤが電荷キャリヤ倍増によって
発生する。

【００３０】経過１１と１２の他に、本発明のダイオー
ドに対する経過１３と１４が示されている。ここで電界
強度の積分は限界ＡとＫの間にある。すなわち、印加さ
れ、阻止方向に極性付けられた電圧はすべての経過で同
じである。電界強度の最大値は経過１３でも（すなわち
定常の場合）、経過１４でも（すなわちダイナミックな
場合）でも、経過１１と１２の場合よりも格段に小さ
い。これの理由は、層４と場合により存在する層４’に
基づき、この領域での空間電荷の低減によって電界平坦
部が発生し、この平坦部が正孔トランスポートに起因し
て急峻になった層３の電界経過を補償するからである。
本発明では、最大電界強度が層１のカソード側端部に発
生するのではなく、層４または層４’のカソード側端部
に発生する。

【００３１】図７からわかるように、印加される、阻止
方向に極性付けられた電圧を、ダイナミックな場合に臨
界ブレークダウン電界強度に達することなく、さらに高
めることができる。

【００３２】図８は、本発明のダイオードに対する逆回
復電流の時間経過１５を実線で、同様の公知のダイオー
ドに対する逆回復電流の時間経過１６を破線で、阻止方
向に極性付けられた遮断電圧への遮断時について示す。
ここでは、ダイナミックななだれ降伏Ｄに基づき、経過
１６では第２の逆回復電流ピークが発生し、逆回復電流
は経過１５よりも比較的に長い時間ゼロから異なってい
ることがわかる。これは遮断電圧が高い際には損失電力
が大きいため欠点である。さらにこれにより、逆回復電
流の時間的変化が突然変化し、誘導性負荷が存在してい
る場合には不所望な電圧ピークが生じてしまう。

【００３３】本発明のダイオードは、機関制御等でのフ
リーホイールダイオードとして使用すると有利であり、
公称阻止電圧は典型的には１２００Ｖから４５００Ｖの
間である。

【００３４】基本的には、上記の電力半導体素子に対し
て、それぞれ導電形式とアノードおよびカソード端子を
取り替えたデュアル構成素子も考えられる。

【００３５】

【発明の効果】本発明により、高いバッテリー電圧への
遮断中にダイナミックななだれ降伏が発生せず、電荷キ
ャリヤライフタイムと全ベース長を変化しなくても逆回
復電流（テール電流）が高速に消滅する高速電力半導体
素子が得られる。

【図面の簡単な説明】

【図１】本発明のダイオードの概略図である。

【図２】図１のダイオードのアノード側構造体の有利な
構成を示す概略図である。

【図３】図１のダイオードのアノード側構造体の有利な
構成を示す概略図である。

【図４】図１のダイオードのカソード側構造体の有利な
構成を示す概略図である。

【図５】図１のダイオードのカソード側構造体の有利な
構成を示す概略図である。

【図６】本発明のサイリスタの構成を示す概略図であ
る。

【図７】本発明により得られる利点を説明するために、
公知のダイオードと本発明のダイオードとの電界強度経
過を示す線図である。

【図８】公知のダイオードと本発明のダイオードとの逆
回復電流の時間経過を示す線図である。

【符号の説明】

１アノード側構造体２カソード側構造体

Claims

【特許請求の範囲】

【請求項１】半導体サブストレートに順番に、アノー
ド端子（Ａ）を有するアノード側構造体（１、１’、
５、６）、ベースゾーン（Ｂ）およびカソード端子と電
気的に接触接続されたカソード側構造体（２、２’、
２”、７、８、９）が設けられており、アノード側構造体は少なくとも１つのｐ形導電領域
（１、１’）を有し、該ｐ形導電領域はアノード端子と
導電接続されており、カソード側構造体は少なくとも１
つの強くドーピングされたｎ形導電領域（２、２’、
２”）を有し、該ｎ形導電領域はカソード端子と導電接
続されており、ベースゾーン（Ｂ）は、弱くドーピングされたｎ形導電
サブストレート材料の層（３）および少なくとも１つの
別の層（４、４’）からなり、該別の層は導電形式および／またはドーピング濃度の点
でサブストレート材料とは異なっており、この層はアノ
ード側構造体と、サブストレート材料の層との間に配置
されている、ことを特徴とする電力半導体素子。
【請求項２】ベースゾーンの少なくとも１つの別の層
（４，４’）の第１はｐ形導電層（４）からなり、当該
層はアノード側構造体の少なくとも１つのｐ形導電領域
と比較して弱くドーピングされている、請求項１記載の
電力半導体素子。
【請求項３】ベースゾーン（Ｂ）の少なくとも１つの
別の層（４、４’）の第２は、サブストレート材料と比
較して弱くドーピングされたｎ形導電層（４’）からな
り、当該層は第１の別の層（４）とサブストレート材料
の層（３）との間に配置されている、請求項２記載の電
力半導体素子。
【請求項４】ベースゾーンの少なくとも１つの別の層
（４、４’）の第１は、サブストレート材料と比較して
弱くドーピングされたｎ形導電層（４）からなる、請求
項１記載の電力半導体素子。
【請求項５】ゲート端子（Ｇ）と導電接続されたｐド
ーピングゲート層(９）が、サブストレート材料の層
（３）と、カソード側構造体の、少なくとも１つの強く
ドーピングされたｎ形導電層（２”）との間に設けられ
ている、請求項１から４までのいずれか１項記載の電力
半導体素子。
【請求項６】カソード側構造体は、該カソード側構造
体の強くドーピングされたｎ形導電層（２）と比較して
弱くドーピングされたｎ形導電層（７）を有し、該弱くドーピングされたｎ形導電層（７）は、カソード
側構造体のｎ形導電層（２）とサブストレート材料の層
（３）との間にある、請求項１から４までのいずれか１
項記載の電力半導体素子。
【請求項７】カソード側構造体は、少なくとも１つの
強くドーピングされたｎ形導電領域（２’）と、これに
比較して弱くドーピングされた少なくとも１つのｎ形導
電領域（８）とを有し、少なくとも１つの弱くドーピングされた領域もそれぞれ
カソード端子（Ｋ）と導電接続しており、サブストレー
ト材料の層（３）と境を接している、請求項１から４ま
でのいずれか１項記載の電力半導体素子。
【請求項８】ベースゾーン（Ｂ）の少なくとも１つの
別の層（４）もアノード端子（Ａ）と導電接続してお
り、かつアノード側構造体のｐ形導電領域と境を接して
いるように、アノード側構造体は構成されている、請求
項１から５までのいずれか１項記載の電力半導体素子。
【請求項９】ベースゾーン（ｂ）の少なくとの１つの
別の層（４）も、アノード側高ぞ体のｐ形導電領域
（１’）と比較して弱くドーピングされたｐが他導電材
料または金属／シリコン合金からなる領域（５）を介し
てアノード端子(Ａ）と接続されており、前記少なくとも１つの別の領域（４）は、アノード側の
ｐ形導電領域と境を接しているように、アノード側構造
体は構成されている、請求項１から５までのいずれか１
項記載の電力半導体素子。
【請求項１０】アノード側構造体の少なくとも１つの
ｐドーピング領域(１’）とアノード側構造体の付加的
なｐドーピング領域（６）とはともにアノード端子
（Ａ）と導電接続されるように、アノード側構造体は構
成されており、付加的なｐドーピング領域（６）により、アノード側構
造体の少なくとも１つのｐ形導電領域（１’）と、アノ
ード側構造体と境を接する、ベースゾーン（Ｂ）の別の
層（４）とは相互に分離されており、付加的なｐ形導電層（６）は、アノード側構造体の少な
くとも１つのｐ形導電領域（１’）よりも弱くドーピン
グされている、請求項１から５までのいずれか１項記載
の電力半導体素子。