JPH0720250B2 - バーストゲートパルス生成回路 - Google Patents
バーストゲートパルス生成回路Info
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- JPH0720250B2 JPH0720250B2 JP63161342A JP16134288A JPH0720250B2 JP H0720250 B2 JPH0720250 B2 JP H0720250B2 JP 63161342 A JP63161342 A JP 63161342A JP 16134288 A JP16134288 A JP 16134288A JP H0720250 B2 JPH0720250 B2 JP H0720250B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
- Devices For Checking Fares Or Tickets At Control Points (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はビデオ信号におけるバースト信号抽出用のバ
ーストゲートパルスを生成するバーストゲートパルス生
成回路に関する。
ーストゲートパルスを生成するバーストゲートパルス生
成回路に関する。
（従来の技術） 一般にBG（バーストゲート）パルス生成回路はテレビジ
ョン受像機やVTR（ビデオ・テープ・レコーダ）に用い
られている。
ョン受像機やVTR（ビデオ・テープ・レコーダ）に用い
られている。
BGパルス生成回路によって得られたBGパルスは、色同期
回路においてはバースト信号検出のためのゲートパルス
として使用され、AGC（自動利得制御）回路において
は、AGC検波のためのキーパルスとして使用されてい
る。特に、AGC回路では同期信号の先端部がクランプさ
れた映像信号のペデスタル部分の電位をBGパルスを用い
て抽出し、その電位を基準電位と比較することにより、
同期信号の振幅が一定となるようにAGC回路の利得を制
御している。
回路においてはバースト信号検出のためのゲートパルス
として使用され、AGC（自動利得制御）回路において
は、AGC検波のためのキーパルスとして使用されてい
る。特に、AGC回路では同期信号の先端部がクランプさ
れた映像信号のペデスタル部分の電位をBGパルスを用い
て抽出し、その電位を基準電位と比較することにより、
同期信号の振幅が一定となるようにAGC回路の利得を制
御している。
このように、BGパルス生成回路では、ビデオ回路におい
て、ACC（自動色信号制御）検波、AGC検波のための基準
信号を作る回路として、BGパルスのパルス幅及びパルス
の位置が非常に重要である。
て、ACC（自動色信号制御）検波、AGC検波のための基準
信号を作る回路として、BGパルスのパルス幅及びパルス
の位置が非常に重要である。
第３図は従来のBGパルス生成回路の一例を示す回路図で
ある。
ある。
図において、NPN型のトランジスタQ1のベースは、抵抗R
1を介して同期分離出力信号が供給される入力端子INに
接続されると共に、抵抗R2を介して接地されている。上
記トランジスタQ1のエミッタは接地され、コレクタは定
電流源11を介して電源VCCに接続されると共に、NPN型の
トランジスタQ2のベースに接続されている。このトラン
ジスタQ2のエミッタは接地され、コレクタは抵抗R3を介
して電源VCCに接続されると共に、コンデンサC1を介し
て接地され、かつNPN型のトランジスタQ3のベースに接
続されている。このトランジスタQ3のコレクタは抵抗R4
を介して電源VCCに接続され、エミッタは抵抗R5を介し
て接地されている。また、上記トランジスタQ3のエミッ
タはこのトランジスタQ3と共に第１の差動増幅器A1を構
成するNPN型のトランジスタQ4のエミッタにも接続され
ている。上記トランジスタQ4のベースは抵抗R6を介して
接地されていると共に、抵抗R7を介して上記トランジス
タQ3のコレクタに接続されている。
1を介して同期分離出力信号が供給される入力端子INに
接続されると共に、抵抗R2を介して接地されている。上
記トランジスタQ1のエミッタは接地され、コレクタは定
電流源11を介して電源VCCに接続されると共に、NPN型の
トランジスタQ2のベースに接続されている。このトラン
ジスタQ2のエミッタは接地され、コレクタは抵抗R3を介
して電源VCCに接続されると共に、コンデンサC1を介し
て接地され、かつNPN型のトランジスタQ3のベースに接
続されている。このトランジスタQ3のコレクタは抵抗R4
を介して電源VCCに接続され、エミッタは抵抗R5を介し
て接地されている。また、上記トランジスタQ3のエミッ
タはこのトランジスタQ3と共に第１の差動増幅器A1を構
成するNPN型のトランジスタQ4のエミッタにも接続され
ている。上記トランジスタQ4のベースは抵抗R6を介して
接地されていると共に、抵抗R7を介して上記トランジス
タQ3のコレクタに接続されている。
上記トランジスタQ4のコレクタはPNP型のトランジスタQ
5のコレクタ及びベースに接続されている。このトラン
ジスタQ5のエミッタは抵抗R8を介して電源VCCに接続さ
れている。さらに上記トランジスタQ5のベースはPNP型
のトランジスタQ6のベースに接続されている。このトラ
ンジスタQ6のエミッタは抵抗R9を介して電源VCCに接続
され、コレクタは抵抗R10を介して接地されると共にNPN
型のトランジスタQ7のベースに接続されている。上記ト
ランジスタQ7のエミッタは接地され、コレクタはトラン
ジスタQ8のベースに接続されている。このトランジスタ
Q8のエミッタは接地され、コレクタは上記トランジスタ
Q4のベースに接続されている。
5のコレクタ及びベースに接続されている。このトラン
ジスタQ5のエミッタは抵抗R8を介して電源VCCに接続さ
れている。さらに上記トランジスタQ5のベースはPNP型
のトランジスタQ6のベースに接続されている。このトラ
ンジスタQ6のエミッタは抵抗R9を介して電源VCCに接続
され、コレクタは抵抗R10を介して接地されると共にNPN
型のトランジスタQ7のベースに接続されている。上記ト
ランジスタQ7のエミッタは接地され、コレクタはトラン
ジスタQ8のベースに接続されている。このトランジスタ
Q8のエミッタは接地され、コレクタは上記トランジスタ
Q4のベースに接続されている。
一方、上記トランジスタQ2のコレクタはNPN型のトラン
ジスタQ9のベースに接続されている。このトランジスタ
Q9のコレクタは電源VCCに接続され、エミッタはこのト
ランジスタQ9と共に第２の差動増幅器A2を構成するNPN
型のトランジスタQ10のエミッタに接続されると共に、
定電流源I2を介して接地されている。上記トランジスタ
Q10のベースは定電圧源V2を介して接地され、コレクタ
はPNP型のトランジスタQ11のコレクタ及びベースに接続
されている。このトランジスタQ11のエミッタは抵抗R11
を介して電源VCCに接続されている。さらに上記トラン
ジスタQ11のベースはPNP型のトランジスタQ12のベース
に接続されている。このトランジスタQ12のエミッタは
抵抗R12を介して電源VCCに接続され、コレクタは第３の
差動増幅器A3を構成するPNP型のトランジスタQ13,Q14の
各エミッタに接続されている。上記トランジスタQ13の
ベースは上記トランジスタQ2のコレクタに接続され、コ
レクタは接地されている。上記トランジスタQ14のベー
スは定電圧源V1を介して接地され、コレクタはNPN型の
トランジスタQ15のコレクタ及び出力端子OUTに接続され
ると共に、抵抗R13を介して接地されている。上記トラ
ンジスタQ15のエミッタは接地され、ベースは上記トラ
ンジスタQ1のコレクタに接続されている。さらにNPN型
のトランジスタQ16のベースは上記入力端子INに接続さ
れ、コレクタは電源VCCに接続され、エミッタは上記ト
ランジスタQ9及びQ10の共通エミッタに接続されてい
る。
ジスタQ9のベースに接続されている。このトランジスタ
Q9のコレクタは電源VCCに接続され、エミッタはこのト
ランジスタQ9と共に第２の差動増幅器A2を構成するNPN
型のトランジスタQ10のエミッタに接続されると共に、
定電流源I2を介して接地されている。上記トランジスタ
Q10のベースは定電圧源V2を介して接地され、コレクタ
はPNP型のトランジスタQ11のコレクタ及びベースに接続
されている。このトランジスタQ11のエミッタは抵抗R11
を介して電源VCCに接続されている。さらに上記トラン
ジスタQ11のベースはPNP型のトランジスタQ12のベース
に接続されている。このトランジスタQ12のエミッタは
抵抗R12を介して電源VCCに接続され、コレクタは第３の
差動増幅器A3を構成するPNP型のトランジスタQ13,Q14の
各エミッタに接続されている。上記トランジスタQ13の
ベースは上記トランジスタQ2のコレクタに接続され、コ
レクタは接地されている。上記トランジスタQ14のベー
スは定電圧源V1を介して接地され、コレクタはNPN型の
トランジスタQ15のコレクタ及び出力端子OUTに接続され
ると共に、抵抗R13を介して接地されている。上記トラ
ンジスタQ15のエミッタは接地され、ベースは上記トラ
ンジスタQ1のコレクタに接続されている。さらにNPN型
のトランジスタQ16のベースは上記入力端子INに接続さ
れ、コレクタは電源VCCに接続され、エミッタは上記ト
ランジスタQ9及びQ10の共通エミッタに接続されてい
る。
上記構成でなる従来のBGパルス生成回路の動作を第４図
の波形図を用いて説明する。入力端子INには第４図
（Ａ）に示すような同期分離出力信号が入力される。ま
ず、第４図（Ａ）のａに示すように、入力が無信号のと
き、すなわち、入力端子INが低レベルに維持されている
とき、トランジスタQ1はカットオフする。これにより、
トランジスタQ8がオンする場合と、このトランジスタQ8
がオンするよりも早くトランジスタQ4のベースに下記の
１式で与えられる、抵抗R4,R7,R6による電源VCCの分割
電圧V0が加わることによりこのトランジスタQ4がオン
し、これによりトランジスタQ5,Q6,Q7がオンし、トラン
ジスタQ8がカットオフする場合の２通りが考えられる。
の波形図を用いて説明する。入力端子INには第４図
（Ａ）に示すような同期分離出力信号が入力される。ま
ず、第４図（Ａ）のａに示すように、入力が無信号のと
き、すなわち、入力端子INが低レベルに維持されている
とき、トランジスタQ1はカットオフする。これにより、
トランジスタQ8がオンする場合と、このトランジスタQ8
がオンするよりも早くトランジスタQ4のベースに下記の
１式で与えられる、抵抗R4,R7,R6による電源VCCの分割
電圧V0が加わることによりこのトランジスタQ4がオン
し、これによりトランジスタQ5,Q6,Q7がオンし、トラン
ジスタQ8がカットオフする場合の２通りが考えられる。
前者の場合には、トランジスタQ1がカットオフすること
により、トランジスタQ2,Q8がオンし、トランジスタQ3,
Q4,Q5,Q6,Q7がカットオフ、またトランジスタQ16,Q9が
カットオフ、トランジスタQ10,Q11,Q12,Q13がオンし、
トランジスタQ14,Q15がカットオフする。従って、この
場合には出力端子OUTの信号は第４図（Ｅ）に示すよう
に低レベルに固定される。他方、後者の場合には、トラ
ンジスタQ1がカットオフすることにより、トランジスタ
Q4,Q5,Q6,Q7がオンすることにより、トランジスタQ2,Q8
がカットオフする。トランジスタQ2がカットオフする
と、直ちに抵抗R3を介してコンデンサC1の充電が開始さ
れる。そして、トランジスタQ3のベース電圧が上記１式
で与えられる電圧V0以上に達すると、トランジスタQ3が
オンし、これによりトランジスタQ4,Q5,Q6,Q7がカット
オフする。すると、トランジスタQ2,Q8がオンして前者
の場合と同様の状態になる。従って、この場合にも出力
端子OUTの信号は第４図（Ｅ）に示すように低レベルに
固定される。
により、トランジスタQ2,Q8がオンし、トランジスタQ3,
Q4,Q5,Q6,Q7がカットオフ、またトランジスタQ16,Q9が
カットオフ、トランジスタQ10,Q11,Q12,Q13がオンし、
トランジスタQ14,Q15がカットオフする。従って、この
場合には出力端子OUTの信号は第４図（Ｅ）に示すよう
に低レベルに固定される。他方、後者の場合には、トラ
ンジスタQ1がカットオフすることにより、トランジスタ
Q4,Q5,Q6,Q7がオンすることにより、トランジスタQ2,Q8
がカットオフする。トランジスタQ2がカットオフする
と、直ちに抵抗R3を介してコンデンサC1の充電が開始さ
れる。そして、トランジスタQ3のベース電圧が上記１式
で与えられる電圧V0以上に達すると、トランジスタQ3が
オンし、これによりトランジスタQ4,Q5,Q6,Q7がカット
オフする。すると、トランジスタQ2,Q8がオンして前者
の場合と同様の状態になる。従って、この場合にも出力
端子OUTの信号は第４図（Ｅ）に示すように低レベルに
固定される。
次に第４図（Ａ）のｂに示すように、同期信号が立ち上
がったときはトランジスタQ1がオンする。これにより、
トランジスタQ2,Q8,Q15がカットオフする。このとき、
トランジスタQ4のベース電圧は上記の電圧V0となり、他
方、トランジスタQ2がカットオフすることにより、抵抗
R3を介してコンデンサC1の充電が抵抗R3とコンデンサC1
の値に応じた時定数によって開始される。そして、第４
図（Ｄ）に示すようにトランジスタQ3のベース電圧が上
昇し、上記１式で与えられる電圧V0に達する前まではト
ランジスタQ3はカットオフしており、トランジスタQ4は
オンしている。これにより、トランジスタQ5,Q6,Q7がオ
ンし、トランジスタQ2,Q8,Q15はカットオフし続ける。
がったときはトランジスタQ1がオンする。これにより、
トランジスタQ2,Q8,Q15がカットオフする。このとき、
トランジスタQ4のベース電圧は上記の電圧V0となり、他
方、トランジスタQ2がカットオフすることにより、抵抗
R3を介してコンデンサC1の充電が抵抗R3とコンデンサC1
の値に応じた時定数によって開始される。そして、第４
図（Ｄ）に示すようにトランジスタQ3のベース電圧が上
昇し、上記１式で与えられる電圧V0に達する前まではト
ランジスタQ3はカットオフしており、トランジスタQ4は
オンしている。これにより、トランジスタQ5,Q6,Q7がオ
ンし、トランジスタQ2,Q8,Q15はカットオフし続ける。
第４図（Ａ）のｃに示すように、同期信号が立ち下がっ
たときはトランジスタQ1がカットオフするが、トランジ
スタQ4,Q5,Q6,Q7はオンし続け、トランジスタQ2,Q8,Q15
はカットオフし続ける。また、このときはトランジスタ
Q10,Q11,Q12,Q13はオンしている。そして、コンデンサC
1の充電が継続して行われ、トランジスタQ13のベース電
圧が定電圧源V1の値以上に達すると、トランジスタQ14
がオンし、出力端子OUTの信号は第４図（Ｅ）のｄに示
すように立ち上がる。さらにコンデンサC1の充電が継続
して行われ、トランジスタQ9のベース電圧が定電圧源V2
の値以上に達すると、このトランジスタQ9がオンし、ト
ランジスタQ10がカットオフするため、トランジスタQ1
1,Q12がカットオフし、さらにトランジスタQ13,Q14には
電流が供給されなくなるため、トランジスタQ14はカッ
トオフし、出力端子OUTの信号は第４図（Ｅ）のｅに示
すように立ち下がる。
たときはトランジスタQ1がカットオフするが、トランジ
スタQ4,Q5,Q6,Q7はオンし続け、トランジスタQ2,Q8,Q15
はカットオフし続ける。また、このときはトランジスタ
Q10,Q11,Q12,Q13はオンしている。そして、コンデンサC
1の充電が継続して行われ、トランジスタQ13のベース電
圧が定電圧源V1の値以上に達すると、トランジスタQ14
がオンし、出力端子OUTの信号は第４図（Ｅ）のｄに示
すように立ち上がる。さらにコンデンサC1の充電が継続
して行われ、トランジスタQ9のベース電圧が定電圧源V2
の値以上に達すると、このトランジスタQ9がオンし、ト
ランジスタQ10がカットオフするため、トランジスタQ1
1,Q12がカットオフし、さらにトランジスタQ13,Q14には
電流が供給されなくなるため、トランジスタQ14はカッ
トオフし、出力端子OUTの信号は第４図（Ｅ）のｅに示
すように立ち下がる。
さらにコンデンサC1の充電が継続して行われ、トランジ
スタQ3のベース電圧が前記電圧V0以上に達すると、トラ
ンジスタQ3がオンし、トランジスタQ4がカットオフし、
トランジスタQ5,Q6,Q7もカットオフする。このとき、ト
ランジスタQ1はカットオフしており、トランジスタQ2,Q
8,Q15はオンしている。第４図（Ｂ）はこれらトランジ
スタQ2,Q8,Q15の各ベース電圧の波形を、また、第４図
（Ｃ）はトランジスタQ4とQ7の各ベース電圧もしくはト
ランジスタQ5とQ6の各コレクタ電流の波形をそれぞれ示
している。上記トランジスタQ7がカットオフすることに
より、第４図（Ｂ）のｆに示すようにｎトランジスタQ
2,Q8,Q15の各ベース電圧は高レベルになり、これによっ
て初期状態に戻る。ここで、第４図（Ｅ）に示す信号は
前記BGパルスとして、色同期回路においてはバースト信
号検出のためのゲートパルスとして入力され、AGC回路
においてはAGC検波のためのキーパルスとして入力され
る。
スタQ3のベース電圧が前記電圧V0以上に達すると、トラ
ンジスタQ3がオンし、トランジスタQ4がカットオフし、
トランジスタQ5,Q6,Q7もカットオフする。このとき、ト
ランジスタQ1はカットオフしており、トランジスタQ2,Q
8,Q15はオンしている。第４図（Ｂ）はこれらトランジ
スタQ2,Q8,Q15の各ベース電圧の波形を、また、第４図
（Ｃ）はトランジスタQ4とQ7の各ベース電圧もしくはト
ランジスタQ5とQ6の各コレクタ電流の波形をそれぞれ示
している。上記トランジスタQ7がカットオフすることに
より、第４図（Ｂ）のｆに示すようにｎトランジスタQ
2,Q8,Q15の各ベース電圧は高レベルになり、これによっ
て初期状態に戻る。ここで、第４図（Ｅ）に示す信号は
前記BGパルスとして、色同期回路においてはバースト信
号検出のためのゲートパルスとして入力され、AGC回路
においてはAGC検波のためのキーパルスとして入力され
る。
なお、第３図中のトランジスタQ16はBGパルスを同期分
離出力信号でマスクし、この同期分離出力信号の期間に
はBGパルスを出力させないようにるために設けられてい
る。
離出力信号でマスクし、この同期分離出力信号の期間に
はBGパルスを出力させないようにるために設けられてい
る。
（発明が解決しようとする課題） ところで、従来の回路では第４図（Ａ）のｇに示すよう
に、正規に同期信号が立ち上がるのではなく、ノイズに
よって立ち上がった場合でも、コンデンサC1の充電が開
始され、第４図（Ｄ）のｈに示すようにトランジスタQ3
のベース電圧が上昇を開始する。従って、第４図（Ｅ）
のｉのように、正常な同期信号が入力された場合と同様
に誤ったBGパルスが出力されてしまうという欠点があ
る。
に、正規に同期信号が立ち上がるのではなく、ノイズに
よって立ち上がった場合でも、コンデンサC1の充電が開
始され、第４図（Ｄ）のｈに示すようにトランジスタQ3
のベース電圧が上昇を開始する。従って、第４図（Ｅ）
のｉのように、正常な同期信号が入力された場合と同様
に誤ったBGパルスが出力されてしまうという欠点があ
る。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、入力同期信号に混入したノイズによ
る誤動作の発生を防止することができるバーストゲート
パルス生成回路を提供することにある。
あり、その目的は、入力同期信号に混入したノイズによ
る誤動作の発生を防止することができるバーストゲート
パルス生成回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明によるバーストゲートパルス生成回路は、入力
同期信号のパルス前縁部から所定の時定数で増加する電
圧を発生する第１の回路手段と、上記第１の回路手段で
発生された電圧を異なる２値の閾値電圧と比較して所定
パルス幅のバーストゲートパルスを出力する第２の回路
手段とを具備し、正常な入力同期信号よりも短いパルス
幅の信号が入力されたときに上記２値の閾値電圧よりも
低い値の基準電圧と上記第１の回路手段で発生される電
圧とを比較し、上記第１の回路手段で発生される電圧が
この基準電圧に到達する前に入力同期信号のパルスが立
ち下がった際に、上記第１の回路手段における電圧発生
動作を中止させる第３の回路手段を設けたことを特徴と
する。
同期信号のパルス前縁部から所定の時定数で増加する電
圧を発生する第１の回路手段と、上記第１の回路手段で
発生された電圧を異なる２値の閾値電圧と比較して所定
パルス幅のバーストゲートパルスを出力する第２の回路
手段とを具備し、正常な入力同期信号よりも短いパルス
幅の信号が入力されたときに上記２値の閾値電圧よりも
低い値の基準電圧と上記第１の回路手段で発生される電
圧とを比較し、上記第１の回路手段で発生される電圧が
この基準電圧に到達する前に入力同期信号のパルスが立
ち下がった際に、上記第１の回路手段における電圧発生
動作を中止させる第３の回路手段を設けたことを特徴と
する。
（作用） 入力同期信号にノイズが混入した場合、このノイズは正
常な入力同期信号よりも短いパルス幅を持つ。この場合
には、入力同期信号のパルス前縁部から所定の時定数で
増加する電圧を発生する回路手段で得られる電圧が基準
電圧にまで到達する前にパルスが立ち下がり、これによ
り入力同期信号のパルス前縁部から所定の時定数で増加
する電圧を発生する回路手段における電圧発生動作が中
止され、この後のバーストゲートパルスの出力は行われ
ない。
常な入力同期信号よりも短いパルス幅を持つ。この場合
には、入力同期信号のパルス前縁部から所定の時定数で
増加する電圧を発生する回路手段で得られる電圧が基準
電圧にまで到達する前にパルスが立ち下がり、これによ
り入力同期信号のパルス前縁部から所定の時定数で増加
する電圧を発生する回路手段における電圧発生動作が中
止され、この後のバーストゲートパルスの出力は行われ
ない。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係るバーストゲートパルス生成回路
の一実施例の構成を示す回路図であり、前記第３図に示
す従来回路と対応する箇所には同一符号を付し、異なる
箇所についてのみ説明する。
の一実施例の構成を示す回路図であり、前記第３図に示
す従来回路と対応する箇所には同一符号を付し、異なる
箇所についてのみ説明する。
第１図において、NPN型のトランジスタQ17のベースは入
力端子INに接続されている。このトランジスタQ17のエ
ミッタは接地され、コレクタはNPN型のトランジスタQ18
のベース及びPNP型のトランジスタQ19のコレクタに接続
されと共に抵抗14を介して接地されている。上記トラン
ジスタQ18のコレクタは前記トランジスタQ7のベースに
接続され、エミッタは接地されている。上記トランジス
タQ19のベースは前記トランジスタQ2のコレクタに接続
され、エミッタはこのトランジスタQ19と共に第４の差
動増幅器A4を構成するPNP型のトランジスタQ20のエミッ
タに接続される。このトランジスタQ20のコレクタは接
地され、ベースは定電圧源V3を介して接地されている。
上記両トランジスタQ19,Q20の共通エミッタはPNP型のト
ランジスタQ21のコレクタに接続されている。このトラ
ンジスタQ21のベースは前記トランジスタQ5のベースに
接続され、エミッタは抵抗R15を介して電源VCCに接続さ
れている。
力端子INに接続されている。このトランジスタQ17のエ
ミッタは接地され、コレクタはNPN型のトランジスタQ18
のベース及びPNP型のトランジスタQ19のコレクタに接続
されと共に抵抗14を介して接地されている。上記トラン
ジスタQ18のコレクタは前記トランジスタQ7のベースに
接続され、エミッタは接地されている。上記トランジス
タQ19のベースは前記トランジスタQ2のコレクタに接続
され、エミッタはこのトランジスタQ19と共に第４の差
動増幅器A4を構成するPNP型のトランジスタQ20のエミッ
タに接続される。このトランジスタQ20のコレクタは接
地され、ベースは定電圧源V3を介して接地されている。
上記両トランジスタQ19,Q20の共通エミッタはPNP型のト
ランジスタQ21のコレクタに接続されている。このトラ
ンジスタQ21のベースは前記トランジスタQ5のベースに
接続され、エミッタは抵抗R15を介して電源VCCに接続さ
れている。
上記構成において、定電圧源V3は前記定電圧源V1及びV2
それぞれよりも十分小さい値に設定されている。
それぞれよりも十分小さい値に設定されている。
次に上記構成でなる回路の動作を第２図の波形図を用い
て説明する。なお、第２図の波形図中の（Ａ）は入力端
子INに入力される同期分離出力信号を、（Ｂ）はトラン
ジスタQ2,Q8,Q15の各ベース電圧の波形を、（Ｃ）はト
ランジスタQ4とQ7の各ベース電圧もしくはトランジスタ
Q5とQ6の各コレクタ電流の波形を、（Ｄ）はトランジス
タQ18のベース電圧を、（Ｅ）はトランジスタQ3のベー
ス電圧を、（Ｆ）は出力端子OUTの信号をそれぞれ示し
ている。
て説明する。なお、第２図の波形図中の（Ａ）は入力端
子INに入力される同期分離出力信号を、（Ｂ）はトラン
ジスタQ2,Q8,Q15の各ベース電圧の波形を、（Ｃ）はト
ランジスタQ4とQ7の各ベース電圧もしくはトランジスタ
Q5とQ6の各コレクタ電流の波形を、（Ｄ）はトランジス
タQ18のベース電圧を、（Ｅ）はトランジスタQ3のベー
ス電圧を、（Ｆ）は出力端子OUTの信号をそれぞれ示し
ている。
まず、第２図（Ａ）のａに示すように、入力が無信号の
ときはトランジスタQ1はカットオフしている。このとき
は従来と同様にトランジスタQ8がオンする場合と、トラ
ンジスタQ4がオンする場合の２通りが考えられるが、い
ずれの場合でも従来と同様に出力端子OUTの信号は第２
図（Ｆ）に示すように低レベルに固定される。
ときはトランジスタQ1はカットオフしている。このとき
は従来と同様にトランジスタQ8がオンする場合と、トラ
ンジスタQ4がオンする場合の２通りが考えられるが、い
ずれの場合でも従来と同様に出力端子OUTの信号は第２
図（Ｆ）に示すように低レベルに固定される。
次に第２図（Ａ）のｂに示すように同期信号が立ち上が
ったときは、トランジスタQ17がオンし、これによりト
ランジスタQ18はカットオフする。従ってこのときの回
路状態はトランジスタQ18が設けられていない場合と等
価である。すなわち、同期信号の立ち上がりによりトラ
ンジスタQ1がオンし、トランジスタQ2,Q8,Q15がカット
オフする。このとき、トランジスタQ4のベース電圧は前
記１式で与えられるV0となる。他方、トランジスタQ2が
カットオフすることにより、抵抗R3を介してコンデンサ
C1の充電が開始される。そして、第２図（Ｅ）に示すよ
うにトランジスタQ3のベース電圧が上昇し、上記１式で
与えられる電圧V0に達する前まではトランジスタQ3はカ
ットオフしており、トランジスタQ4はオンしている。こ
れにより、トランジスタQ5,Q6,Q7がオンし、トランジス
タQ2,Q8,Q15はカットオフし続ける。
ったときは、トランジスタQ17がオンし、これによりト
ランジスタQ18はカットオフする。従ってこのときの回
路状態はトランジスタQ18が設けられていない場合と等
価である。すなわち、同期信号の立ち上がりによりトラ
ンジスタQ1がオンし、トランジスタQ2,Q8,Q15がカット
オフする。このとき、トランジスタQ4のベース電圧は前
記１式で与えられるV0となる。他方、トランジスタQ2が
カットオフすることにより、抵抗R3を介してコンデンサ
C1の充電が開始される。そして、第２図（Ｅ）に示すよ
うにトランジスタQ3のベース電圧が上昇し、上記１式で
与えられる電圧V0に達する前まではトランジスタQ3はカ
ットオフしており、トランジスタQ4はオンしている。こ
れにより、トランジスタQ5,Q6,Q7がオンし、トランジス
タQ2,Q8,Q15はカットオフし続ける。
第２図（Ａ）のｃに示すように同期信号が立ち下がる
と、トランジスタQ17がカットオフする。この後、コン
デンサC1の充電がまだ継続して行われている場合（第２
図（Ａ）のｃから第２図（Ｂ）のｆまでの期間）、トラ
ンジスタQ19のベース電圧の方がトランジスタQ20のベー
ス電圧である定電圧源V3の値よりも大きいため、トラン
ジスタQ19はカットオフしており、トランジスタQ18もカ
ットオフしている。そして、トランジスタQ13のベース
電圧が定電圧源V1の値以上に達すると、トランジスタQ1
4がオンし、出力端子OUTの信号は第２図（Ｆ）のｄに示
すように立ち上がる。さらにコンデンサC1の充電が継続
して行われ、トランジスタQ9のベース電圧が定電圧源V2
の値以上に達すると、このトランジスタQ9がオンし、ト
ランジスタQ10がカットオフするため、トランジスタQ1
1,Q12がカットオフし、さらにトランジスタQ13,Q14には
電流が供給されなくなるため、トランジスタQ14はカッ
トオフし、出力端子OUTの信号は第２図（Ｆ）のｅに示
すように立ち下がる。
と、トランジスタQ17がカットオフする。この後、コン
デンサC1の充電がまだ継続して行われている場合（第２
図（Ａ）のｃから第２図（Ｂ）のｆまでの期間）、トラ
ンジスタQ19のベース電圧の方がトランジスタQ20のベー
ス電圧である定電圧源V3の値よりも大きいため、トラン
ジスタQ19はカットオフしており、トランジスタQ18もカ
ットオフしている。そして、トランジスタQ13のベース
電圧が定電圧源V1の値以上に達すると、トランジスタQ1
4がオンし、出力端子OUTの信号は第２図（Ｆ）のｄに示
すように立ち上がる。さらにコンデンサC1の充電が継続
して行われ、トランジスタQ9のベース電圧が定電圧源V2
の値以上に達すると、このトランジスタQ9がオンし、ト
ランジスタQ10がカットオフするため、トランジスタQ1
1,Q12がカットオフし、さらにトランジスタQ13,Q14には
電流が供給されなくなるため、トランジスタQ14はカッ
トオフし、出力端子OUTの信号は第２図（Ｆ）のｅに示
すように立ち下がる。
さらにコンデンサC1の充電が継続して行われ、トランジ
スタQ3のベース電圧が前記電圧V0以上に達すると、トラ
ンジスタQ3がオンし、トランジスタQ4がカットオフし、
トランジスタQ5,Q6,Q7及びQ21もカットオフする。この
とき、トランジスタQ1はカットオフしており、トランジ
スタQ2,Q8,Q15はオンしている。上記トランジスタQ7が
カットオフすることにより、第２図（Ｂ）のｆに示すよ
うにトランジスタQ2,Q8,Q15の各ベース電圧は高レベル
になり、これによって初期状態に戻る。
スタQ3のベース電圧が前記電圧V0以上に達すると、トラ
ンジスタQ3がオンし、トランジスタQ4がカットオフし、
トランジスタQ5,Q6,Q7及びQ21もカットオフする。この
とき、トランジスタQ1はカットオフしており、トランジ
スタQ2,Q8,Q15はオンしている。上記トランジスタQ7が
カットオフすることにより、第２図（Ｂ）のｆに示すよ
うにトランジスタQ2,Q8,Q15の各ベース電圧は高レベル
になり、これによって初期状態に戻る。
すなわち、正常な同期パルスが入力される場合には、従
来回路と同様に同期パルスに対して所定時間だけ遅れた
位置にバーストゲートパルスが得られる。
来回路と同様に同期パルスに対して所定時間だけ遅れた
位置にバーストゲートパルスが得られる。
ところで、第２図（Ａ）のｇに示すように、ノイズによ
って入力端子INの信号が立ち上がった場合には、第２図
（Ａ）のｂの場合と同様にトランジスタQ1がオンし、ト
ランジスタQ2がカットオフする。これにより、抵抗R3を
介してコンデンサC1の充電が開始され、第２図（Ｅ）の
ｈに示すようにトランジスタQ3のベース電圧が上昇を開
始する。ところが、ノイズによる入力端子INの信号が低
レベルに低下すると、予めこのノイズによってオン状態
にされていたトランジスタQ17がカットオフする。この
とき、トランジスタQ2のコレクタ電圧、すなわちコンデ
ンサC1の充電電圧（第２図（Ｅ）中の電圧V4）は定電圧
源V3の値には達していない。このため、トランジスタQ1
7がカットオフした後はトランジスタQ19がオンする。ト
ランジスタQ19がオンすることにより、トランジスタQ18
がオンし、トランジスタQ7がカットオフする。これによ
り、トランジスタQ2がオンし、いままで抵抗R3を介して
充電されていたコンデンサC1がオン状態のトランジスタ
Q1を介して放電され、トランジスタQ3のベース電圧は第
２図（Ｅ）のｉに示すように低レベルに低下する。この
ため、従来のようにこの後にBGパルスが誤って出力され
ることはない。
って入力端子INの信号が立ち上がった場合には、第２図
（Ａ）のｂの場合と同様にトランジスタQ1がオンし、ト
ランジスタQ2がカットオフする。これにより、抵抗R3を
介してコンデンサC1の充電が開始され、第２図（Ｅ）の
ｈに示すようにトランジスタQ3のベース電圧が上昇を開
始する。ところが、ノイズによる入力端子INの信号が低
レベルに低下すると、予めこのノイズによってオン状態
にされていたトランジスタQ17がカットオフする。この
とき、トランジスタQ2のコレクタ電圧、すなわちコンデ
ンサC1の充電電圧（第２図（Ｅ）中の電圧V4）は定電圧
源V3の値には達していない。このため、トランジスタQ1
7がカットオフした後はトランジスタQ19がオンする。ト
ランジスタQ19がオンすることにより、トランジスタQ18
がオンし、トランジスタQ7がカットオフする。これによ
り、トランジスタQ2がオンし、いままで抵抗R3を介して
充電されていたコンデンサC1がオン状態のトランジスタ
Q1を介して放電され、トランジスタQ3のベース電圧は第
２図（Ｅ）のｉに示すように低レベルに低下する。この
ため、従来のようにこの後にBGパルスが誤って出力され
ることはない。
ところで、上記のように同期信号に混入したノイズによ
りBGパルスが誤って出力されることを防止するために
は、上記定電圧源V3の値は、正規の同期パルスが入力さ
れたとき、そのパルス幅の時間だけ前記コンデンサC1で
充電が行われた際に得られる、第２図（Ｅ）中の電圧V5
よりも小さな値に設定しておく必要がある。
りBGパルスが誤って出力されることを防止するために
は、上記定電圧源V3の値は、正規の同期パルスが入力さ
れたとき、そのパルス幅の時間だけ前記コンデンサC1で
充電が行われた際に得られる、第２図（Ｅ）中の電圧V5
よりも小さな値に設定しておく必要がある。
［発明の効果］ 以上説明したようにこの発明によれば、入力同期信号に
混入したノイズによる誤動作の発生を防止することがで
きるバーストゲートパルス生成回路を提供することがで
きる。
混入したノイズによる誤動作の発生を防止することがで
きるバーストゲートパルス生成回路を提供することがで
きる。
【図面の簡単な説明】 第１図はこの発明に係るバーストゲートパルス生成回路
の一実施例の構成を示す回路図、第２図ははその波形
図、第３図は従来の回路図、第４図は従来回路の波形図
である。 Q1〜Q21……トランジスタ、A1〜A4……差動増幅器、R1
〜R15……抵抗、I1,I2……定電流源、V1〜V3……定電圧
源、C1……コンデンサ。
の一実施例の構成を示す回路図、第２図ははその波形
図、第３図は従来の回路図、第４図は従来回路の波形図
である。 Q1〜Q21……トランジスタ、A1〜A4……差動増幅器、R1
〜R15……抵抗、I1,I2……定電流源、V1〜V3……定電圧
源、C1……コンデンサ。
フロントページの続き (56)参考文献 特開 昭55−28668（ＪＰ，Ａ) 特開 昭58−94226（ＪＰ，Ａ) 特開 昭58−219892（ＪＰ，Ａ) 特開 昭60−46188（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力同期信号のパルス前縁部から所定の時
定数で増加する電圧を発生する第１の回路手段と、上記
第１の回路手段で発生された電圧を異なる２値の閾値電
圧と比較して所定パルス幅のバーストゲートパルスを出
力する第２の回路手段とを具備したバーストゲートパル
ス生成回路において、 正常な入力同期信号よりも短いパルス幅の信号が入力さ
れたときに上記２値の閾値電圧よりも低い値の基準電圧
と上記第１の回路手段で発生される電圧とを比較し、上
記第１の回路手段で発生される電圧がこの基準電圧に到
達する前に入力同期信号のパルスが立ち下がった際に、
上記第１の回路手段における電圧発生動作を中止させる
第３の回路手段を設けたことを特徴とするバーストゲー
トパルス生成回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161342A JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
| US07/371,001 US5038203A (en) | 1988-06-29 | 1989-06-26 | Burst gate pulse generating circuit |
| DE8989111828T DE68903890T2 (de) | 1988-06-29 | 1989-06-29 | Burst-torimpulserzeugungsschaltung. |
| EP89111828A EP0348966B1 (en) | 1988-06-29 | 1989-06-29 | Burst gate pulse generating circuit |
| KR1019890009114A KR920004332B1 (ko) | 1988-06-29 | 1989-06-29 | 버스트게이트펄스생성회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161342A JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0211086A JPH0211086A (ja) | 1990-01-16 |
| JPH0720250B2 true JPH0720250B2 (ja) | 1995-03-06 |
Family
ID=15733259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161342A Expired - Fee Related JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5038203A (ja) |
| EP (1) | EP0348966B1 (ja) |
| JP (1) | JPH0720250B2 (ja) |
| KR (1) | KR920004332B1 (ja) |
| DE (1) | DE68903890T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231509A (en) * | 1989-11-27 | 1993-07-27 | Matsushita Electric Industrial Co., Ltd. | Burst gate pulse generating device for use in image signal reproducing system |
| US5258091A (en) * | 1990-09-18 | 1993-11-02 | Sumitomo Electric Industries, Ltd. | Method of producing X-ray window |
| JP2925767B2 (ja) * | 1991-02-26 | 1999-07-28 | ローム株式会社 | 信号ライン切り換え回路 |
| US7726746B2 (en) * | 2007-08-28 | 2010-06-01 | Berens Martin C | Hubcap having lighted spinning element |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES374096A1 (es) * | 1968-11-21 | 1971-12-01 | Zenith Radio Corp | Mejoras en las redes de traslacion de senales. |
| US3949418A (en) * | 1975-01-27 | 1976-04-06 | Gte Sylvania Incorporated | Burst gate and backporch clamping circuitry |
| US4228456A (en) * | 1979-06-20 | 1980-10-14 | Gte Products Corporation | Burst gating signal generating circuit |
| US4410907A (en) * | 1981-11-16 | 1983-10-18 | Rca Corporation | Burst gate keying and back porch clamp pulse generator |
| US4581630A (en) * | 1983-08-30 | 1986-04-08 | Rca Corporation | Constant width burst gate keying pulse generator |
-
1988
- 1988-06-29 JP JP63161342A patent/JPH0720250B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-26 US US07/371,001 patent/US5038203A/en not_active Expired - Lifetime
- 1989-06-29 EP EP89111828A patent/EP0348966B1/en not_active Expired - Lifetime
- 1989-06-29 DE DE8989111828T patent/DE68903890T2/de not_active Expired - Fee Related
- 1989-06-29 KR KR1019890009114A patent/KR920004332B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE68903890D1 (de) | 1993-01-28 |
| EP0348966B1 (en) | 1992-12-16 |
| EP0348966A3 (en) | 1990-02-28 |
| US5038203A (en) | 1991-08-06 |
| KR920004332B1 (ko) | 1992-06-01 |
| DE68903890T2 (de) | 1993-05-13 |
| KR900001126A (ko) | 1990-01-31 |
| EP0348966A2 (en) | 1990-01-03 |
| JPH0211086A (ja) | 1990-01-16 |
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| JPH0142553B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |