JPH07202577A - 信号強度検出回路 - Google Patents
信号強度検出回路Info
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- JPH07202577A JPH07202577A JP5355415A JP35541593A JPH07202577A JP H07202577 A JPH07202577 A JP H07202577A JP 5355415 A JP5355415 A JP 5355415A JP 35541593 A JP35541593 A JP 35541593A JP H07202577 A JPH07202577 A JP H07202577A
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- 230000003321 amplification Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 9
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- 239000003990 capacitor Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】信号強度検出回路の温度依存性および電源電圧
依存性を改善する。 【構成】本発明の信号強度検出回路は、入力信号に入力
電圧ＶINに対応して、複数段の増幅回路１０１と、これ
らの増幅回路１０１にバイアス電流を供給する増幅回路
電流源１０４と、各増幅回路１０１の出力を受けて、そ
れぞれ整流して出力する複数の整流回路１０２と、これ
らの整流回路１０２にバイアス電流を供給する整流回路
電流源１０３と、増幅回路１０１の最終段の出力を、初
段の増幅回路１０１に対するバイアス電圧として帰還入
力する直流帰還回路１０５と、各整流回路１０２の出力
を受けて、信号強度検出信号の出力電圧ＶOUT を出力す
る出力回路１０６とを備えて構成される。本発明の特徴
とするところは、増幅回路電流源１０４と、整流回路電
流源３の回路構成内容にある。
依存性を改善する。 【構成】本発明の信号強度検出回路は、入力信号に入力
電圧ＶINに対応して、複数段の増幅回路１０１と、これ
らの増幅回路１０１にバイアス電流を供給する増幅回路
電流源１０４と、各増幅回路１０１の出力を受けて、そ
れぞれ整流して出力する複数の整流回路１０２と、これ
らの整流回路１０２にバイアス電流を供給する整流回路
電流源１０３と、増幅回路１０１の最終段の出力を、初
段の増幅回路１０１に対するバイアス電圧として帰還入
力する直流帰還回路１０５と、各整流回路１０２の出力
を受けて、信号強度検出信号の出力電圧ＶOUT を出力す
る出力回路１０６とを備えて構成される。本発明の特徴
とするところは、増幅回路電流源１０４と、整流回路電
流源３の回路構成内容にある。
Description
【０００１】
【産業上の利用分野】本発明は信号強度検出回路に関す
る。
る。
【０００２】
【従来の技術】一般に、信号強度検出回路の構成として
は、図１にその一例のシステム・ブロック図が示される
ように、入力信号ＶINに対応して、複数段の増幅回路１
０１と、これらの増幅回路１０１にバイアス電流を供給
する増幅回路電流源１０４と、各増幅回路１０１の出力
を受けて、それぞれ整流して出力する複数の整流回路１
０２と、これらの整流回路１０２にバイアス電流を供給
する整流回路電流源１０３と、増幅回路１０１の最終段
の出力を、初段の増幅回路１０１に対するバイアス電圧
として帰還入力する直流帰還回路１０５と、各整流回路
１０２の出力を受けて、信号強度検出信号ＶOUT を出力
する出力回路とを備えて構成される。また、図３、図４
および図５は、それぞれ、従来の信号強度検出回路にお
ける増幅回路１０１、整流回路１０２および出力回路１
０６の構成を示す回路図である。
は、図１にその一例のシステム・ブロック図が示される
ように、入力信号ＶINに対応して、複数段の増幅回路１
０１と、これらの増幅回路１０１にバイアス電流を供給
する増幅回路電流源１０４と、各増幅回路１０１の出力
を受けて、それぞれ整流して出力する複数の整流回路１
０２と、これらの整流回路１０２にバイアス電流を供給
する整流回路電流源１０３と、増幅回路１０１の最終段
の出力を、初段の増幅回路１０１に対するバイアス電圧
として帰還入力する直流帰還回路１０５と、各整流回路
１０２の出力を受けて、信号強度検出信号ＶOUT を出力
する出力回路とを備えて構成される。また、図３、図４
および図５は、それぞれ、従来の信号強度検出回路にお
ける増幅回路１０１、整流回路１０２および出力回路１
０６の構成を示す回路図である。
【０００３】図３に示されるように、増幅回路１０１に
おいては、ＮＰＮトランジスタ３０３、３０４および抵
抗３０１、３０２を含む差動増幅器により電圧増幅され
た正相入力信号１１および逆相入力信号１２の入力電圧
は、ＮＰＮトランジスタ３０７、３０８および定電流源
３０９、３１０を含むエミッタホロワを介して、正相出
力信号１４および逆相出力信号１５として出力される。
この場合、差動増幅器に対しては、増幅回路電流源１０
４から入力されるバイアス電流１３が、ＮＰＮトランジ
スタ３０５および抵抗３０６を介して供給されている。
おいては、ＮＰＮトランジスタ３０３、３０４および抵
抗３０１、３０２を含む差動増幅器により電圧増幅され
た正相入力信号１１および逆相入力信号１２の入力電圧
は、ＮＰＮトランジスタ３０７、３０８および定電流源
３０９、３１０を含むエミッタホロワを介して、正相出
力信号１４および逆相出力信号１５として出力される。
この場合、差動増幅器に対しては、増幅回路電流源１０
４から入力されるバイアス電流１３が、ＮＰＮトランジ
スタ３０５および抵抗３０６を介して供給されている。
【０００４】また、図４に示される整流回路１０２にお
いては、増幅回路１０１より出力される正相出力信号１
４および逆相出力信号１５の電圧振幅レベルは、異なる
エミッタ面積を持つＮＰＮトランジスタ４０５、４０
６、４０７および４０８を含むアンバランス差動回路
と、抵抗４０１、４０２およびＰＮＰトランジスタ４０
３、４０４を含むカレントミラー回路とにより、対数変
換された電流値として全波整流され、抵抗４１３、４１
４およびＰＮＰトランジスタ４１５、４１６を含むカレ
ントミラー回路を介して整流電流１７として出力され、
出力回路１０６に入力される。なお、この場合におい
て、前記アンバランス回路差動回路に対しては、整流回
路電流源１０３から入力されるバイアス電流１６が、そ
れぞれＮＰＮトランジスタ４０９および抵抗４１１と、
ＮＰＮトランジスタ４１０および抵抗４１２とを介して
供給されている。図５に示される出力回路１０６におい
ては、各整流回路１０２より出力される整流電流１７
が、ＮＰＮトランジスタ５０１、５０２および５０３、
抵抗５０４、５０５を含むカレントミラー回路および出
力負荷抵抗を形成する抵抗５０６を介して、信号強度検
知信号ＶOUT として出力される。
いては、増幅回路１０１より出力される正相出力信号１
４および逆相出力信号１５の電圧振幅レベルは、異なる
エミッタ面積を持つＮＰＮトランジスタ４０５、４０
６、４０７および４０８を含むアンバランス差動回路
と、抵抗４０１、４０２およびＰＮＰトランジスタ４０
３、４０４を含むカレントミラー回路とにより、対数変
換された電流値として全波整流され、抵抗４１３、４１
４およびＰＮＰトランジスタ４１５、４１６を含むカレ
ントミラー回路を介して整流電流１７として出力され、
出力回路１０６に入力される。なお、この場合におい
て、前記アンバランス回路差動回路に対しては、整流回
路電流源１０３から入力されるバイアス電流１６が、そ
れぞれＮＰＮトランジスタ４０９および抵抗４１１と、
ＮＰＮトランジスタ４１０および抵抗４１２とを介して
供給されている。図５に示される出力回路１０６におい
ては、各整流回路１０２より出力される整流電流１７
が、ＮＰＮトランジスタ５０１、５０２および５０３、
抵抗５０４、５０５を含むカレントミラー回路および出
力負荷抵抗を形成する抵抗５０６を介して、信号強度検
知信号ＶOUT として出力される。
【０００５】この従来の信号強度検出回路における入出
力特性が、図６に示される。図６において、横軸（Log
軸）は入力信号ＶINの電圧レベルを示し、縦軸（Linear
軸）は信号強度検知信号ＶOUT を示しており、ＶOUT −
ＶINの入出力関係は線形特性となる。
力特性が、図６に示される。図６において、横軸（Log
軸）は入力信号ＶINの電圧レベルを示し、縦軸（Linear
軸）は信号強度検知信号ＶOUT を示しており、ＶOUT −
ＶINの入出力関係は線形特性となる。
【０００６】
【発明が解決しようとする課題】上述した従来の信号強
度検出回路においては、図６に示されるＶOUT −ＶIN特
性における傾度ΔＶOUT ／ΔＶINならびにインターセプ
ト（ＩＣ）を、温度変動ならびに電源変動等により影響
を受けることなく一定値に保持するために、整流回路電
流源１０３および増幅回路整流源１０４によるバイアス
電流設定値の温度特性と電源電圧特性とを調整すること
により、増幅回路１０１ならびに整流回路１０２の動作
特性を調整することが行われているが、これらの調整
は、実際問題としては、トランジスタおよび抵抗を含む
回路構成素子を調整することにより行われており、上記
の両特性を同時に満たすように調整することが極めて困
難であるという欠点がある。
度検出回路においては、図６に示されるＶOUT −ＶIN特
性における傾度ΔＶOUT ／ΔＶINならびにインターセプ
ト（ＩＣ）を、温度変動ならびに電源変動等により影響
を受けることなく一定値に保持するために、整流回路電
流源１０３および増幅回路整流源１０４によるバイアス
電流設定値の温度特性と電源電圧特性とを調整すること
により、増幅回路１０１ならびに整流回路１０２の動作
特性を調整することが行われているが、これらの調整
は、実際問題としては、トランジスタおよび抵抗を含む
回路構成素子を調整することにより行われており、上記
の両特性を同時に満たすように調整することが極めて困
難であるという欠点がある。
【０００７】また、比較的高電源電圧下において信号強
度検出回路を使用する場合には、増幅回路に含まれる定
電流源の設定電流値に電源電圧依存性を持たせた場合
に、当該定電流値が増大する傾向となり、これにより複
数の増幅回路１０１と直流帰還回路１０５により形成さ
れるループ内の電圧利得が増大して、増幅回路系統にお
ける発振余裕度が低減するという欠点がある。
度検出回路を使用する場合には、増幅回路に含まれる定
電流源の設定電流値に電源電圧依存性を持たせた場合
に、当該定電流値が増大する傾向となり、これにより複
数の増幅回路１０１と直流帰還回路１０５により形成さ
れるループ内の電圧利得が増大して、増幅回路系統にお
ける発振余裕度が低減するという欠点がある。
【０００８】更に、比較的低電源電圧下において信号強
度検出回路を使用する場合には、増幅回路電流源１０４
および整流回路電流源１０３における回路構成の自由度
が減殺され、ＶOUT −ＶIN特性の温度特性に対する対策
がとり得なくなるという欠点がある。
度検出回路を使用する場合には、増幅回路電流源１０４
および整流回路電流源１０３における回路構成の自由度
が減殺され、ＶOUT −ＶIN特性の温度特性に対する対策
がとり得なくなるという欠点がある。
【０００９】
【課題を解決するための手段】本発明の信号強度検出回
路は、それぞれ正相入出力端子ならびに逆相入出力端子
を有する複数の増幅回路を、対応する同相入出力端子が
接続されるように縦続接続して形成される多段増幅回路
と、前記多段増幅回路における最終段増幅回路の正相出
力電圧ならびに逆相出力電圧を受けて、前記多段増幅回
路における初段増幅回路の正相入力端子ならびに逆相入
力端子に帰還出力する直流帰還回路と、前記多段増幅回
路に含まれる各段増幅回路に対してバイアス電流を供給
する増幅回路電流源と、前記多段増幅回路に含まれる各
段増幅回路にそれぞれ対応して、各段増幅回路の正相出
力端子ならびに逆相出力端子の出力電圧をそれぞれ入力
し、当該出力電圧を対数変換して形成される全波整流電
流として出力する複数の整流回路と、前記各段増幅回路
にそれぞれ対応する複数の整流回路に対してバイアス電
流を供給する整流回路電流源と、前記複数の整流回路よ
り出力される全波整流電流を加算して電圧値に変換して
出力する出力回路とを有する信号強度検出回路におい
て、前記増幅回路が、コレクタがそれぞれ第１および第
２の抵抗を介して高電位電源に接続され、ベースがそれ
ぞれ正相入力端子および逆相入力端子に接続されて、エ
ミッタが共通接続されて差動動作する第１および第２の
ＮＰＮトランジスタと、コレクタが前記第１および第２
のＮＰＮトランジスタのエミッタに接続され、ベースに
前記増幅回路電流源によるバイアス電流が供給されて、
エミッタが第３の抵抗を介して低電位電源に接続される
第３のＮＰＮトランジスタと、コレクタが高電位電源に
接続され、ベースが前記第２のＮＰＮトランジスタのコ
レクタに接続されて、エミッタが正相出力端子に接続さ
れる第４のＮＰＮトランジスタと、コレクタが高電位電
源に接続され、ベースが前記第１のＮＰＮトランジスタ
のコレクタに接続されて、エミッタが逆相出力端子に接
続される第５のＮＰＮトランジスタと、を少なくとも備
えて構成され、前記増幅回路電流源が、エミッタがそれ
ぞれ第４、第５および第６の抵抗を介して高電位電源に
接続され、ベースがそれぞれ共通接続される第１、第２
および第３のＰＮＰトランジスタと、コレクタが高電位
電源に接続され、ベースが前記第１のＰＮＰトランジス
タのコレクタに接続される第６のＮＰＮトランジスタ
と、コレクタが前記第１のＰＮＰトランジスタのコレク
タに接続され、ベースが前記第６のＮＰＮトランジスタ
のエミッタに接続されて、エミッタが低電位電源に接続
される第７のＮＰＮトランジスタと、エミッタが前記第
１および第２のＰＮＰトランジスタのベースに接続さ
れ、ベースが前記第２のＰＮＰトランジスタのコレクタ
に接続されて、コレクタが低電位電源に接続される第４
のＰＮＰトランジスタと、コレクタが前記第４のＰＮＰ
トランジスタのベースに接続され、ベースが前記第７の
ＮＰＮトランジスタのベースに接続されて、エミッタが
第７の抵抗を介して低電位電源に接続される第８のＮＰ
Ｎトランジスタと、コレクタが高電位電源に接続され、
ベースが前記第３のＰＮＰトランジスタのコレクタに接
続されて、エミッタがバイアス電流の出力端子に接続さ
れる第９のＮＰＮトランジスタと、コレクタが前記第３
のＰＮＰトランジスタのコレクタに接続され、ベースが
前記第９のＮＰＮトランジスタのエミッタに接続され
て、エミッタが第８の抵抗を介して低電位電源に接続さ
れる第１０のＮＰＮトランジスタと、を少なくとも備え
て構成され、前記整流回路が、エミッタがそれぞれ第９
および第１０の抵抗を介して高電位電源に接続され、ベ
ースが共通接続される第５および第６のＰＮＰトランジ
スタと、エミッタがそれぞれ第１１および第１２の抵抗
を介して高電位電源に接続され、ベースが共通接続され
る第７および第８のＰＮＰトランジスタと、コレクタが
前記第５のＰＮＰトランジスタのコレクタおよびベース
に対して共通接続され、ベースがそれぞれ対応する増幅
回路の正相出力端子および逆相出力端子に接続される第
１１および第１２のＮＰＮトランジスタと、コレクタが
前記第６のＰＮＰトランジスタのコレクタと、前記第７
のＰＮＰトランジスタのコレクタおよびベースに対して
共通接続され、ベースがそれぞれ対応する増幅回路の正
相出力端子および逆相出力端子に接続される第１３およ
び第１４のＮＰＮトランジスタと、コレクタが前記第１
１および第１４のＮＰＮトランジスタのエミッタに共通
接続され、ベースに前記整流回路電流源からのバイアス
電流が供給されて、エミッタが第１３の抵抗を介して低
電位電源に接続される第１５のＮＰＮトランジスタと、
コレクタが前記第１２および第１３のＮＰＮトランジス
タのエミッタに共通接続され、ベースに前記整流回路電
流源からのバイアス電流が供給されて、エミッタが第１
４の抵抗を介して低電位電源に接続される第１６のＮＰ
Ｎトランジスタと、を少なくとも備えており、前記第８
のＰＮＰトランジスタのコレクタより整流電流を前記出
力回路に出力するように構成されており、前記整流回路
電流源が、エミッタが所定の定電流源に接続され、ベー
スが高電位電源と低電位電源との間に直列接続される第
１５および第１６の抵抗の接続点に接続されて、コレク
タが低電位電源に接続される第９のＰＮＰトランジスタ
と、エミッタがそれぞれ第１７および１８の抵抗を介し
て高電位電源に接続され、ベースが共通接続される第１
０および第１１のＰＮＰトランジスタと、コレクタが前
記第１０のＰＮＰトランジスタのベースおよびコレクタ
に接続され、ベースが前記第９のＰＮＰトランジスタの
エミッタに接続されて、エミッタが第１９の抵抗を介し
て低電位電源に接続される第１７のＮＰＮトランジスタ
と、コレクタが、前記第１１のＰＮＰトランジスタのコ
レクタに共通接続され、ベースが所定の定電流源に共通
接続されて、エミッタが前記第１７のＮＰＮトランジス
タのエミッタに共通接続される第１８、第１９および第
２０のＮＰＮトランジスタと、エミッタが前記第１８、
第１９および第２０のＮＰＮトランジスタのベースに接
続され、ベースが第２２の抵抗を介して低電位電源に接
続されて、コレクタが当該低電位電源に直接接続される
第１２のＰＮＰトランジスタと、エミッタが、それぞれ
第２０および第２１の抵抗を介して高電位電源に接続さ
れ、ベースが共通接続される第１３および第１４のＰＮ
Ｐトランジスタと、エミッタが前記第１３および第１４
のＰＮＰトランジスタのベースに接続され、ベースが前
記第１３のＰＮＰトランジスタのコレクタに接続され
て、コレクタが低電位電源に接続される第１５のＰＮＰ
トランジスタと、コレクタが前記第１５のＰＮＰトラン
ジスタのベースに接続され、ベースが前記第１１のＰＮ
Ｐトランジスタのコレクタに接続されて、エミッタが前
記第１２のＰＮＰトランジスタのベースに接続される第
２１のＮＰＮトランジスタと、コレクタが、前記第１４
のＰＮＰトランジスタのコレクタに接続され、エミッタ
が、第２３の抵抗を介して低電位電源に接続される第２
３のＮＰＮトランジスタと、コレクタが高電位電源に接
続され、ベースが前記第１４のＰＮＰトランジスタのコ
レクタに接続されて、エミッタが前記第２３のＮＰＮト
ランジスタのベースに接続される第２４のＮＰＮトラン
ジスタと、を少なくとも備えており、前記第２３のＮＰ
Ｎトランジスタのベースと前記２４のＮＰＮトランジス
タのエミッタとの接続点より、バイアス電流を前記整流
回路に出力するように構成されることを特徴としてい
る。
路は、それぞれ正相入出力端子ならびに逆相入出力端子
を有する複数の増幅回路を、対応する同相入出力端子が
接続されるように縦続接続して形成される多段増幅回路
と、前記多段増幅回路における最終段増幅回路の正相出
力電圧ならびに逆相出力電圧を受けて、前記多段増幅回
路における初段増幅回路の正相入力端子ならびに逆相入
力端子に帰還出力する直流帰還回路と、前記多段増幅回
路に含まれる各段増幅回路に対してバイアス電流を供給
する増幅回路電流源と、前記多段増幅回路に含まれる各
段増幅回路にそれぞれ対応して、各段増幅回路の正相出
力端子ならびに逆相出力端子の出力電圧をそれぞれ入力
し、当該出力電圧を対数変換して形成される全波整流電
流として出力する複数の整流回路と、前記各段増幅回路
にそれぞれ対応する複数の整流回路に対してバイアス電
流を供給する整流回路電流源と、前記複数の整流回路よ
り出力される全波整流電流を加算して電圧値に変換して
出力する出力回路とを有する信号強度検出回路におい
て、前記増幅回路が、コレクタがそれぞれ第１および第
２の抵抗を介して高電位電源に接続され、ベースがそれ
ぞれ正相入力端子および逆相入力端子に接続されて、エ
ミッタが共通接続されて差動動作する第１および第２の
ＮＰＮトランジスタと、コレクタが前記第１および第２
のＮＰＮトランジスタのエミッタに接続され、ベースに
前記増幅回路電流源によるバイアス電流が供給されて、
エミッタが第３の抵抗を介して低電位電源に接続される
第３のＮＰＮトランジスタと、コレクタが高電位電源に
接続され、ベースが前記第２のＮＰＮトランジスタのコ
レクタに接続されて、エミッタが正相出力端子に接続さ
れる第４のＮＰＮトランジスタと、コレクタが高電位電
源に接続され、ベースが前記第１のＮＰＮトランジスタ
のコレクタに接続されて、エミッタが逆相出力端子に接
続される第５のＮＰＮトランジスタと、を少なくとも備
えて構成され、前記増幅回路電流源が、エミッタがそれ
ぞれ第４、第５および第６の抵抗を介して高電位電源に
接続され、ベースがそれぞれ共通接続される第１、第２
および第３のＰＮＰトランジスタと、コレクタが高電位
電源に接続され、ベースが前記第１のＰＮＰトランジス
タのコレクタに接続される第６のＮＰＮトランジスタ
と、コレクタが前記第１のＰＮＰトランジスタのコレク
タに接続され、ベースが前記第６のＮＰＮトランジスタ
のエミッタに接続されて、エミッタが低電位電源に接続
される第７のＮＰＮトランジスタと、エミッタが前記第
１および第２のＰＮＰトランジスタのベースに接続さ
れ、ベースが前記第２のＰＮＰトランジスタのコレクタ
に接続されて、コレクタが低電位電源に接続される第４
のＰＮＰトランジスタと、コレクタが前記第４のＰＮＰ
トランジスタのベースに接続され、ベースが前記第７の
ＮＰＮトランジスタのベースに接続されて、エミッタが
第７の抵抗を介して低電位電源に接続される第８のＮＰ
Ｎトランジスタと、コレクタが高電位電源に接続され、
ベースが前記第３のＰＮＰトランジスタのコレクタに接
続されて、エミッタがバイアス電流の出力端子に接続さ
れる第９のＮＰＮトランジスタと、コレクタが前記第３
のＰＮＰトランジスタのコレクタに接続され、ベースが
前記第９のＮＰＮトランジスタのエミッタに接続され
て、エミッタが第８の抵抗を介して低電位電源に接続さ
れる第１０のＮＰＮトランジスタと、を少なくとも備え
て構成され、前記整流回路が、エミッタがそれぞれ第９
および第１０の抵抗を介して高電位電源に接続され、ベ
ースが共通接続される第５および第６のＰＮＰトランジ
スタと、エミッタがそれぞれ第１１および第１２の抵抗
を介して高電位電源に接続され、ベースが共通接続され
る第７および第８のＰＮＰトランジスタと、コレクタが
前記第５のＰＮＰトランジスタのコレクタおよびベース
に対して共通接続され、ベースがそれぞれ対応する増幅
回路の正相出力端子および逆相出力端子に接続される第
１１および第１２のＮＰＮトランジスタと、コレクタが
前記第６のＰＮＰトランジスタのコレクタと、前記第７
のＰＮＰトランジスタのコレクタおよびベースに対して
共通接続され、ベースがそれぞれ対応する増幅回路の正
相出力端子および逆相出力端子に接続される第１３およ
び第１４のＮＰＮトランジスタと、コレクタが前記第１
１および第１４のＮＰＮトランジスタのエミッタに共通
接続され、ベースに前記整流回路電流源からのバイアス
電流が供給されて、エミッタが第１３の抵抗を介して低
電位電源に接続される第１５のＮＰＮトランジスタと、
コレクタが前記第１２および第１３のＮＰＮトランジス
タのエミッタに共通接続され、ベースに前記整流回路電
流源からのバイアス電流が供給されて、エミッタが第１
４の抵抗を介して低電位電源に接続される第１６のＮＰ
Ｎトランジスタと、を少なくとも備えており、前記第８
のＰＮＰトランジスタのコレクタより整流電流を前記出
力回路に出力するように構成されており、前記整流回路
電流源が、エミッタが所定の定電流源に接続され、ベー
スが高電位電源と低電位電源との間に直列接続される第
１５および第１６の抵抗の接続点に接続されて、コレク
タが低電位電源に接続される第９のＰＮＰトランジスタ
と、エミッタがそれぞれ第１７および１８の抵抗を介し
て高電位電源に接続され、ベースが共通接続される第１
０および第１１のＰＮＰトランジスタと、コレクタが前
記第１０のＰＮＰトランジスタのベースおよびコレクタ
に接続され、ベースが前記第９のＰＮＰトランジスタの
エミッタに接続されて、エミッタが第１９の抵抗を介し
て低電位電源に接続される第１７のＮＰＮトランジスタ
と、コレクタが、前記第１１のＰＮＰトランジスタのコ
レクタに共通接続され、ベースが所定の定電流源に共通
接続されて、エミッタが前記第１７のＮＰＮトランジス
タのエミッタに共通接続される第１８、第１９および第
２０のＮＰＮトランジスタと、エミッタが前記第１８、
第１９および第２０のＮＰＮトランジスタのベースに接
続され、ベースが第２２の抵抗を介して低電位電源に接
続されて、コレクタが当該低電位電源に直接接続される
第１２のＰＮＰトランジスタと、エミッタが、それぞれ
第２０および第２１の抵抗を介して高電位電源に接続さ
れ、ベースが共通接続される第１３および第１４のＰＮ
Ｐトランジスタと、エミッタが前記第１３および第１４
のＰＮＰトランジスタのベースに接続され、ベースが前
記第１３のＰＮＰトランジスタのコレクタに接続され
て、コレクタが低電位電源に接続される第１５のＰＮＰ
トランジスタと、コレクタが前記第１５のＰＮＰトラン
ジスタのベースに接続され、ベースが前記第１１のＰＮ
Ｐトランジスタのコレクタに接続されて、エミッタが前
記第１２のＰＮＰトランジスタのベースに接続される第
２１のＮＰＮトランジスタと、コレクタが、前記第１４
のＰＮＰトランジスタのコレクタに接続され、エミッタ
が、第２３の抵抗を介して低電位電源に接続される第２
３のＮＰＮトランジスタと、コレクタが高電位電源に接
続され、ベースが前記第１４のＰＮＰトランジスタのコ
レクタに接続されて、エミッタが前記第２３のＮＰＮト
ランジスタのベースに接続される第２４のＮＰＮトラン
ジスタと、を少なくとも備えており、前記第２３のＮＰ
Ｎトランジスタのベースと前記２４のＮＰＮトランジス
タのエミッタとの接続点より、バイアス電流を前記整流
回路に出力するように構成されることを特徴としてい
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例の構成を示すシス
テム・ブロック図であり、前述の従来例の場合と全く同
様である。即ち、本実施例は、入力信号ＶINに対応し
て、複数段の増幅回路１０１と、これらの増幅回路１０
１にバイアス電流を供給する増幅回路電流源１０４と、
各増幅回路１０１の出力を受けて、それぞれ整流して出
力する複数の整流回路１０２と、これらの整流回路１０
２にバイアス電流を供給する整流回路電流源１０３と、
増幅回路１０１の最終段の出力を、初段の増幅回路１０
１に対するバイアス電圧として帰還入力する直流帰還回
路１０５と、各整流回路１０２の出力を受けて、信号強
度検出信号ＶOUT を出力する出力回路とを備えて構成さ
れる。図１において、増幅回路（図３参照）１０１、整
流回路（図４参照）１０２、直流帰還回路１０５および
出力回路（図５参照）１０６の構成内容は、前述の従来
例の場合と同様であり、公知の回路例であるが、本発明
の特徴とするところは、図２（ａ）に示される増幅回路
電流源１０４と、図２（ｂ）に示される整流回路電流源
１０３の回路構成内容にある。
テム・ブロック図であり、前述の従来例の場合と全く同
様である。即ち、本実施例は、入力信号ＶINに対応し
て、複数段の増幅回路１０１と、これらの増幅回路１０
１にバイアス電流を供給する増幅回路電流源１０４と、
各増幅回路１０１の出力を受けて、それぞれ整流して出
力する複数の整流回路１０２と、これらの整流回路１０
２にバイアス電流を供給する整流回路電流源１０３と、
増幅回路１０１の最終段の出力を、初段の増幅回路１０
１に対するバイアス電圧として帰還入力する直流帰還回
路１０５と、各整流回路１０２の出力を受けて、信号強
度検出信号ＶOUT を出力する出力回路とを備えて構成さ
れる。図１において、増幅回路（図３参照）１０１、整
流回路（図４参照）１０２、直流帰還回路１０５および
出力回路（図５参照）１０６の構成内容は、前述の従来
例の場合と同様であり、公知の回路例であるが、本発明
の特徴とするところは、図２（ａ）に示される増幅回路
電流源１０４と、図２（ｂ）に示される整流回路電流源
１０３の回路構成内容にある。
【００１２】先ず、図２（ａ）の増幅回路電流源１０４
および図２（ｂ）の整流回路電流源１０３の動作につい
て説明する前に、図３の増幅回路１０１、図４の整流回
路１０２および図５の出力回路１０６について簡単に説
明する。図３に示されるように、増幅回路１０１におい
ては、ＮＰＮトランジスタ３０３、３０４および抵抗３
０１、３０２を含む差動増幅器により電圧増幅された正
相入力信号１１および逆相入力信号１２の入力電圧は、
ＮＰＮトランジスタ３０７、３０８および定電流源３０
９、３１０を含むエミッタホロワを介して、正相出力信
号１４および逆相出力信号１５として出力される。この
場合、差動増幅器に対しては、増幅回路電流源１０４か
ら入力されるバイアス電流１３が、ＮＰＮトランジスタ
３０５および抵抗３０６を介して供給されている。
および図２（ｂ）の整流回路電流源１０３の動作につい
て説明する前に、図３の増幅回路１０１、図４の整流回
路１０２および図５の出力回路１０６について簡単に説
明する。図３に示されるように、増幅回路１０１におい
ては、ＮＰＮトランジスタ３０３、３０４および抵抗３
０１、３０２を含む差動増幅器により電圧増幅された正
相入力信号１１および逆相入力信号１２の入力電圧は、
ＮＰＮトランジスタ３０７、３０８および定電流源３０
９、３１０を含むエミッタホロワを介して、正相出力信
号１４および逆相出力信号１５として出力される。この
場合、差動増幅器に対しては、増幅回路電流源１０４か
ら入力されるバイアス電流１３が、ＮＰＮトランジスタ
３０５および抵抗３０６を介して供給されている。
【００１３】また、図４に示される整流回路１０２にお
いては、増幅回路１０１より出力される正相出力信号１
４および逆相出力信号１５の電圧振幅レベルは、異なる
エミッタ面積を持つＮＰＮトランジスタ４０５、４０
６、４０７および４０８を含むアンバランス差動回路
と、抵抗４０１、４０２およびＰＮＰトランジスタ４０
３、４０４を含むカレントミラー回路とにより、対数変
換された電流値として全波整流されて、抵抗４１３、４
１４およびＰＮＰトランジスタ４１５、４１６を含むカ
レントミラー回路を介して整流電流１７として出力さ
れ、出力回路１０６に入力される。なお、この場合にお
いて、前記アンバランス回路差動回路に対しては、整流
回路電流源１０３から入力されるバイアス電流１６が、
それぞれＮＰＮトランジスタ４０９および抵抗４１１
と、ＮＰＮトランジスタ４１０および抵抗４１２とを介
して供給されている。図５に示される出力回路１０６に
おいては、各整流回路１０２より出力される整流電流１
７が、ＮＰＮトランジスタ５０１、５０２および５０
３、抵抗５０４、５０５を含むカレントミラー回路およ
び出力負荷抵抗を形成する抵抗５０６を介して、信号強
度検知信号ＶOUT として出力される。
いては、増幅回路１０１より出力される正相出力信号１
４および逆相出力信号１５の電圧振幅レベルは、異なる
エミッタ面積を持つＮＰＮトランジスタ４０５、４０
６、４０７および４０８を含むアンバランス差動回路
と、抵抗４０１、４０２およびＰＮＰトランジスタ４０
３、４０４を含むカレントミラー回路とにより、対数変
換された電流値として全波整流されて、抵抗４１３、４
１４およびＰＮＰトランジスタ４１５、４１６を含むカ
レントミラー回路を介して整流電流１７として出力さ
れ、出力回路１０６に入力される。なお、この場合にお
いて、前記アンバランス回路差動回路に対しては、整流
回路電流源１０３から入力されるバイアス電流１６が、
それぞれＮＰＮトランジスタ４０９および抵抗４１１
と、ＮＰＮトランジスタ４１０および抵抗４１２とを介
して供給されている。図５に示される出力回路１０６に
おいては、各整流回路１０２より出力される整流電流１
７が、ＮＰＮトランジスタ５０１、５０２および５０
３、抵抗５０４、５０５を含むカレントミラー回路およ
び出力負荷抵抗を形成する抵抗５０６を介して、信号強
度検知信号ＶOUT として出力される。
【００１４】図２（ａ）に示される増幅回路電流源１０
４は、抵抗２０１、２０２および２０９、ＰＮＰトラン
ジスタ２０３、２０４および２０６、ＮＰＮトランジス
タ２０５、２０７および２０８（ＮＰＮトランジスタ２
０７と２０８のエミッタ面積比率は、１：Ｎに設定され
る）を含むバンドギャップ電源２１０と、抵抗２１１お
よび２１５と、ＰＮＰトランジスタ２１２と、ＮＰＮト
ランジスタ２１３および２１４とにより構成されてお
り、抵抗２０２および２１１と、ＰＮＰトランジスタ２
０４、２０６および２１２は、カレントミラー回路を形
成しており、また、ＮＰＮトランジスタ２１３および２
１４と、抵抗２１５と、図３の増幅回路１０１に含まれ
るＮＰＮトランジスタ３０５および抵抗３０６も、カレ
ントミラー回路を形成している。
４は、抵抗２０１、２０２および２０９、ＰＮＰトラン
ジスタ２０３、２０４および２０６、ＮＰＮトランジス
タ２０５、２０７および２０８（ＮＰＮトランジスタ２
０７と２０８のエミッタ面積比率は、１：Ｎに設定され
る）を含むバンドギャップ電源２１０と、抵抗２１１お
よび２１５と、ＰＮＰトランジスタ２１２と、ＮＰＮト
ランジスタ２１３および２１４とにより構成されてお
り、抵抗２０２および２１１と、ＰＮＰトランジスタ２
０４、２０６および２１２は、カレントミラー回路を形
成しており、また、ＮＰＮトランジスタ２１３および２
１４と、抵抗２１５と、図３の増幅回路１０１に含まれ
るＮＰＮトランジスタ３０５および抵抗３０６も、カレ
ントミラー回路を形成している。
【００１５】図２（ａ）において、バンドギャップ電源
２１０により設定される電流は、上記の抵抗２０２およ
び２１１と、ＰＮＰトランジスタ２０４、２０６および
２１２により形成されるカレントミラー回路を介して、
ＰＮＰトランジスタ２１２のコレクタ電流として取り出
され、更に、上記のＮＰＮトランジスタ２１３および２
１４と、抵抗２１５と、図３の増幅回路１０１に含まれ
るＮＰＮトランジスタ３０５および抵抗３０６により形
成されるカレントミラー回路を介して、増幅回路１０１
に対するバイアス電流として供給される。
２１０により設定される電流は、上記の抵抗２０２およ
び２１１と、ＰＮＰトランジスタ２０４、２０６および
２１２により形成されるカレントミラー回路を介して、
ＰＮＰトランジスタ２１２のコレクタ電流として取り出
され、更に、上記のＮＰＮトランジスタ２１３および２
１４と、抵抗２１５と、図３の増幅回路１０１に含まれ
るＮＰＮトランジスタ３０５および抵抗３０６により形
成されるカレントミラー回路を介して、増幅回路１０１
に対するバイアス電流として供給される。
【００１６】また、図２（ｂ）に示される整流回路電流
源１０３は、エミッタ面積比率が１：１のＰＮＰトラン
ジスタ２２２およびＰＮＰトランジスタ２２３と抵抗２
２０、２２１により形成されるカレントミラー回路と、
エミッタ面積比率が１：Ｍの差動動作するＮＰＮトラン
ジスタ２２４およびＮＰＮトランジスタ２２５〜２２７
と、バイアス電流設定用の抵抗２２８と、差動入力のレ
ベルシフト用の抵抗２１６、２１７、定電流源２１８お
よびＰＮＰトランジスタ２１９と、出力用のＮＰＮトラ
ンジスタ２３５と、出力オフセット電流を設定する抵抗
２３６と、レベルシフト用のＰＮＰトランジスタ２３０
および定電流源２２９と、ＰＮＰトランジスタ２３１、
２３２、２３３と抵抗２３４、２３７により形成される
カレントミラー回路と、出力回路を形成するＮＰＮトラ
ンジスタ２３８および２３９と、抵抗２４０とを備えて
構成されており、ＮＰＮトランジスタ２３８および２３
９と、抵抗２４０と、図４の整流回路１０２に含まれる
ＮＰＮトランジスタ４０９、４１０、抵抗４１１および
４１２は、カレントミラー回路を形成している。
源１０３は、エミッタ面積比率が１：１のＰＮＰトラン
ジスタ２２２およびＰＮＰトランジスタ２２３と抵抗２
２０、２２１により形成されるカレントミラー回路と、
エミッタ面積比率が１：Ｍの差動動作するＮＰＮトラン
ジスタ２２４およびＮＰＮトランジスタ２２５〜２２７
と、バイアス電流設定用の抵抗２２８と、差動入力のレ
ベルシフト用の抵抗２１６、２１７、定電流源２１８お
よびＰＮＰトランジスタ２１９と、出力用のＮＰＮトラ
ンジスタ２３５と、出力オフセット電流を設定する抵抗
２３６と、レベルシフト用のＰＮＰトランジスタ２３０
および定電流源２２９と、ＰＮＰトランジスタ２３１、
２３２、２３３と抵抗２３４、２３７により形成される
カレントミラー回路と、出力回路を形成するＮＰＮトラ
ンジスタ２３８および２３９と、抵抗２４０とを備えて
構成されており、ＮＰＮトランジスタ２３８および２３
９と、抵抗２４０と、図４の整流回路１０２に含まれる
ＮＰＮトランジスタ４０９、４１０、抵抗４１１および
４１２は、カレントミラー回路を形成している。
【００１７】次に、本実施例の入出力特性について説明
する。
する。
【００１８】入力信号の電圧ＶINと信号強度検出信号の
電圧ＶOUT との間の入出力特性の傾度ΔＶOUT ／ΔＶIN
は、増幅回路１０１の各段の電圧利得ＧV と、整流回路
１０２の各段の相互コンダクタンスｇm に比例してい
る。この傾度の温度特性と電源電圧特性は、下記のよう
に規定される。
電圧ＶOUT との間の入出力特性の傾度ΔＶOUT ／ΔＶIN
は、増幅回路１０１の各段の電圧利得ＧV と、整流回路
１０２の各段の相互コンダクタンスｇm に比例してい
る。この傾度の温度特性と電源電圧特性は、下記のよう
に規定される。
【００１９】まず、増幅回路１０１の１段あたりの電圧
利得をＧv とすると、Ｇv は次式により与えられる。
利得をＧv とすると、Ｇv は次式により与えられる。
【００２０】 ＧV ＝（lnＮ／２) ・ ( ＲL ／Ｒ209 ）・ＣＭ1 ・ＣＭ2 ………（１） ＲL ：増幅回路１０１における抵抗３０１、３０２の
抵抗値 Ｒ209 ：増幅回路電流源１０４の抵抗２０９の抵抗値 ＣＭ1 ：増幅回路電流源１０４のＰＮＰトランジスタ２
０３、２０４、２１２のカレントミラー比 ＣＭ2 ：増幅回路電流源１０４のＮＰＮトランジスタ２
１４と、増幅回路１０１のＮＰＮトランジスタ３０５の
カレントミラー比 上記（１）式により、抵抗値ＲL の温度係数と抵抗値Ｒ
209 の温度係数とが同一であるものとすれば、電圧利得
ＧV としては温度依存性を持たないことが分かる。ま
た、電圧利得ＧV は電源電圧依存性を持っていないため
に、従って、入出力特性における前記傾度ΔＶOUT ／Δ
ＶINの温度依存性ならびに電源電圧依存性は、電圧利得
ＧV による影響を受けることはない。
抵抗値 Ｒ209 ：増幅回路電流源１０４の抵抗２０９の抵抗値 ＣＭ1 ：増幅回路電流源１０４のＰＮＰトランジスタ２
０３、２０４、２１２のカレントミラー比 ＣＭ2 ：増幅回路電流源１０４のＮＰＮトランジスタ２
１４と、増幅回路１０１のＮＰＮトランジスタ３０５の
カレントミラー比 上記（１）式により、抵抗値ＲL の温度係数と抵抗値Ｒ
209 の温度係数とが同一であるものとすれば、電圧利得
ＧV としては温度依存性を持たないことが分かる。ま
た、電圧利得ＧV は電源電圧依存性を持っていないため
に、従って、入出力特性における前記傾度ΔＶOUT ／Δ
ＶINの温度依存性ならびに電源電圧依存性は、電圧利得
ＧV による影響を受けることはない。
【００２１】次に、整流回路１０２の１段あたりの相互
コンダクタンスｇm は、整流回路１０２の定電流源を形
成するＮＰＮトランジスタ４０９および４１０の電流Ｉ
rctに比例している。従って、入出力特性における傾度
ΔＶOUT ／ΔＶINの値も、この電流Ｉrct の値に比例す
る。なお、Ｉrct の値は、次式により与えられる。 Ｉrct ＝〔｛Ｒ217 ・ＶCC／（Ｒ216 ＋Ｒ217 ）−（kT/q)・lnＭ｝／Ｒ236 〕 ×ＣＭ3 ・ＣＭ4 …………（２） Ｒ216 、Ｒ217 、Ｒ236 ：整流回路電流源１０３の抵抗
２１６、２１７、２３６の抵抗値 ＶCC ：電源電圧／低電圧源間の電圧 ｋ ：ポルツマン定数 Ｔ ：絶対温度 ｑ ：電子の電荷 ＣＭ3 ：整流回路電流源１０３のＰＮＰトランジスタ２
３１、２３２のカレントミラー比 ＣＭ4 ：整流回路電流源１０３のＮＰＮトランジスタ２
３９と、整流回路１０２のＮＰＮのトランジスタ４０
９、４１０のカレントミラー比 上記（２）式には、絶対温度Ｔが含まれているので、電
流Ｉrct は、温度依存性を持つていることが分かる。こ
の温度依存性については、抵抗値Ｒ216 およびＲ217 の
温度係数を同一とした場合に、（２）式における下記の
項により決められる。
コンダクタンスｇm は、整流回路１０２の定電流源を形
成するＮＰＮトランジスタ４０９および４１０の電流Ｉ
rctに比例している。従って、入出力特性における傾度
ΔＶOUT ／ΔＶINの値も、この電流Ｉrct の値に比例す
る。なお、Ｉrct の値は、次式により与えられる。 Ｉrct ＝〔｛Ｒ217 ・ＶCC／（Ｒ216 ＋Ｒ217 ）−（kT/q)・lnＭ｝／Ｒ236 〕 ×ＣＭ3 ・ＣＭ4 …………（２） Ｒ216 、Ｒ217 、Ｒ236 ：整流回路電流源１０３の抵抗
２１６、２１７、２３６の抵抗値 ＶCC ：電源電圧／低電圧源間の電圧 ｋ ：ポルツマン定数 Ｔ ：絶対温度 ｑ ：電子の電荷 ＣＭ3 ：整流回路電流源１０３のＰＮＰトランジスタ２
３１、２３２のカレントミラー比 ＣＭ4 ：整流回路電流源１０３のＮＰＮトランジスタ２
３９と、整流回路１０２のＮＰＮのトランジスタ４０
９、４１０のカレントミラー比 上記（２）式には、絶対温度Ｔが含まれているので、電
流Ｉrct は、温度依存性を持つていることが分かる。こ
の温度依存性については、抵抗値Ｒ216 およびＲ217 の
温度係数を同一とした場合に、（２）式における下記の
項により決められる。
【００２２】（ｋＴ／ｑ）・lnＭ／Ｒ236 ここにおいて、抵抗値Ｒ236 の温度係数については、出
力回路１０６における出力負荷抵抗を形成する抵抗５０
６の温度係数との間において、相互に打消される。その
理由は、電流Ｉrct は、整流回路１０２において整流出
力電流に変換され、出力回路１０６において、出力負荷
抵抗を形成する抵抗５０６において、再度電圧値に変換
されるからである。このことから、電流Ｉrct の温度依
存性は、（２）式の中の（ｋＴ／ｑ）・lnＭの項のみに
より決まり、この内、回路構成により決定されるのは、
Ｍの値のみである。即ち、電流Ｉrct の温度依存性は、
Ｍの値によってのみ決まることになる。
力回路１０６における出力負荷抵抗を形成する抵抗５０
６の温度係数との間において、相互に打消される。その
理由は、電流Ｉrct は、整流回路１０２において整流出
力電流に変換され、出力回路１０６において、出力負荷
抵抗を形成する抵抗５０６において、再度電圧値に変換
されるからである。このことから、電流Ｉrct の温度依
存性は、（２）式の中の（ｋＴ／ｑ）・lnＭの項のみに
より決まり、この内、回路構成により決定されるのは、
Ｍの値のみである。即ち、電流Ｉrct の温度依存性は、
Ｍの値によってのみ決まることになる。
【００２３】また、次に、Ｉrct の電源電圧依存性につ
いて考えてみる。上記（２）式において、一般的には、
〔Ｒ217 ・ＶCC／（Ｒ216 ＋Ｒ217 ）〕の値は、〔（kT
/q)・lnＭＲ〕の値より十分に大きいことは明らかであ
る。従って、電流Ｉrct は、略電源電圧ＶCCに対して
１：１の比例関係となり、Ｉrct の温度依存性を調整す
るためにＭの値を変えても、Ｉrct の電源電圧依存性に
は殆ど影響を与えることがない。
いて考えてみる。上記（２）式において、一般的には、
〔Ｒ217 ・ＶCC／（Ｒ216 ＋Ｒ217 ）〕の値は、〔（kT
/q)・lnＭＲ〕の値より十分に大きいことは明らかであ
る。従って、電流Ｉrct は、略電源電圧ＶCCに対して
１：１の比例関係となり、Ｉrct の温度依存性を調整す
るためにＭの値を変えても、Ｉrct の電源電圧依存性に
は殆ど影響を与えることがない。
【００２４】
【発明の効果】以上説明したように、本発明は、増幅回
路電流源をバンドギャップ電流源により形成し、整流回
路電流源を異なる電流密度の差動トランジスタ対を含む
帰還増幅回路により形成することにより、入出力特性に
おける傾度の温度依存性を排除するための調整を、前記
整流回路電流源内の差動トランジスタ対のエミッタ面積
の調整のみにより、容易に行うことが可能となり、これ
により回路構成素子による調整が不要になるとともに、
当該入出力特性傾度の電源電圧依存性に対しては、何ら
の影響をも与えることなしに、上記調整を行うことがで
きるという効果がある。
路電流源をバンドギャップ電流源により形成し、整流回
路電流源を異なる電流密度の差動トランジスタ対を含む
帰還増幅回路により形成することにより、入出力特性に
おける傾度の温度依存性を排除するための調整を、前記
整流回路電流源内の差動トランジスタ対のエミッタ面積
の調整のみにより、容易に行うことが可能となり、これ
により回路構成素子による調整が不要になるとともに、
当該入出力特性傾度の電源電圧依存性に対しては、何ら
の影響をも与えることなしに、上記調整を行うことがで
きるという効果がある。
【００２５】また、上述のように、温度依存性が排除さ
れるとともに、電源電圧変動に対しては、入出力特性に
おける傾度が当該電源電圧変動に対して比例して変化す
るという特徴を有しており、これにより信号強度検出回
路の入出力特性に対する要求条件に適合しているという
効果がある。
れるとともに、電源電圧変動に対しては、入出力特性に
おける傾度が当該電源電圧変動に対して比例して変化す
るという特徴を有しており、これにより信号強度検出回
路の入出力特性に対する要求条件に適合しているという
効果がある。
【００２６】更にまた、増幅回路における電圧利得が電
源電圧依存性を持たないために、高電源電圧供給時に、
電圧利得が上昇して増幅回路と直流帰還回路より成るル
ープの発振余裕度が低減されるという事態が回避される
という効果がある。また、入出力特性の傾度の温度依存
性を排除するための調整が、上述のように、整流回路電
流源の差動トランジスタ対のエミッタ面積の調整のみに
より行うことができるため、回路構成素子に対する設計
自由度が増大し、入出力特性の温度特性を更に改善する
ことができるという効果がある。
源電圧依存性を持たないために、高電源電圧供給時に、
電圧利得が上昇して増幅回路と直流帰還回路より成るル
ープの発振余裕度が低減されるという事態が回避される
という効果がある。また、入出力特性の傾度の温度依存
性を排除するための調整が、上述のように、整流回路電
流源の差動トランジスタ対のエミッタ面積の調整のみに
より行うことができるため、回路構成素子に対する設計
自由度が増大し、入出力特性の温度特性を更に改善する
ことができるという効果がある。
【図１】信号強度検出回路のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】本発明における増幅回路電流源および整流回路
電流源の一実施例を示す回路図である。
電流源の一実施例を示す回路図である。
【図３】増幅回路の一例を示す回路図である。
【図４】整流回路の一例を示す回路図である。
【図５】出力回路の一例を示す回路図である。
【図６】信号強度検出回路の入出力特性を示す図であ
る。
る。
１０１ 増幅回路 １０２ 整流回路 １０３ 整流回路電流源 １０４ 増幅回路電流源 １０５ 直流帰還回路 １０６ 出力回路 ２０１、２０２、２０９、２１１、２１５〜２１７、２
２０、２２１、２２８、２３１、２３６、２３７、２４
０、３０１、３０２、３０６、４０１、４０２、４１１
〜４１４、５０４〜５０６ 抵抗 ２０３、２０４、２０６、２１２、２１９、２２２、２
２３、２３０〜２３３、４０３、４０４、４１５、４１
６ ＰＮＰトランジスタ ２０５、２０７、２０８、２１３、２１４、２２４〜２
２７、２３５、２３８、２３９、３０３〜３０５、３０
７、３０８、４０５〜４１０、５０１〜５０３ＮＰＮト
ランジスタ ２１０ バンドギャップ電源 ２１８、２２９、３０９、３１０ 定電流源 ５０７ コンデンサ
２０、２２１、２２８、２３１、２３６、２３７、２４
０、３０１、３０２、３０６、４０１、４０２、４１１
〜４１４、５０４〜５０６ 抵抗 ２０３、２０４、２０６、２１２、２１９、２２２、２
２３、２３０〜２３３、４０３、４０４、４１５、４１
６ ＰＮＰトランジスタ ２０５、２０７、２０８、２１３、２１４、２２４〜２
２７、２３５、２３８、２３９、３０３〜３０５、３０
７、３０８、４０５〜４１０、５０１〜５０３ＮＰＮト
ランジスタ ２１０ バンドギャップ電源 ２１８、２２９、３０９、３１０ 定電流源 ５０７ コンデンサ
Claims (1)
- 【請求項１】 それぞれ正相入出力端子ならびに逆相入
出力端子を有する複数の増幅回路を、対応する同相入出
力端子が接続されるように縦続接続して形成される多段
増幅回路と、前記多段増幅回路における最終段増幅回路
の正相出力電圧ならびに逆相出力電圧を受けて、前記多
段増幅回路における初段増幅回路の正相入力端子ならび
に逆相入力端子に帰還出力する直流帰還回路と、前記多
段増幅回路に含まれる各段増幅回路に対してバイアス電
流を供給する増幅回路電流源と、前記多段増幅回路に含
まれる各段増幅回路にそれぞれ対応して、各段増幅回路
の正相出力端子ならびに逆相出力端子の出力電圧をそれ
ぞれ入力し、当該出力電圧を対数変換して形成される全
波整流電流として出力する複数の整流回路と、前記各段
増幅回路にそれぞれ対応する複数の整流回路に対してバ
イアス電流を供給する整流回路電流源と、前記複数の整
流回路より出力される全波整流電流を加算して電圧値に
変換して出力する出力回路とを有する信号強度検出回路
において、 前記増幅回路が、コレクタがそれぞれ第１および第２の
抵抗を介して高電位電源に接続され、ベースがそれぞれ
正相入力端子および逆相入力端子に接続されて、エミッ
タが共通接続されて差動動作する第１および第２のＮＰ
Ｎトランジスタと、 コレクタが前記第１および第２のＮＰＮトランジスタの
エミッタに接続され、ベースに前記増幅回路電流源によ
るバイアス電流が供給されて、エミッタが第３の抵抗を
介して低電位電源に接続される第３のＮＰＮトランジス
タと、 コレクタが高電位電源に接続され、ベースが前記第２の
ＮＰＮトランジスタのコレクタに接続されて、エミッタ
が正相出力端子に接続される第４のＮＰＮトランジスタ
と、 コレクタが高電位電源に接続され、ベースが前記第１の
ＮＰＮトランジスタのコレクタに接続されて、エミッタ
が逆相出力端子に接続される第５のＮＰＮトランジスタ
と、を少なくとも備えて構成され、 前記増幅回路電流源が、エミッタがそれぞれ第４、第５
および第６の抵抗を介して高電位電源に接続され、ベー
スがそれぞれ共通接続される第１、第２および第３のＰ
ＮＰトランジスタと、 コレクタが高電位電源に接続され、ベースが前記第１の
ＰＮＰトランジスタのコレクタに接続される第６のＮＰ
Ｎトランジスタと、 コレクタが前記第１のＰＮＰトランジスタのコレクタに
接続され、ベースが前記第６のＮＰＮトランジスタのエ
ミッタに接続されて、エミッタが低電位電源に接続され
る第７のＮＰＮトランジスタと、 エミッタが前記第１および第２のＰＮＰトランジスタの
ベースに接続され、ベースが前記第２のＰＮＰトランジ
スタのコレクタに接続されて、コレクタが低電位電源に
接続される第４のＰＮＰトランジスタと、 コレクタが前記第４のＰＮＰトランジスタのベースに接
続され、ベースが前記第７のＮＰＮトランジスタのベー
スに接続されて、エミッタが第７の抵抗を介して低電位
電源に接続される第８のＮＰＮトランジスタと、 コレクタが高電位電源に接続され、ベースが前記第３の
ＰＮＰトランジスタのコレクタに接続されて、エミッタ
がバイアス電流の出力端子に接続される第９のＮＰＮト
ランジスタと、 コレクタが前記第３のＰＮＰトランジスタのコレクタに
接続され、ベースが前記第９のＮＰＮトランジスタのエ
ミッタに接続されて、エミッタが第８の抵抗を介して低
電位電源に接続される第１０のＮＰＮトランジスタと、
を少なくとも備えて構成され、 前記整流回路が、エミッタがそれぞれ第９および第１０
の抵抗を介して高電位電源に接続され、ベースが共通接
続される第５および第６のＰＮＰトランジスタと、 エミッタがそれぞれ第１１および第１２の抵抗を介して
高電位電源に接続され、ベースが共通接続される第７お
よび第８のＰＮＰトランジスタと、 コレクタが前記第５のＰＮＰトランジスタのコレクタお
よびベースに対して共通接続され、ベースがそれぞれ対
応する増幅回路の正相出力端子および逆相出力端子に接
続される第１１および第１２のＮＰＮトランジスタと、 コレクタが前記第６のＰＮＰトランジスタのコレクタ
と、前記第７のＰＮＰトランジスタのコレクタおよびベ
ースに対して共通接続され、ベースがそれぞれ対応する
増幅回路の正相出力端子および逆相出力端子に接続され
る第１３および第１４のＮＰＮトランジスタと、 コレクタが前記第１１および第１４のＮＰＮトランジス
タのエミッタに共通接続され、ベースに前記整流回路電
流源からのバイアス電流が供給されて、エミッタが第１
３の抵抗を介して低電位電源に接続される第１５のＮＰ
Ｎトランジスタと、 コレクタが前記第１２および第１３のＮＰＮトランジス
タのエミッタに共通接続され、ベースに前記整流回路電
流源からのバイアス電流が供給されて、エミッタが第１
４の抵抗を介して低電位電源に接続される第１６のＮＰ
Ｎトランジスタと、を少なくとも備えており、前記第８
のＰＮＰトランジスタのコレクタより整流電流を前記出
力回路に出力するように構成されており、 前記整流回路電流源が、エミッタが所定の定電流源に接
続され、ベースが高電位電源と低電位電源との間に直列
接続される第１５および第１６の抵抗の接続点に接続さ
れて、コレクタが低電位電源に接続される第９のＰＮＰ
トランジスタと、 エミッタがそれぞれ第１７および１８の抵抗を介して高
電位電源に接続され、ベースが共通接続される第１０お
よび第１１のＰＮＰトランジスタと、 コレクタが前記第１０のＰＮＰトランジスタのベースお
よびコレクタに接続され、ベースが前記第９のＰＮＰト
ランジスタのエミッタに接続されて、エミッタが第１９
の抵抗を介して低電位電源に接続される第１７のＮＰＮ
トランジスタと、 コレクタが、前記第１１のＰＮＰトランジスタのコレク
タに共通接続され、ベースが所定の定電流源に共通接続
されて、エミッタが前記第１７のＮＰＮトランジスタの
エミッタに共通接続される第１８、第１９および第２０
のＮＰＮトランジスタと、 エミッタが前記第１８、第１９および第２０のＮＰＮト
ランジスタのベースに接続され、ベースが第２２の抵抗
を介して低電位電源に接続されて、コレクタが当該低電
位電源に直接接続される第１２のＰＮＰトランジスタ
と、 エミッタが、それぞれ第２０および第２１の抵抗を介し
て高電位電源に接続され、ベースが共通接続される第１
３および第１４のＰＮＰトランジスタと、 エミッタが前記第１３および第１４のＰＮＰトランジス
タのベースに接続され、ベースが前記第１３のＰＮＰト
ランジスタのコレクタに接続されて、コレクタが低電位
電源に接続される第１５のＰＮＰトランジスタと、 コレクタが前記第１５のＰＮＰトランジスタのベースに
接続され、ベースが前記第１１のＰＮＰトランジスタの
コレクタに接続されて、エミッタが前記第１２のＰＮＰ
トランジスタのベースに接続される第２１のＮＰＮトラ
ンジスタと、 コレクタが、前記第１４のＰＮＰトランジスタのコレク
タに接続され、エミッタが、第２３の抵抗を介して低電
位電源に接続される第２３のＮＰＮトランジスタと、 コレクタが高電位電源に接続され、ベースが前記第１４
のＰＮＰトランジスタのコレクタに接続されて、エミッ
タが前記第２３のＮＰＮトランジスタのベースに接続さ
れる第２４のＮＰＮトランジスタと、を少なくとも備え
ており、前記第２３のＮＰＮトランジスタのベースと前
記２４のＮＰＮトランジスタのエミッタとの接続点よ
り、バイアス電流を前記整流回路に出力するように構成
されることを特徴とする信号強度検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355415A JPH07202577A (ja) | 1993-12-29 | 1993-12-29 | 信号強度検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355415A JPH07202577A (ja) | 1993-12-29 | 1993-12-29 | 信号強度検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202577A true JPH07202577A (ja) | 1995-08-04 |
Family
ID=18443815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5355415A Withdrawn JPH07202577A (ja) | 1993-12-29 | 1993-12-29 | 信号強度検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113933578A (zh) * | 2021-11-18 | 2022-01-14 | 延锋汽车饰件系统有限公司 | 一种高边电流侦测电路 |
-
1993
- 1993-12-29 JP JP5355415A patent/JPH07202577A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113933578A (zh) * | 2021-11-18 | 2022-01-14 | 延锋汽车饰件系统有限公司 | 一种高边电流侦测电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |