JPH07202639A - 駆動回路 - Google Patents
駆動回路Info
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- JPH07202639A JPH07202639A JP6292399A JP29239994A JPH07202639A JP H07202639 A JPH07202639 A JP H07202639A JP 6292399 A JP6292399 A JP 6292399A JP 29239994 A JP29239994 A JP 29239994A JP H07202639 A JPH07202639 A JP H07202639A
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- JP
- Japan
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- input
- drive circuit
- transistor
- transistors
- voltage
- Prior art date
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Surgical Instruments (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Electronic Switches (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Power Conversion In General (AREA)
- Fittings On The Vehicle Exterior For Carrying Loads, And Devices For Holding Or Mounting Articles (AREA)
- Vehicle Body Suspensions (AREA)
Abstract
(57)【要約】
【目的】 定電圧集積法を使用して製造されたトランジ
スタが、バラクタ自信を駆動するに必要な高電圧によっ
て破損することなしに、駆動制御信号をバラクタにイン
ターフェースさせることを可能とする、特にバラクタダ
イオード用の駆動回路を提供すること。 【構成】 駆動回路は２つの電源線間に負荷抵抗を介し
て出力電流端で直列に接続された多数のカーラントミラ
ーから成る。ミラーの半分の入力側は直列接続された各
グループによって駆動され各グループの最も低い位置の
トランジスタはそのベースに作用する入力電圧に応答し
てミラーに所定の電流を供給する役目をする。回路内の
任意のトランジスタがその定格電圧（ＶCE）よりも高い
電圧を受けないように、２つの分圧器が一方においては
一団の入力トランジスタの制御端子の電位を設定するた
めに、他方においてはミラー出力トランジスタの主端子
の接続点の電位を設定するために設けられている。
スタが、バラクタ自信を駆動するに必要な高電圧によっ
て破損することなしに、駆動制御信号をバラクタにイン
ターフェースさせることを可能とする、特にバラクタダ
イオード用の駆動回路を提供すること。 【構成】 駆動回路は２つの電源線間に負荷抵抗を介し
て出力電流端で直列に接続された多数のカーラントミラ
ーから成る。ミラーの半分の入力側は直列接続された各
グループによって駆動され各グループの最も低い位置の
トランジスタはそのベースに作用する入力電圧に応答し
てミラーに所定の電流を供給する役目をする。回路内の
任意のトランジスタがその定格電圧（ＶCE）よりも高い
電圧を受けないように、２つの分圧器が一方においては
一団の入力トランジスタの制御端子の電位を設定するた
めに、他方においてはミラー出力トランジスタの主端子
の接続点の電位を設定するために設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、駆動回路、特にシンセ
サイザ回路と一体のバラクタライン駆動回路に関する。
サイザ回路と一体のバラクタライン駆動回路に関する。
【０００２】
【従来の技術】周波数シンセサイザ内でのバラクタチュ
ーニングの使用は良く知られていることで、通常バラク
タ（容量が両端の逆バイアス電圧に反比例して変わるバ
リキャップダイオード）がシンセサイザ段の外の駆動ト
ランジスタを介してその段により駆動される必要があ
る。一般的な構成は図１に示されており、その図におい
てシンセサイザ段２０は高電圧源３４に接続された負荷
抵抗３３と共に外部駆動トランジスタ３２によってチュ
ーナ段３０のバラクタ入力３１を駆動する。チューナ３
０で所望のチャネル周波数を選択するために、命令が制
御用マイクロプロセッサ４０からＩ2 Ｃバス４１に沿っ
てシンセサイザ２０に出される。これらの命令はチュー
ナ発振器３３の実際の周波数と比較される。このため、
周波数はシンセサイザ段２０で誤差信号を発生させるた
めにライン３８を介してシンセサイザ段に送られてく
る。この誤差信号は駆動トランジスタ３２のベースに加
える信号を変えることで発振器３３の周波数を所望の周
波数に近づけるために使用される。その結果生じたトラ
ンジスタ３２のコレクタ電圧の変動はバリキャップの逆
バイアスを変化させ、この逆バイアスの変化でバリキャ
ップ３４の容量に対応する変化が引き起こされ、そうす
ることによって発振器３３の周波数が所望の周波数に調
整される。最後に、正しく調整されたチューナ３０内の
発振器信号は、ライン３７に出力ＩＦ信号を発生させる
ために、ミキサー３６内で受信ＲＦ信号と混合される。
ーニングの使用は良く知られていることで、通常バラク
タ（容量が両端の逆バイアス電圧に反比例して変わるバ
リキャップダイオード）がシンセサイザ段の外の駆動ト
ランジスタを介してその段により駆動される必要があ
る。一般的な構成は図１に示されており、その図におい
てシンセサイザ段２０は高電圧源３４に接続された負荷
抵抗３３と共に外部駆動トランジスタ３２によってチュ
ーナ段３０のバラクタ入力３１を駆動する。チューナ３
０で所望のチャネル周波数を選択するために、命令が制
御用マイクロプロセッサ４０からＩ2 Ｃバス４１に沿っ
てシンセサイザ２０に出される。これらの命令はチュー
ナ発振器３３の実際の周波数と比較される。このため、
周波数はシンセサイザ段２０で誤差信号を発生させるた
めにライン３８を介してシンセサイザ段に送られてく
る。この誤差信号は駆動トランジスタ３２のベースに加
える信号を変えることで発振器３３の周波数を所望の周
波数に近づけるために使用される。その結果生じたトラ
ンジスタ３２のコレクタ電圧の変動はバリキャップの逆
バイアスを変化させ、この逆バイアスの変化でバリキャ
ップ３４の容量に対応する変化が引き起こされ、そうす
ることによって発振器３３の周波数が所望の周波数に調
整される。最後に、正しく調整されたチューナ３０内の
発振器信号は、ライン３７に出力ＩＦ信号を発生させる
ために、ミキサー３６内で受信ＲＦ信号と混合される。
【０００３】
【発明が解決しようとする課題】ワンチップ内にできる
だけ多くの機能を集積させることが従来の一般的な要求
である。しかし、今までのところ、無視できない種々の
問題が図１に示されたシンセサイザ２０のような集積段
に同図のトランジスタ３２に示されてきたような駆動ト
ランジスタを集積したいと願う設計者を悩ませてきた。
これは、製造チップの接合が基準として採用されている
シンセサイザ段２０に使用される製造工程固有の降伏電
圧が１０〜２０ボルトの範囲内であるにも係わらず、バ
ラクタ駆動回路がどこにあっても３５ボルトまでの高い
ボルトで動作させる必要があるからである。
だけ多くの機能を集積させることが従来の一般的な要求
である。しかし、今までのところ、無視できない種々の
問題が図１に示されたシンセサイザ２０のような集積段
に同図のトランジスタ３２に示されてきたような駆動ト
ランジスタを集積したいと願う設計者を悩ませてきた。
これは、製造チップの接合が基準として採用されている
シンセサイザ段２０に使用される製造工程固有の降伏電
圧が１０〜２０ボルトの範囲内であるにも係わらず、バ
ラクタ駆動回路がどこにあっても３５ボルトまでの高い
ボルトで動作させる必要があるからである。
【０００４】
【課題を解決するための手段】本発明によれば、第１及
び第２電源供給線、多数の出力トランジスタで、各出力
トランジスタには第１及び第２主端子と制御端子を有
し、該出力トランジスタが負荷素子を介して前記第１及
び第２電源供給線間に直列に接続されている、上記多数
のトランジスタ、同数の駆動回路手段で、該駆動回路手
段の各入力電流に依存して各出力トランジスタの制御端
子に駆動信号を印加し、該駆動回路手段は各出力トラン
ジスタの制御端子に印加される電圧が前記負荷素子の両
端に現れる出力電圧に依存して変化するように配置され
ている、上記同数の駆動回路手段、同数の入力手段で、
駆動回路に印加される入力信号に依存して前記各駆動回
路手段に入力電流を供給するように配置され、そうする
ことにより前記負荷素子の両端に所望の出力電圧を発生
させるようになっており、各入力手段は第１及び第２主
端子と制御端子を有する少なくとも１の入力トランジス
タから成る、上記同数の入力手段、前記第１及び第２電
源供給線間で前記出力トランジスタ及び前記入力手段内
の入力トランジスタにそれぞれ接続された第１及び第２
バイアス手段で、該第１及び第２バイアス手段は、各ト
ランジスタの主端子間に現れる電圧が前記トランジスタ
の定格電圧よりも低くなることを保証するように配置さ
れている、上記第１及び第２バイアス手段、とから成る
駆動回路が提供できる。出力トランジスタと入力トラン
ジスタを１以上使用することによって、公称３０Ｖの高
電源電圧をトランジスタ間でトランジスタのセット範囲
内で分配させることを可能にさせる。更に関連トランジ
スタにバイアスを設けることによって、発生する分配率
を制御することが可能である。前記各駆動回路手段は駆
動トランジスタをカーラントミラー構成の各出力トラン
ジスタに接続させて構成してもよい。負荷素子は第２電
源供給線に接続されており、各入力手段は一団の入力ト
ランジスタの主端子を直列に接続して構成される。した
がって、出力トランジスタと一団の入力トランジスタの
両方は各場合においてトーテムポール配列として構成さ
れる。各一団の入力トランジスタは一方の端がそれぞれ
の駆動トランジスタに他方の端が第２電源供給線に接続
され、入力トランジスタグループとカーラントミラーの
組合せは、一連のカーラントミラーの出力トランジスタ
が、第１電源供給線に最も近いミラーから始まって、連
続して電流が少なく流れるように、配置されている。カ
ーラントミラーの使用は適用駆動回路入力によって負荷
素子の影響を受けて入力トランジスタ内の電流の流れを
調整可能にする。駆動回路入力と負荷素子は同一の供給
線に接続される。直列接続された入力トランジスタのグ
ループの使用はそれらの素子間に電圧を適切に分配させ
ることを可能にさせる。ミラーチェーンを第１電源供給
線方向に逆上る上位ミラーの出力電流はチェーンを下っ
た一連のミラー出力電流とミラー入力電流の和で、余分
の電流は第１分圧器チェーンに吸収される。
び第２電源供給線、多数の出力トランジスタで、各出力
トランジスタには第１及び第２主端子と制御端子を有
し、該出力トランジスタが負荷素子を介して前記第１及
び第２電源供給線間に直列に接続されている、上記多数
のトランジスタ、同数の駆動回路手段で、該駆動回路手
段の各入力電流に依存して各出力トランジスタの制御端
子に駆動信号を印加し、該駆動回路手段は各出力トラン
ジスタの制御端子に印加される電圧が前記負荷素子の両
端に現れる出力電圧に依存して変化するように配置され
ている、上記同数の駆動回路手段、同数の入力手段で、
駆動回路に印加される入力信号に依存して前記各駆動回
路手段に入力電流を供給するように配置され、そうする
ことにより前記負荷素子の両端に所望の出力電圧を発生
させるようになっており、各入力手段は第１及び第２主
端子と制御端子を有する少なくとも１の入力トランジス
タから成る、上記同数の入力手段、前記第１及び第２電
源供給線間で前記出力トランジスタ及び前記入力手段内
の入力トランジスタにそれぞれ接続された第１及び第２
バイアス手段で、該第１及び第２バイアス手段は、各ト
ランジスタの主端子間に現れる電圧が前記トランジスタ
の定格電圧よりも低くなることを保証するように配置さ
れている、上記第１及び第２バイアス手段、とから成る
駆動回路が提供できる。出力トランジスタと入力トラン
ジスタを１以上使用することによって、公称３０Ｖの高
電源電圧をトランジスタ間でトランジスタのセット範囲
内で分配させることを可能にさせる。更に関連トランジ
スタにバイアスを設けることによって、発生する分配率
を制御することが可能である。前記各駆動回路手段は駆
動トランジスタをカーラントミラー構成の各出力トラン
ジスタに接続させて構成してもよい。負荷素子は第２電
源供給線に接続されており、各入力手段は一団の入力ト
ランジスタの主端子を直列に接続して構成される。した
がって、出力トランジスタと一団の入力トランジスタの
両方は各場合においてトーテムポール配列として構成さ
れる。各一団の入力トランジスタは一方の端がそれぞれ
の駆動トランジスタに他方の端が第２電源供給線に接続
され、入力トランジスタグループとカーラントミラーの
組合せは、一連のカーラントミラーの出力トランジスタ
が、第１電源供給線に最も近いミラーから始まって、連
続して電流が少なく流れるように、配置されている。カ
ーラントミラーの使用は適用駆動回路入力によって負荷
素子の影響を受けて入力トランジスタ内の電流の流れを
調整可能にする。駆動回路入力と負荷素子は同一の供給
線に接続される。直列接続された入力トランジスタのグ
ループの使用はそれらの素子間に電圧を適切に分配させ
ることを可能にさせる。ミラーチェーンを第１電源供給
線方向に逆上る上位ミラーの出力電流はチェーンを下っ
た一連のミラー出力電流とミラー入力電流の和で、余分
の電流は第１分圧器チェーンに吸収される。
【０００５】直列接続された入力トランジスタの一連の
グループは、負荷素子に最も近いカーラントミラーに関
係したグループから始まって、入力トランジスタが連続
して１つずつ多くなるように構成されている。第２電源
供給線に接続されたこれらの入力トランジスタは制御端
子が互いに共通にされ、その共通制御端子は入力信号を
受信するための駆動回路の入力を構成している。一団の
入力トランジスタの対応するその他のトランジスタは制
御端子が互いに共通にされて第２バイアス手段に接続さ
れている。第１及び第２バイアス手段はそれぞれ第１及
び第２分圧器チェーンにより構成され、第１分圧器チェ
ーンは出力トランジスタの数に対応した多数の分圧素子
から成り、そのタップ点は多数の出力トランジスタの各
主端子接続点に接続されており、第２分圧器チェーンは
入力トランジスタの最も大きい一団の直列接続された入
力トランジスタの数に対応した多数の分圧素子から成
り、その多数の分圧素子は対応したタップ点を構成し、
そのタップ点は一団の入力トランジスタの各共通制御端
子に接続されている。分圧器の使用はタップ点の電位設
定を正確に制御することを可能にし、入力及び出力トラ
ンジスタの両端に現れる電圧をかなりの信頼性をもって
制御するのに役立つ。更に、一団の入力トランジスタ内
の対応する入力トランジスタの制御端子を共通にするこ
とによって全入力トランジスタに使用する分圧器チェー
ンは１つですむ。第２電源供給線に接続されたこれらの
入力トランジスタはそれぞれ抵抗インピーダンスを介し
てその供給線に接続されることが望ましい。これは駆動
回路の入力端子に印加された入力信号に対する出力トラ
ンジスタの電流感度が低下することになるが、そうする
ことによって負荷素子を流れる電流をもっと正確に制御
することが可能になる。あるいは、駆動回路はそのうえ
のカーラントミラーの出力電流を半分にするために第２
電源供給線に最も近い入力トランジスタの制御端子を共
通化することによって電流駆動されるようにしてもよ
い。この地点で３つの異なった値の抵抗を使用すること
によって入力トランジスタの各グループを流れる電流を
独立して設定できる利点がある。
グループは、負荷素子に最も近いカーラントミラーに関
係したグループから始まって、入力トランジスタが連続
して１つずつ多くなるように構成されている。第２電源
供給線に接続されたこれらの入力トランジスタは制御端
子が互いに共通にされ、その共通制御端子は入力信号を
受信するための駆動回路の入力を構成している。一団の
入力トランジスタの対応するその他のトランジスタは制
御端子が互いに共通にされて第２バイアス手段に接続さ
れている。第１及び第２バイアス手段はそれぞれ第１及
び第２分圧器チェーンにより構成され、第１分圧器チェ
ーンは出力トランジスタの数に対応した多数の分圧素子
から成り、そのタップ点は多数の出力トランジスタの各
主端子接続点に接続されており、第２分圧器チェーンは
入力トランジスタの最も大きい一団の直列接続された入
力トランジスタの数に対応した多数の分圧素子から成
り、その多数の分圧素子は対応したタップ点を構成し、
そのタップ点は一団の入力トランジスタの各共通制御端
子に接続されている。分圧器の使用はタップ点の電位設
定を正確に制御することを可能にし、入力及び出力トラ
ンジスタの両端に現れる電圧をかなりの信頼性をもって
制御するのに役立つ。更に、一団の入力トランジスタ内
の対応する入力トランジスタの制御端子を共通にするこ
とによって全入力トランジスタに使用する分圧器チェー
ンは１つですむ。第２電源供給線に接続されたこれらの
入力トランジスタはそれぞれ抵抗インピーダンスを介し
てその供給線に接続されることが望ましい。これは駆動
回路の入力端子に印加された入力信号に対する出力トラ
ンジスタの電流感度が低下することになるが、そうする
ことによって負荷素子を流れる電流をもっと正確に制御
することが可能になる。あるいは、駆動回路はそのうえ
のカーラントミラーの出力電流を半分にするために第２
電源供給線に最も近い入力トランジスタの制御端子を共
通化することによって電流駆動されるようにしてもよ
い。この地点で３つの異なった値の抵抗を使用すること
によって入力トランジスタの各グループを流れる電流を
独立して設定できる利点がある。
【０００６】入力トランジスタ、駆動トランジスタ及び
出力トランジスタにはバイポーラトランジスタを使用し
てもよい。駆動トランジスタと出力トランジスタには一
方の極性を持つタイプのバイポーラトランジスタが用い
られ、一方入力トランジスタには他方の極性を持つタイ
プのバイポーラトランジスタが用いられるようにしても
よい。これらの素子にバイポーラトランジスタを用いる
ことは回路電圧の予測分析を行うことが容易で、そうす
ることによって回路は種々の素子の両端の電圧、例えば
ＶCEを定格値に入れることが可能になる。駆動回路は３
つのカーラントミラーで構成するようにしてもよい。約
３０Ｖの高電圧線で動作するように設計された回路に３
つのカーラントミラーを採用することによって、回路内
の種々のトランジスタのＶCEを１０Ｖ以下に制限するこ
とが可能で、約１２Ｖの降伏電圧を持つデバイスを製造
する通常の製造方法でも十分な安全率が見込める。等分
圧は第１分圧チェーン内の分圧素子を等インピーダンス
値に、第２分圧チェーンも同様にすることによって特に
駆動回路入力で無信号状態のときに保証される。公称３
０〜３５Ｖより更に高い電圧が用いられる場合には、３
より多いカーラントミラーを使用するようにしてもよ
い。
出力トランジスタにはバイポーラトランジスタを使用し
てもよい。駆動トランジスタと出力トランジスタには一
方の極性を持つタイプのバイポーラトランジスタが用い
られ、一方入力トランジスタには他方の極性を持つタイ
プのバイポーラトランジスタが用いられるようにしても
よい。これらの素子にバイポーラトランジスタを用いる
ことは回路電圧の予測分析を行うことが容易で、そうす
ることによって回路は種々の素子の両端の電圧、例えば
ＶCEを定格値に入れることが可能になる。駆動回路は３
つのカーラントミラーで構成するようにしてもよい。約
３０Ｖの高電圧線で動作するように設計された回路に３
つのカーラントミラーを採用することによって、回路内
の種々のトランジスタのＶCEを１０Ｖ以下に制限するこ
とが可能で、約１２Ｖの降伏電圧を持つデバイスを製造
する通常の製造方法でも十分な安全率が見込める。等分
圧は第１分圧チェーン内の分圧素子を等インピーダンス
値に、第２分圧チェーンも同様にすることによって特に
駆動回路入力で無信号状態のときに保証される。公称３
０〜３５Ｖより更に高い電圧が用いられる場合には、３
より多いカーラントミラーを使用するようにしてもよ
い。
【０００７】負荷素子に最も近いミラーから始まって一
連のミラーに要求される次第に大きくなるミラー出力電
流は各入力トランジスタグループを次第に電流が多くな
るように配置することによって、あるいはミラーをミラ
ー入力電流に対するミラー出力電流の比を次第に大きく
することによって、またあるいは両方の組合せによって
得られる。デバイスはエミッタ面積が大きくなると電流
が多く流れ易くなるので、これらの電流比はミラー内の
２つのトランジスタのエミッタ面積を相対的に変えるこ
とによってバイポーラミラー内に設定できる。ミラー比
を連続して大きくする場合にはある事情の下では高比率
のエミッタ面積を持ったカーラントミラーを採用する必
要がある。例えば３つのミラー回路で都合のよいエミッ
タ比はそれぞれ第１電源供給線に最も近いミラーから始
まって順に４０：１，３０：１及び２０：１である。こ
れは入力トランジスタグループ内で等電流を想定する。
この効果はミラー出力トランジスタを完全な飽和状態に
させ、次いで駆動回路の出力電圧（負荷素子両端の電
圧）を第１供給線にほとんど近づけることにある。実際
問題として達成される現実の電流比はこれらのエミッタ
比よりも小さい。これは集積方法で予め想定されたｐｎ
ｐデバイス固有の電流利得の値が比較的小さい（β＝２
０〜４０）からである。それゆえに、このような高い理
論比が必要となる。しかしながら、完全な飽和状態が要
求されなければ、それよりも小さい比を採用してもよ
い。入力トランジスタを等電流にするような場合、最小
値はそれぞれ３：１，２：１及び１：１である。
連のミラーに要求される次第に大きくなるミラー出力電
流は各入力トランジスタグループを次第に電流が多くな
るように配置することによって、あるいはミラーをミラ
ー入力電流に対するミラー出力電流の比を次第に大きく
することによって、またあるいは両方の組合せによって
得られる。デバイスはエミッタ面積が大きくなると電流
が多く流れ易くなるので、これらの電流比はミラー内の
２つのトランジスタのエミッタ面積を相対的に変えるこ
とによってバイポーラミラー内に設定できる。ミラー比
を連続して大きくする場合にはある事情の下では高比率
のエミッタ面積を持ったカーラントミラーを採用する必
要がある。例えば３つのミラー回路で都合のよいエミッ
タ比はそれぞれ第１電源供給線に最も近いミラーから始
まって順に４０：１，３０：１及び２０：１である。こ
れは入力トランジスタグループ内で等電流を想定する。
この効果はミラー出力トランジスタを完全な飽和状態に
させ、次いで駆動回路の出力電圧（負荷素子両端の電
圧）を第１供給線にほとんど近づけることにある。実際
問題として達成される現実の電流比はこれらのエミッタ
比よりも小さい。これは集積方法で予め想定されたｐｎ
ｐデバイス固有の電流利得の値が比較的小さい（β＝２
０〜４０）からである。それゆえに、このような高い理
論比が必要となる。しかしながら、完全な飽和状態が要
求されなければ、それよりも小さい比を採用してもよ
い。入力トランジスタを等電流にするような場合、最小
値はそれぞれ３：１，２：１及び１：１である。
【０００８】
【作用及び実施例】以下添付図面に示した例にしたがっ
て本発明の具体例を説明する。以下、図２を参照する
と、ここには図１内のトランジスタ─抵抗装置３２，３
３の機能を実行し、かつシンセサイザチップ２０に一体
に集積されるバラクタ駆動回路１０が示されている。駆
動回路１０は３つのカーラントミラー５０，６０，７０
から構成され、それぞれはｐｎｐトランジスタ５１及び
５２，６１及び６２並びに７１及び７２から成ってい
る。カーラントミラーの半部に相当する出力側、すなわ
ち出力トランジスタ５２，６２及び７２は高圧電源供給
線（例えば３０Ｖ）１１と零ボルト線１２との間に負荷
抵抗１５を介して直列に接続されている。各カーラント
ミラーの半分に相当する入力側、すなわちダイオード接
続された駆動トランジスタ５１，６１及び７１はｎｐｎ
入力トランジスタ５３〜５６，６３〜６５及び７３，７
４のトーテムポール配置を通して電流が供給される。そ
のトランジスタの対応するベースは共通にされて分圧器
８０のタップ点に取られている。分圧器８０は値の等し
い抵抗８１〜８４で構成されていて２本の供給線の間に
接続されている。同様に、ミラートランジスタ５２，６
２，７２内でコレクタ─エミッタ接続によって構成され
た接続点はもう一つの分圧器９０のタップ点に取られて
いる。分圧器は値の等しい抵抗９１〜９３により構成さ
れている。この分圧器も同様に供給線間に接続されてい
る。最後に各一団の入力トランジスタの最下位のもの、
すなわちトランジスタ５６，６５及び７４は抵抗５７，
６６，７５を介して零ボルト線１２に接続されており、
これらの抵抗も同様に値が等しくされ、そしてトランジ
スタ５６，６５，７４の共通ベースが駆動回路の入力１
３を形成するために配置され、一方駆動回路の出力１４
が負荷抵抗１５の両端に設けられている。
て本発明の具体例を説明する。以下、図２を参照する
と、ここには図１内のトランジスタ─抵抗装置３２，３
３の機能を実行し、かつシンセサイザチップ２０に一体
に集積されるバラクタ駆動回路１０が示されている。駆
動回路１０は３つのカーラントミラー５０，６０，７０
から構成され、それぞれはｐｎｐトランジスタ５１及び
５２，６１及び６２並びに７１及び７２から成ってい
る。カーラントミラーの半部に相当する出力側、すなわ
ち出力トランジスタ５２，６２及び７２は高圧電源供給
線（例えば３０Ｖ）１１と零ボルト線１２との間に負荷
抵抗１５を介して直列に接続されている。各カーラント
ミラーの半分に相当する入力側、すなわちダイオード接
続された駆動トランジスタ５１，６１及び７１はｎｐｎ
入力トランジスタ５３〜５６，６３〜６５及び７３，７
４のトーテムポール配置を通して電流が供給される。そ
のトランジスタの対応するベースは共通にされて分圧器
８０のタップ点に取られている。分圧器８０は値の等し
い抵抗８１〜８４で構成されていて２本の供給線の間に
接続されている。同様に、ミラートランジスタ５２，６
２，７２内でコレクタ─エミッタ接続によって構成され
た接続点はもう一つの分圧器９０のタップ点に取られて
いる。分圧器は値の等しい抵抗９１〜９３により構成さ
れている。この分圧器も同様に供給線間に接続されてい
る。最後に各一団の入力トランジスタの最下位のもの、
すなわちトランジスタ５６，６５及び７４は抵抗５７，
６６，７５を介して零ボルト線１２に接続されており、
これらの抵抗も同様に値が等しくされ、そしてトランジ
スタ５６，６５，７４の共通ベースが駆動回路の入力１
３を形成するために配置され、一方駆動回路の出力１４
が負荷抵抗１５の両端に設けられている。
【０００９】次いで、動作に付いて説明すると、シンセ
サイザチップ内の回路からライン１３に出された入力電
圧は各トーテムポールチェーン５３〜５６，６３〜６５
及び７３〜７４内に特定の電流を流す。抵抗５７，６６
及び７５は同じ値であるから発生した３つの電流は等し
い。好ましい実施例では、抵抗１５の出力電圧は幅広く
零ボルトからできるかぎり３０Ｖに近づけた値の範囲内
にすることが望ましい。これは出力トランジスタ５２，
６２，７２を出力電圧の最も高いところで飽和させるこ
とが必要で、これを達成するために各カーラントミラー
のトランジスタ間でエミッタの面積比率の高いものを使
用する必要がある。それゆえに、トランジスタ５２はエ
ミッタ面積がトランジスタ５１のものより４０倍大きく
されトランジスタ６２はトランジスタ６１より３０倍、
そしてトランジスタ７２はトランジスタ７１よりも２０
倍大きくされている。理想的には、これはいかなる電流
もミラーのダイオード結合された半分側（トランジスタ
５１，６１及び７１）に電流を設定して、もう半分の出
力側トランジスタ内にそれぞれ４０倍、３０倍及び２０
倍といった電流をミラーする。しかし、実際問題とし
て、予め予定された製造工程で製造されたトランジスタ
の電流利得（β）が非常に低く、一般に２０〜４０であ
るため、結果としてミラーのベース電流が無視できず、
実際に達成される電流比が小さくなってしまうからであ
る。したがって、出力トランジスタが飽和することを保
証するために、非常に高いミラー比を採用することが必
要となる。採用されたエミッタ比で達成される実際の電
流倍率はエミッタ比が高くなればなるほど更に悪くな
る。
サイザチップ内の回路からライン１３に出された入力電
圧は各トーテムポールチェーン５３〜５６，６３〜６５
及び７３〜７４内に特定の電流を流す。抵抗５７，６６
及び７５は同じ値であるから発生した３つの電流は等し
い。好ましい実施例では、抵抗１５の出力電圧は幅広く
零ボルトからできるかぎり３０Ｖに近づけた値の範囲内
にすることが望ましい。これは出力トランジスタ５２，
６２，７２を出力電圧の最も高いところで飽和させるこ
とが必要で、これを達成するために各カーラントミラー
のトランジスタ間でエミッタの面積比率の高いものを使
用する必要がある。それゆえに、トランジスタ５２はエ
ミッタ面積がトランジスタ５１のものより４０倍大きく
されトランジスタ６２はトランジスタ６１より３０倍、
そしてトランジスタ７２はトランジスタ７１よりも２０
倍大きくされている。理想的には、これはいかなる電流
もミラーのダイオード結合された半分側（トランジスタ
５１，６１及び７１）に電流を設定して、もう半分の出
力側トランジスタ内にそれぞれ４０倍、３０倍及び２０
倍といった電流をミラーする。しかし、実際問題とし
て、予め予定された製造工程で製造されたトランジスタ
の電流利得（β）が非常に低く、一般に２０〜４０であ
るため、結果としてミラーのベース電流が無視できず、
実際に達成される電流比が小さくなってしまうからであ
る。したがって、出力トランジスタが飽和することを保
証するために、非常に高いミラー比を採用することが必
要となる。採用されたエミッタ比で達成される実際の電
流倍率はエミッタ比が高くなればなるほど更に悪くな
る。
【００１０】ライン１３の入力電圧がかなり低いとき、
入力トランジスタ５３〜５６，６３〜６５及び７３〜７
４内の電流は実質的に零で出力トランジスタ５２，６
２，７２に流れる電流も零となるので、ライン１４の出
力の零ボルトとなる。入力電圧が上昇して入力トランジ
スタ５６，６５，７４にますます多くの電流が吸い込ま
れるとライン１４の電圧も同じように上昇する。したが
って入力と出力電圧との間には非反転関係がある。もう
一方の動作限界においては、ライン１３の入力は出力ト
ランジスタに十分な電流を発生させてこれらのトランジ
スタを飽和させるに十分な高さになる。そうなると、ラ
イン１４の電圧は約２９．３Ｖになる。
入力トランジスタ５３〜５６，６３〜６５及び７３〜７
４内の電流は実質的に零で出力トランジスタ５２，６
２，７２に流れる電流も零となるので、ライン１４の出
力の零ボルトとなる。入力電圧が上昇して入力トランジ
スタ５６，６５，７４にますます多くの電流が吸い込ま
れるとライン１４の電圧も同じように上昇する。したが
って入力と出力電圧との間には非反転関係がある。もう
一方の動作限界においては、ライン１３の入力は出力ト
ランジスタに十分な電流を発生させてこれらのトランジ
スタを飽和させるに十分な高さになる。そうなると、ラ
イン１４の電圧は約２９．３Ｖになる。
【００１１】図２には代表的な抵抗値が示されている。
すなわち、全分圧抵抗は１００ｋ、抵抗１５は１５ｋで
ある。抵抗５７，６６及び７５の値はシンセサイザ回路
の残りの部分から入力１３に予定された電圧範囲によっ
て定まり、通常３３ｋである。抵抗６７及び７６は、ミ
ラーの出力トランジスタが飽和したとき、トランジスタ
６３及び７３のＶCEを制限する役目し、それぞれ４０ｋ
及び１００ｋである。また、図示のもので、飽和点で得
られる代表的な電流は入力チェーン５３〜５６，６３〜
６５及び７３〜７４のそれぞれにおいては２００μＡ、
トランジスタ５２に対しては２．７ｍＡ、トランジスタ
６２に対しては２．５ｍＡ、そしてトランジスタ７２と
負荷抵抗１５に対しては約２ｍＡである。３００μＡの
余分な電流は抵抗９３に吸い込まれてトランジスタ６２
のコレクタを実質的に３０Ｖ近くまで上げると同時に抵
抗１５に流れる電流を２ｍＡにして回路の出力電圧をほ
ぼ同電圧まで上げる。
すなわち、全分圧抵抗は１００ｋ、抵抗１５は１５ｋで
ある。抵抗５７，６６及び７５の値はシンセサイザ回路
の残りの部分から入力１３に予定された電圧範囲によっ
て定まり、通常３３ｋである。抵抗６７及び７６は、ミ
ラーの出力トランジスタが飽和したとき、トランジスタ
６３及び７３のＶCEを制限する役目し、それぞれ４０ｋ
及び１００ｋである。また、図示のもので、飽和点で得
られる代表的な電流は入力チェーン５３〜５６，６３〜
６５及び７３〜７４のそれぞれにおいては２００μＡ、
トランジスタ５２に対しては２．７ｍＡ、トランジスタ
６２に対しては２．５ｍＡ、そしてトランジスタ７２と
負荷抵抗１５に対しては約２ｍＡである。３００μＡの
余分な電流は抵抗９３に吸い込まれてトランジスタ６２
のコレクタを実質的に３０Ｖ近くまで上げると同時に抵
抗１５に流れる電流を２ｍＡにして回路の出力電圧をほ
ぼ同電圧まで上げる。
【００１２】実際問題として、図１のトランジスタ３２
と抵抗３３とから成る駆動回路は反転装置で、図２に示
す駆動回路は非反転装置であるから、何らかの形態の反
転段（図示せず）がインターフェースとして駆動回路の
入力とシンセサイザチップの残りの部分との間に必要と
なる。
と抵抗３３とから成る駆動回路は反転装置で、図２に示
す駆動回路は非反転装置であるから、何らかの形態の反
転段（図示せず）がインターフェースとして駆動回路の
入力とシンセサイザチップの残りの部分との間に必要と
なる。
【００１３】出力トランジスタ５２，６２，７２のコレ
クタ─エミッタ電圧に及ぼす出力分圧チェーン９０の影
響が図３に示されている。これは３つある出力トランジ
スタ全部に対しての駆動回路の入力電圧（無次元）に対
する出力トランジスタのコレクタ電圧のグラフである。
図３から明らかなように、入力１３が零のとき３つ全部
の出力トランジスタはカットオフされ、分圧チェーン９
０を流れる電流が実質上コレクタとエミッタ間を等しい
電圧（ＶCE）に設定する。この電圧は図示の３０Ｖ供給
線に対しては１０Ｖに制限される。入力電圧が上昇して
きて、増々電流が出力トランジスタに流れるようになっ
てくると、その結果ＶCEが減少し、最後に飽和点に達す
ると、その点で３つのトランジスタの全部のＶCEがほと
んど零（実際のところは約０．２Ｖ）になる。
クタ─エミッタ電圧に及ぼす出力分圧チェーン９０の影
響が図３に示されている。これは３つある出力トランジ
スタ全部に対しての駆動回路の入力電圧（無次元）に対
する出力トランジスタのコレクタ電圧のグラフである。
図３から明らかなように、入力１３が零のとき３つ全部
の出力トランジスタはカットオフされ、分圧チェーン９
０を流れる電流が実質上コレクタとエミッタ間を等しい
電圧（ＶCE）に設定する。この電圧は図示の３０Ｖ供給
線に対しては１０Ｖに制限される。入力電圧が上昇して
きて、増々電流が出力トランジスタに流れるようになっ
てくると、その結果ＶCEが減少し、最後に飽和点に達す
ると、その点で３つのトランジスタの全部のＶCEがほと
んど零（実際のところは約０．２Ｖ）になる。
【００１４】入力分圧チェーン８０は図２から判るよう
に入力電流トランジスタ５３〜５５，６３〜６４及び７
３のＶCEを約７．５Ｖの値にクランプする役目がある。
エミッタ抵抗５７，６６及び７５によって零でない電流
が流れているとき、トランジスタ５６，６５及び７４は
ＶCEがこれよりもかなり小さい。
に入力電流トランジスタ５３〜５５，６３〜６４及び７
３のＶCEを約７．５Ｖの値にクランプする役目がある。
エミッタ抵抗５７，６６及び７５によって零でない電流
が流れているとき、トランジスタ５６，６５及び７４は
ＶCEがこれよりもかなり小さい。
【図１】従来のバラクタ駆動装置を組み入れた周波数シ
ンセサイザの概略図である。
ンセサイザの概略図である。
【図２】本発明による駆動回路の概略図である。
【図３】本発明による駆動回路の駆動回路入力電圧の増
加に対する出力トランジスタのコレクタ電圧のグラフで
ある。
加に対する出力トランジスタのコレクタ電圧のグラフで
ある。
Claims (13)
- 【請求項１】 第１及び第２電源供給線、多数の出力
トランジスタで、各出力トランジスタには第１及び第２
主端子と制御端子を有し、該出力トランジスタが負荷素
子を介して前記第１及び第２電源供給線間に直列に接続
されている、上記多数のトランジスタ、同数の駆動回路
手段で、該駆動回路手段の各入力電流に依存して各出力
トランジスタの制御端子に駆動信号を印加し、該駆動回
路手段は各出力トランジスタの制御端子に印加される電
圧が前記負荷素子の両端に現れる出力電圧に依存して変
化するように配置されている、上記同数の駆動回路手
段、同数の入力手段で、駆動回路に印加される入力信号
に依存して前記各駆動回路手段に入力電流を供給するよ
うに配置され、そうすることにより前記負荷素子の両端
に所望の出力電圧を発生させるようになっており、各入
力手段は第１及び第２主端子と制御端子を有する少なく
とも１の入力トランジスタから成る、上記同数の入力手
段、前記第１及び第２電源供給線間で前記出力トランジ
スタ及び前記入力手段内の入力トランジスタにそれぞれ
接続された第１及び第２バイアス手段で、該第１及び第
２バイアス手段は、各トランジスタの主端子間に現れる
電圧が前記トランジスタの定格電圧よりも低くなること
を保証するように配置されている、上記第１及び第２バ
イアス手段、とから成ることを特徴とする駆動回路。 - 【請求項２】 前記各駆動回路手段はカーラントミラ
ー構成で各出力トランジスタに接続された駆動トランジ
スタから成ることを特徴とする請求項１記載の駆動回
路。 - 【請求項３】 前記負荷素子は前記第２電源供給線に
接続され、かつ前記各入力手段は主端子が直列に接続さ
れた一団の入力トランジスタから成り、該各一団の入力
トランジスタは一端がそれぞれの駆動トランジスタに、
他端が前記第２電源供給線に接続され、入力トランジス
タのグループとカーラントミラーの組み合わせは、連続
カーラントミラーの出力トランジスタに、前記第１電源
供給線に最も近いミラーから始まって連続して電流が少
なく流れるように配置されていることを特徴とする請求
項２記載の駆動回路。 - 【請求項４】 直列接続された入力トランジスタの連
続した一団は、前記負荷素子に最も近いカーラントミラ
ーに関連した一団から始まり、直列チェーン内で１以上
の入力トランジスタが連続して構成されて成ることを特
徴とする駆動回路。 - 【請求項５】 前記第２電源供給線に接続されたこれ
らの入力トランジスタは制御端子が互いに共通にされ、
該共通制御端子は入力信号を受信する駆動回路の入力を
形成していることを特徴とする請求項４記載の駆動回
路。 - 【請求項６】 一団の入力トランジスタの相対応する
残りのトランジスタは制御端子が共通にされ、かつ前記
第２バイアス手段に接続されていることを特徴とする請
求項５記載の駆動回路。 - 【請求項７】 前記第１及び第２バイアス手段はそれ
ぞれ第１及び第２分圧チェーンから成り、該第１分圧チ
ェーンは前記出力トランジスタの数に対応する多数の分
圧素子を有し、該多数の分圧素子は相対応するタップ点
を形成し、該タップ点は多数の出力トランジスタのそれ
ぞれの主端子接続点に接続されており、かつ前記第２分
圧チェーンは最大の一団の入力トランジスタ内の直列接
続された入力トランジスタの数に対応する多数の分圧素
子を有し、該多数の分圧素子は相対応するタップ点を形
成し、該タップ点は一団の入力トランジスタのそれぞれ
の共通制御端子に接続されていることを特徴とする請求
項６記載の駆動回路。 - 【請求項８】 前記第２電源供給線に接続されたこれ
らの入力トランジスタは各抵抗インピーダンスを介して
該線に接続されていることを特徴とする請求項７記載の
駆動回路。 - 【請求項９】 前記入力トランジスタ、駆動トランジ
スタ及び出力トランジスタはバイポーラトランジスタで
あることを特徴とする請求項８記載の駆動回路。 - 【請求項１０】 前記駆動トランジスタ及び出力トラン
ジスタは一方の極性を有するタイプのバイポーラトラン
ジスタであり、これに対し前記入力トランジスタは他方
の極性を有するタイプのバイポーラトランジスタである
ことを特徴とする請求項９記載の駆動回路。 - 【請求項１１】 前記一連のカーラントミラーは前記負
荷素子に最も近いカーラントミラーから始まって連続し
てエミッタ面積の比率が高くなることを特徴とする請求
項１０記載の駆動回路。 - 【請求項１２】 出力トランジスタが３つで、ミラー比
がそれぞれ２０：１，３０：１及び４０：１であること
を特徴とする請求項１１記載の駆動回路。 - 【請求項１３】 前記第１分圧チェーン内の分圧素子は
インピーダンス値が等しく、前記第２分圧チェーン内の
分圧素子もインピーダンス値が等しいことを特徴とする
請求項１２記載の駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9322699.1 | 1993-11-03 | ||
| GB9322699A GB2283630B (en) | 1993-11-03 | 1993-11-03 | Drive circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202639A true JPH07202639A (ja) | 1995-08-04 |
Family
ID=10744599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6292399A Pending JPH07202639A (ja) | 1993-11-03 | 1994-11-01 | 駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5469093A (ja) |
| EP (1) | EP0651312B1 (ja) |
| JP (1) | JPH07202639A (ja) |
| AT (1) | ATE188785T1 (ja) |
| DE (1) | DE69422584T2 (ja) |
| GB (1) | GB2283630B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7276298A (en) * | 1997-05-08 | 1998-11-27 | Sony Electronics Inc. | Current source and threshold voltage generation method and apparatus for hhk video circuit |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| US6577197B1 (en) * | 2001-11-06 | 2003-06-10 | National Semiconductor Corporation | High frequency compensation circuit for high frequency amplifiers |
| US8659348B2 (en) * | 2012-07-26 | 2014-02-25 | Hewlett-Packard Development Company, L.P. | Current mirrors |
| CN104821816B (zh) * | 2015-05-21 | 2018-02-13 | 苏州锴威特半导体有限公司 | 一种用于半桥驱动中的电平位移电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7017918A (ja) * | 1970-12-09 | 1972-06-13 | ||
| JPS5769428A (en) * | 1980-10-17 | 1982-04-28 | Toshiba Corp | Power current circuit |
| AU601336B2 (en) * | 1988-08-05 | 1990-09-06 | Matsushita Electric Industrial Co., Ltd. | Amplifier |
| US5142696A (en) * | 1991-04-16 | 1992-08-25 | Motorola, Inc. | Current mirror having increased output swing |
| FR2688905A1 (fr) * | 1992-03-18 | 1993-09-24 | Philips Composants | Circuit miroir de courant a commutation acceleree. |
-
1993
- 1993-11-03 GB GB9322699A patent/GB2283630B/en not_active Revoked
-
1994
- 1994-10-21 EP EP94307770A patent/EP0651312B1/en not_active Expired - Lifetime
- 1994-10-21 AT AT94307770T patent/ATE188785T1/de active
- 1994-10-21 DE DE69422584T patent/DE69422584T2/de not_active Expired - Fee Related
- 1994-11-01 JP JP6292399A patent/JPH07202639A/ja active Pending
- 1994-11-02 US US08/333,264 patent/US5469093A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5469093A (en) | 1995-11-21 |
| ATE188785T1 (de) | 2000-01-15 |
| DE69422584D1 (de) | 2000-02-17 |
| GB2283630B (en) | 1997-11-19 |
| EP0651312A2 (en) | 1995-05-03 |
| GB9322699D0 (en) | 1993-12-22 |
| GB2283630A (en) | 1995-05-10 |
| DE69422584T2 (de) | 2000-08-03 |
| EP0651312B1 (en) | 2000-01-12 |
| EP0651312A3 (en) | 1995-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |