JPH0720576U - 計数回路 - Google Patents

Abstract

(57)【要約】 【目的】 検出器信号と基準信号のサイクル数を計数す
る際に、隣接するサンプリング間隔の間で計数が失われ
るのを防止する。 【構成】 計数回路１０は、ＳＡＭＰＬＥ信号、検出器
信号Ｆ_S及び基準信号Ｆ_Rに応答し、Ｆ_Sに同期して開始
し終了する検出器信号時間間隔を定める検出器ゲート信
号ＧＡＴＥ_S及びＦ_Rに同期して開始し終了する基準信号
時間間隔を定める基準ゲート信号ＧＡＴＥ_Rを発生する
ゲート回路３０と、前記検出器信号時間間隔中に生じる
Ｆ_Sのサイクル数を数える検出器信号計数回路３２と、
前記基準信号時間間隔中に生じるＦ_Rのサイクル数を数
える基準信号計数回路３４とを備えている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は入力信号の周波数をサンプリングし、そして対応するディジタル出 力信号を作り出すための技術に関する。

【０００２】

【従来の技術】

一般的なこの種の計器としては、検出器が信号を作り出し、その信号の周波数 が物理的な入力変数に対してある関数、しばしば非線形関数に関連するものが挙 げられる。ディジタル装置でそのような検出器を用いるためには、検出器信号の 周波数は一連のディジタルサンプル値に変換されなければならない。周波数を測 定するための最も融通のきく装置は、既知の時間間隔の間検出器信号又は入力信 号のサイクル数を数えることにより、或は検出器信号によって制御される時間間 隔の間基準信号のサイクル数を数えることにより、動作する。どちらの技術を用 いても、そのような周波数測定の分解能は計数間隔又はサンプリング間隔の間累 積され得る計数に左右される。従って、分解能はサンプリング回数が多いと非常 に低いかもしれない。

【０００３】

【考案が解決しようとする課題】

加速度計のような広帯域検出器では、別な周波数と入力整流による誤差を避け るために、装置の帯域要件によって必要とされるよりサンプリング回数をしばし ばずっと多くしなければならない。しかしながら、もし分解能がディジタル低域 ろ波つまり平均によって改善できないならば、実質的な誤差は多いサンプリング 回数を用いることによってもたらされるかもしれない。従来の周波数計数技術で は、各サンプル値毎にカウンタがリセットされるので、計数は隣り合うサンプリ ング間隔の間で失われる。従って、従来の周波数サンプリング方法では、幾つか のサンプル値を平均化することは通常その分解能を大巾に改善することにならな い。

【０００４】 この考案は検出器計数又は基準計数が失われないような仕方で検出器信号と基 準信号のサイクル数を計数する回路を提供する。従ってこの考案の計数回路は、 複数の次々のサンプリング間隔に亘って計数を平均することによって分解能を改 善させる。

【０００５】

【課題を解決するための手段】

この考案に係る計数回路の好ましい実施例はゲート回路、検出器信号計数回路 及び基準信号計数回路を備える。サンプリング間隔を定めるように動作するＳＡ ＭＰＬＥ信号が供給される。ゲート回路は検出器ゲート信号及び基準ゲート信号 を発生するために検出器信号、基準信号及びＳＡＭＰＬＥ信号に応答する。検出 器ゲート信号は検出器信号に同期して開始し終了する検出器信号時間間隔を定め るように働く性質を有している。基準ゲート信号は基準信号に同期して開始し終 了する基準信号時間間隔を定めるように働く性質を有している。検出器信号時間 間隔、基準信号時間間隔及びサンプリング間隔は互いにほぼ同じ長さである。検 出器信号計数回路は計数信号時間間隔中に生じる検出器信号のサイクル数を数え 、基準信号計数回路は基準信号時間間隔中に生じる基準信号のサイクル数を数え る。基準信号の周波数に対する検出器信号の周波数の関係はそうすることによっ て決定され得る。

【０００６】

【実施例】

この考案のこれらの特色及びその他の特色並びに利点は添付図面についての後 述の詳細な説明及び実用新案登録請求の範囲から明らかになるであろう。 まず図１には、この考案に係る計数回路を含む計測器つまり計数装置が示され ている。この計数装置は検出器１２を含み、この検出器１２は出力信号即ち検出 器信号Ｆ_Sを発生し、その周波数は検出器１２によって検出即ち計測された変数 の関数である。検出器信号Ｆ_Sの周波数を、ＣＰＵ２０を備えたデータ処理装置 で使用できる一連のディジタル信号に変換することによってこの変数の値をサン プリングすることが望ましい。この変換はこの考案の計数回路１０で実行される 。計数回路１０への入力は検出器信号Ｆ_S、ＳＡＭＰＬＥ信号及び基準信号Ｆ_Rを 含む。ＳＡＭＰＬＥ信号は一連の次々のサンプリング間隔を定める。各サンプリ ング間隔に関連する時間間隔（以後周期という）中、計数回路１０は計数信号Ｆ_S 及び基準信号Ｆ_Rのサイクル数を数える。個々の周期の終りに、累積された計数 は記憶される。次のサンプリング間隔中、計数回路１０は記憶した計数に対応す るディジタル信号をバス１８に出力する。ディジタル信号は検出器１２によって 検出された変数値を決定するためにＣＰＵ２０によって用いられる。後述するよ うに、ＣＰＵ２０はまた分解能を改善するために次々のサンプリング間隔に対応 する値を平均化し得る。

【０００７】 基準信号Ｆ_Rは検出器信号Ｆ_Sの周波数よりも高い周波数を有する周期的信号で あることが望ましい。図１の実施例において、基準信号Ｆ_Rは、クロック１４に よって供給される比較的高い周波数の矩形波信号であり、且つ検出器信号Ｆ_Sと 同期していない。ＳＡＭＰＬＥ信号はサンプリング間隔を定めるように動作する 比較的低い周波数の信号である。図１に示した実施例において、ＳＡＭＰＬＥ信 号は比較的低い周波数の矩形波信号から成るようにＮ分周回路１６によって基準 信号Ｆ_Rから導出される。ここに例示した実施例において、ＳＡＭＰＬＥ信号の 各１サイクルは１つのサンプリング間隔を定め、或るサンプリング間隔の終りと 次のサンプリング間隔の始めはＳＡＭＰＬＥ信号の立上がりに対応する。検出器 信号Ｆ_S、基準信号Ｆ_R及びＳＡＭＰＬＥ信号の代表的な波形は図４に示されてい る。基準信号Ｆ_RからＳＡＭＰＬＥ信号を導出する必要はないこと、またＳＡＭ ＰＬＥ信号は一般的に検出器信号Ｆ_Sと基準信号Ｆ_Rの両方に同期せず且つ図４に 示した矩形波以外の波形でも良いことが理解される。

【０００８】 図２には、計数回路１０の好ましい実施例が示されており、これはゲート回路 ３０、検出器信号計数回路３２及び基準信号計数回路３４を備える。検出器信号 Ｆ_Sはゲート回路３０及び検出器信号計数回路３２に入力される。同様に、基準 信号Ｆ_Rはゲート回路３０及び基準信号計数回路３４に入力される。ゲート回路 ３０はまたＳＡＭＰＬＥ信号を受ける。再び図４において周期Ｔ₁はＳＡＭＰＬ Ｅ信号の次々の立上がり間の期間であると定義される。ゲート回路３０は検出器 信号Ｆ_Sと基準信号Ｆ_Rのそれぞれのサイクル数が数えられる周期を定めるように 動作する出力信号即ちゲート信号ＧＡＴＥ_SとＧＡＴＥ_Rを発生する。この実施例 において、ゲート信号ＧＡＴＥ_Sは検出器信号Ｆ_Sの立下り時にＳＡＭＰＬＥ信号 の後で起こる。従って、ゲート信号ＧＡＴＥ_Sは比較的低い周波数の矩形波信号 であり、周期Ｔ₁とほぼ同じ長さの期間を有している。しかしながら、ゲート信 号ＧＡＴＥ_Sは検出器信号Ｆ_Sと同期するようにＳＡＭＰＬＥ信号に対して時間シ フトされている。同じようにゲート信号ＧＡＴＥ_Rは基準信号Ｆ_Rの立下り時にゲ ート信号ＧＡＴＥ_Sの後で起こる。従って、ゲート信号ＧＡＴＥ_Rは比較的低い周 波数の矩形波信号であり、周期Ｔ₁とまたほぼ同じ期間を有している。しかしな がら、ゲート信号ＧＡＴＥ_Rは基準信号Ｆ_Rと同期するようにＳＡＭＰＬＥ信号に 対して時間シフトされている。従って、ゲート信号ＧＡＴＥ_Sは周期Ｔ₁とほぼ同 じ長さであるが検出器信号Ｆ_Sと同期している周期Ｔ₂を定め、またゲート信号Ｇ ＡＴＥ_Rは周期Ｔ₁及びＴ₂とほぼ同じ長さであるが基準信号Ｆ_Rと同期している周 期Ｔ₃を定める。特に周期Ｔ₁とＴ₂は検出器信号Ｆ_Sの±１サイクル以内で同一の 長さを有し、周期Ｔ₂とＴ₃は基準信号Ｆ_Rの±１サイクル以内で同一の長さを有 する。

【０００９】 ゲート信号ＧＡＴＥ_SとＧＡＴＥ_Rは各々、全ゲート信号ＧＡＴＥ_S及びＧＡＴ Ｅ_Rがほぼ周期Ｔ₂とＴ₃を定めるように動作する特徴を有している限り、１つ以 上の別々の信号でも良いし、また図４に示した波形以外の波形でも良いことを理 解されたい。

【００１０】 再び図２において、検出器信号計数回路３２は検出器信号Ｆ_Sとゲート信号Ｇ ＡＴＥ_Sを受け、これらに応答してゲート信号ＧＡＴＥ_Sが定めた周期Ｔ₂の間に 生じる検出器信号Ｆ_Sのサイクル数を数える。この実施例において、検出器信号 計数回路３２はゲート信号ＧＡＴＥ_Sの各完全なサイクルの間に生じる検出器信 号Ｆ_Sのサイクル数を数える。ゲート信号ＧＡＴＥ_Sの各立上りで検出器信号Ｆ_S のサイクル数の現在値が記憶され、そして新しい計数が始まる。後続の周期Ｔ₂ の任意の時点で、ライン３６上の出力イネーブル信号によって、検出器信号計数 回路３２が先行の周期Ｔ₂における検出器信号Ｆ_Sのサイクル数の記憶値をバス１ ８に出力する。 ライン３６の出力イネーブル信号はＣＰＵ２０（図１）のような慣用手段によ って供給されることができる。

【００１１】 基準信号計数回路３４は検出器信号計数回路３２と同様に動作する。ゲート信 号ＧＡＴＥ_Rによって定められた各周期Ｔ₃中、基準信号計数回路３４は基準信号 Ｆ_Rのサイクル数を数え、特にゲート信号ＧＡＴＥ_Rの各完全なサイクル中に生じ る基準信号Ｆ_Rのサイクル数を数える。ゲート信号ＧＡＴＥ_Rの各立上りにおいて 、基準信号Ｆ_Rのサイクル数の現在値が記憶され、新計数が始められる。記憶さ れた計数値はその後ライン３８に出力イネーブル信号を供給することによって次 の周期Ｔ₃の間のどの時点においても取り出され得る。そのような出力イネーブ ル信号に応答して、基準信号計数回路３４は先行の周期Ｔ₃からの基準信号Ｆ_Rの 記憶値をバス１８に送る。ライン３６と３８における出力イネーブル信号は同時 というよりはむしろ順次生じるように調整されている。

【００１２】 図３にはこの考案の詳細な実施例が示されている。ゲート回路３０はフリップ ・フロップ５２、５４とインバータ５６、５８から成る。各フリップ・フロップ ５２と５４はＣＫ入力端子での信号の各立上りでＤ入力端子での信号（ハイレベ ルまたはローレベル）をＱ出力端子に転送するように動作する。図４を見れば分 かるように、フリップ・フロップ５２とインバータ５６の構成によりフリップ・ フロップ５２のＱ出力端子に発生されるゲート信号ＧＡＴＥ_Sはフリップ・フロ ップ５２のＤ入力端子でのＳＡＭＰＬＥ信号に追従しようとするが、ゲート信号 ＧＡＴＥ_Sは検出器信号Ｆ_Sの立下りでＳＡＭＰＬＥ信号を追従するように変化す るに過ぎない。このような変化はインバータ５６のせいで検出器信号Ｆ_Sの立上 りではなく立下りで起こる。同じようにフリップ・フロップ５４とインバータ５ ８によってゲート信号ＧＡＴＥ_Rはゲート信号ＧＡＴＥ_Sを追従するが、ゲート信 号ＧＡＴＥ_Rは基準信号Ｆ_Rの立下りでゲート信号ＧＡＴＥ_Sを追従するように変 化するに過ぎない。従ってこの構成の結果がＳＡＭＰＬＥ信号、ゲート信号ＧＡ ＴＥ_S及びＧＡＴＥ_Rのための図４に示した波形となる。検出器信号Ｆ_SがＳＡＭ ＰＬＥ信号と同期しないから、ゲート信号ＧＡＴＥ_Sはフリップ・フロップ５２ の応答時間から検出器信号Ｆ_Sの或る完全な１サイクルまで変動し得る可変遅延 分だけＳＡＭＰＬＥ信号より遅れる。同じように基準信号Ｆ_Rが検出器信号Ｆ_Sと 同期しないから、ゲート信号ＧＡＴＥ_Rはフリップ・フロップ５４の応答時間か ら検出器信号Ｆ_Rの或る完全な１サイクルまで変動し得る可変遅延分だけゲート 信号ＧＡＴＥ_Sから遅れる。

【００１３】 また、図３において、検出器信号計数回路３２はカウンタ６２、ラッチ６４、 初期値回路６６、ＮＡＮＤゲート６８及びフリップ・フロップ７０から成る。検 出器信号Ｆ_Sがカウンタ６２のクロック入力端子（ＣＫ）に直接入力され、これ に応答してカウンタ６２は検出器信号Ｆ_Sの各立上りで内蔵された計数を増やす 。後述するようにカウンタ６２の累積計数値は各周期Ｔ₂の始めにラッチ６４に 転送され、そしてカウンタ６２は初期値回路６６によって再び初期設定される。 後続の周期Ｔ₂の間、ライン３６の出力イネーブル信号によって、ラッチ６４は 先行の周期Ｔ₂の記憶値をバス１８に出力する。

【００１４】 ＮＡＮＤゲート６８への２つの入力はゲート信号ＧＡＴＥ_Sとフリップ・フロ ップ７０のＱバー出力端子から発するライン７２での信号である。フリップ・フ ロップ７０のＤ入力ＤとＣＫ入力はそれぞれゲート信号ＧＡＴＥ_Sと検出器信号 Ｆ_Sである。検出器信号Ｆ_Sの各立上りで、フリップ・フロップ７０の出力端子Ｑ バーはゲート信号ＧＡＴＥ_Sと反対の状態（ハイレベル又はローレベル）をとる と仮定される。図４において、結果としてゲート信号ＧＡＴＥ_Sがハイレベルと なる前にＮＡＮＤゲート６８の出力信号ＬＯＡＤ_SはＮＡＮＤ入力の１つである ゲート信号ＧＡＴＥ_Sがローレベルであるからハイレベルとなる。ＮＡＮＤゲー ト６８への他入力、つまりライン７２での信号はこの時点においてハイレベルで ある。何故ならば、検出器信号Ｆ_Sの幾つかのローレベルからハイレベルへの遷 移はゲート信号ＧＡＴＥ_Sがローレベルとなった以後起こっているからである。 ゲート信号ＧＡＴＥ_Sが周期Ｔ₂の始めにハイレベルとなるときライン７２での信 号は検出器信号Ｆ_Sの次の立上りまで即ち検出器信号Ｆ_Sの半サイクルの間、ハイ レベルのままである。この半サイクルの間、ＮＡＮＤゲート６８の両入力はとも にハイレベルであり、従ってＮＡＮＤゲート６８の出力信号ＬＯＡＤ_Sは図４に 示されるようにローレベルである。出力信号ＬＯＡＤ_Sがカウンタ６２のロード 入力端子（ＬＤ）に入力される。カウンタ６２はそのＬＤ入力がハイレベルにな るとき初期値回路６６によって指定される値をロードするように動作する慣用の ２進又は１０進のカウンタである。図３に示した実施例において、初期値回路６ ６はバス７４の低次ラインを適当な抵抗を介して高電圧に接続し、そしてバス７ ４の全ての他のラインを低電圧に接続し、従って初期計数＋１を供給する。従っ て、ゲート信号ＧＡＴＥ_Sがハイレベルになった後の検出器信号Ｆ_Sの半サイクル の間、カウンタ６２には初期値＋１がロードされる。カウンタ６２はそれから検 出器信号Ｆ_Sがハイレベルになる各後続の時間中その蓄積計数を１だけ増加する 。（０というより）＋１の初期値はカウンタ６２に供給される。何故なら検出器 信号Ｆ_Sの最初の低−高レベル遷移は、ゲート信号ＬＯＡＤ_Sがハイレベルとなる と同時に又はほんの少し前に、ゲート信号ＧＡＴＥ_Sがハイレベルになった後の 半サイクルの間に起こる。従って検出器信号Ｆ_Sの最初の低−高レベル遷移はカ ウンタ６２によって見過ごされる。そのようなミスカウントは初期値回路６６に よって供給された＋１の値によって埋め合わされる。周期Ｔ₂の終わりに、ゲー ト周期ＧＡＴＥ_Sが再びハイレベルになるとき、ラッチ６４のＣＫ入力の低−高 レベル遷移によって、ラッチはカウンタ６２の累積計数を記憶する。

【００１５】 基準信号計数回路３４はカウンタ８２、ラッチ８４、初期値回路８６、ＮＡＮ Ｄゲート８８及びフリップ・フロップ９０から成る。基準信号計数回路３４は検 出器信号計数回路３２と動作が非常に似ている。基準信号Ｆ_Rはカウンタ８２の クロック入力端子（ＣＫ）に直接入力され、そしてカウンタ８２はこれに応答し て基準信号Ｆ_Rの各立上りで内蔵計数を増やす。後述するように、カウンタ８２ の累積計数は各周期Ｔ₃の始めにラッチ８４に転送され、カウンタ８２は初期値 回路８６で再び初期設定される。後続の周期Ｔ₃の間、ライン３８の出力イネー ブル信号によって、ラッチ８４は先行の周期Ｔ₃の内蔵計数をバス１８に送る。

【００１６】 ＮＡＮＤゲート８８への２つの入力はゲート信号ＧＡＴＥ_Rとフリップ・フロ ップ９０のＱバー出力端子から発するライン９２での信号である。フリップ・フ ロップ９０のＤ入力とＣＫ入力はそれぞれゲート信号ＧＡＴＥ_Rと基準信号Ｆ_Rで ある。基準信号Ｆ_Rの各立上りでフリップ・フロップ９０の出力立上りＱバーは ゲート信号ＧＡＴＥ_Rと反対の状態（ハイレベル又はローレベル）にあると仮定 される。図４において、結果として、ゲート信号ＧＡＴＥ_Rがハイレベルになる 前にＮＡＮＤ入力の１つであるゲート信号ＧＡＴＥ_RがローレベルであるからＮ ＡＮＤゲート８８の出力信号ＬＯＲＤ_Rはハイレベルである。ＮＡＮＤゲート８ ８への他入力、つまりライン９２での信号はゲート信号ＧＡＴＥ_Rが低レベルに なった以後基準信号Ｆ_Rの幾つかの低−高レベル遷移が起こるので、この時点で ハイレベルとなる。ゲート信号ＧＡＴＥ_Rが周期Ｔ₃の始めにハイレベルになると き、ライン９２での信号は基準信号Ｆ_Rの次の立上りまで、即ち基準信号Ｆ_Rの半 サイクルの間ハイレベルのままである。この半サイクルの間、ＮＡＮＤの２つの 入力はハイレベルになり、そしてその為にＮＡＮＤゲート８８の出力信号ＬＯＲ Ｄ_Rは図４に示したようにローレベルである。出力信号ＬＯＲＤ_Rはカウンタ８２ のロード入力端子（ＬＤ）に入力される。カウンタ８２はそのＬＤ入力がハイレ ベルになるとき初期値回路８６によって指定される値をロードするように動作す る慣用の２進又は１０進のカウンタである。図３の実施例において、初期値回路 ８６はバス９４の低次ラインを適当な抵抗を介して高電圧に接続し、バス９４の 全ての他のラインを低電圧に接続し、従って初期値＋１を供給する。従って、ゲ ート信号ＧＡＴＥ_Rがハイレベルになった後の基準信号Ｆ_Rの半サイクルの間、カ ウンタ８２には初期値＋１がロードされる。それからカウンタ８２は基準信号Ｆ_R がハイレベルになる次々の各期間の間、その蓄積計数を１だけ増やし始める。 ゲート信号ＧＡＴＥ_Rがハイレベルになった後の、出力信号ＬＯＲＤ_Rがハイレベ ルとなると同時に又はすぐ前の半サイクルの間、基準信号Ｆ_Rの最初の低−高レ ベル遷移が生じるので、＋１（０ではなく）の初期値はカウンタ８２に供給され る。従って検出器信号Ｆ_Rの最初の低−高レベル遷移はカウンタ８２によって見 過ごされる。そのようなミスカウントは初期値回路８６によって供給された＋１ の値で埋め合わされる。周期Ｔ₃の終わりに、ゲート信号ＧＡＴＥ_Rが再び高レベ ルになるとき、ラッチ８４のクロック入力ＣＫの低−高レベル遷移によってラッ チ８４はカウンタ８２の累算計数を記憶する。

【００１７】 慣用の計数回路が用いられる図１の一般的な計数装置においては、装置の分解 能は一般的に多数のサンプリング間隔に亘ってカウント数又は周波数の数を平均 することによって改善することができない。平均が分解能を改善しないという理 由は、従来の計数回路ではカウンタが固定サンプリング間隔の終りにリセットさ れるからである。検出器信号及び基準信号が非同期であるから、その結果として 検出器信号及び基準信号の一部のカウンタ数が失われる。この考案は一部のカウ ント数の損失を避けるための技術を提供し、平均をとることにより分解能を大き く改善する。

【００１８】

【考案の効果】

この考案の利点は下記の計算で例示できる。ｎとｍを或るサンプリング間隔の 間に累積されたそれぞれ検出器パルス数と基準パルス数であるとしよう。もしｆ ｓとｆｒがそれぞれ検出器信号Ｆ_Sと基準信号Ｆ_Rの周波数とするなら、そのとき 計測された検出器周波数ｆｓｍは、

【００１９】 ｆｓｍ＝（ｎ／ｍ）ｆｒ ‥‥‥(1)

【００２０】 で与えられる。 ｆｒがｆｓより大きいとすると、検出器信号Ｆ_Sと基準信号Ｆ_Rの非同期関係は 、各サンプリング間隔の間、Δｍが−１から＋１の範囲であるｍの値における誤 差或は不確定Δｍが存在する。ｆｒと真の検出器周波数ｆｓの関係は次のようで ある。

【００２１】 （ｍ＋Δｍ）／ｆｒ＝ｎ／ｆｓ ‥‥‥(2)

【００２２】 式(1)と(2)から次式が得られる。

【００２３】 ｆｓｍ＝（１＋Δｍ／ｍ）ｆｓ ‥‥‥(3)

【００２４】 誤差ΔｍのＫ次元のモーメントＥ｛（Δｍ）^k｝は

【００２５】 Ｅ｛（Δｍ）^k｝＝１／２（Δｍ）^kｄ（Δｍ） ‥‥‥(4)

【００２６】 によって与えられる。ただし、Δｍの積分範囲は−１から＋１までである。 何故なら、Δｍは−１から＋１の範囲において一定の確率密度を有するからで ある。Ｅ｛Δｍ｝＝０およびＥ｛（Δｍ）²｝＝１／３が得られた。例えば、検 出器１２が加速度ａを測定するための加速度計であり、又、加速度ａと周波数ｆ ｓとの間に線形な関係、例えば

【００２７】 ａ＝Ａ₁ｆｓ＋Ａ₀ ‥‥‥(5)

【００２８】 のような関係があれば、そのとき、計測された加速度ａｍは

【００２９】 ａｍ＝ａ＋Δａ ‥‥‥(6)

【００３０】 と書かれる。

【００３１】 ここでΔａ＝Ａ₁ｆｓΔｍ／ｍはサンプリングによる分解能誤差である。この ように分解能誤差はｍを大きくすることによって、即ちサンプリング期間を長く することによって、又は、基準周波数ｆｒを増すことによって減じることができ る。しかしながら、分解能はまた幾つかのサンプル数を平均することによって改 善できる。平均が分解能を改善するという理由はこの考案の計数回路がサンプリ ング間隔の間にどんな計数も損なわなく、従って例えば或るサンプリング間隔中 に数えられない一部の基準信号Ｆ_Rのサイクルが次のサンプリング間隔中に数え られるということである。よって、一連のサンプリング間隔の間の全計数は正し く、又、分解能は平均によって大きく改善される。平均されるべき不特定なサン プリング数を制限すると、式(5)によって標準化される線形検出器用の分解能誤 差はゼロとなる。何故なら、

【００３２】 Ｅ｛ａｍ｝＝ａ＋Ａ₁ｆｓ／ｍ・Ｅ｛Δｍ｝ ‥‥‥(7)

【００３３】 及びＥ｛Δｍ｝＝０であるからである。 加速度と周波数の間の２次式のような非線形な関係として、

【００３４】 ａ＝Ａ₁ｆｓ²＋Ａ₀ ‥‥‥(8)

【００３５】 が挙げられ、式(6)における分解能誤差Δａは

【００３６】 Δａ＝Ａ₁ｆｓ²［２Δｍ／ｍ＋（Δｍ）²／ｍ²］‥‥‥(9)

【００３７】 となる。 何故ならＥ｛Δｍ）²｝＝１／３であるから、不特定なサンプリング数を制限 する場合の分解能誤差は

【００３８】 Ｅ｛Δａ｝＝Ａ₁ｆｓ²・１／３ｍ² ‥‥‥(10)

【００３９】 となる。 最も実際的な計数装置にとって、式(10)によって示される分解能誤差は極めて 小さくなる。

【００４０】 この考案の好ましい実施例を図示して説明したが、その変形例は当業者にとっ ては自明であると思われる。従って、この考案は図示して説明した特定の実施例 に限定されるものではないし、又その真の権利範囲及び精神は実用新案登録請求 範囲を参照して決定されるべきである。

【図面の簡単な説明】

【図１】この考案に係る計数回路を含む計数装置のブロ
ック図である。

【図２】この考案に係る計数回路のブロック図である。

【図３】図２の計数回路の回路図である。

【図４】図３の計数回路のタイミング図である。

【符号の説明】

１０ 計数回路 ３０ ゲート回路 ３２ 検出器信号計数回路 ３４ 基準信号計数回路

───────────────────────────────────────────────────── フロントページの続き (72)考案者 ピータース、レックス・ビー アメリカ合衆国、ワシントン州 98072、 ウッディンビル、ワンハンドレッドナイン ティナインス・プレイス・ノースイースト 17100 (72)考案者 ゴジック、アレクサンダー・エム アメリカ合衆国、ワシントン州 98125、 シアトル、ノースイースト・ワンハンドレ ッドフォース・ストリート 817

Claims (5)

【実用新案登録請求の範囲】
1. 【請求項１】 ＳＡＭＰＬＥ信号によって定められたサ
   ンプリング間隔と関係するそれぞれの時間間隔の間に生
   じる検出器信号、基準信号のサイクル数を数え、これに
   より前記基準信号の周波数に対する前記検出器信号の周
   波数の関係が決定され得る計数回路であって、 前記ＳＡＭＰＬＥ信号に応答すると共に前記検出器信号
   及び前記基準信号にも応答して検出器ゲート信号及び基
   準ゲート信号を発生するためのゲート回路を備え、 前記検出器ゲート信号は前記検出器信号に同期して開始
   し終了する検出器信号時間間隔を定めるように働く性質
   を有し、前記基準ゲート信号は前記基準信号に同期して
   開始し終了する基準信号時間間隔を定めるように働く性
   質を有し、また前記検出器信号時間間隔、前記基準信号
   時間間隔及び前記サンプリング間隔は互いにほぼ同じ長
   さであり、 前記検出器信号時間間隔中に生じる前記検出器信号のサ
   イクル数を数えるための検出器信号計数回路、及び前記
   基準信号時間間隔中に生じる前記基準信号のサイクル数
   を数えるための基準信号計数回路を更に備えた計数回
   路。
2. 【請求項２】 前記ＳＡＭＰＬＥ信号は複数の次々の一
   定長さのサンプリング間隔を定めるように働く性質を有
   し、前記ゲート回路、前記検出器信号計数回路及び前記
   基準信号計数回路は次々のサンプリング間隔の各々の間
   それぞれの機能を実行するように動作し、もって前記検
   出器信号と前記基準信号のサイクル数が次々の各サンプ
   リング間隔に関係する時間間隔中数えられる請求項１記
   載の計数回路。
3. 【請求項３】 前記次々のサンプリング間隔は互いに直
   後に起こり、前記ゲート回路は、或るサンプリング間隔
   に関係する前記検出器信号時間間隔の終りが次のサンプ
   リング間隔に関係する前記検出器信号時間間隔の始めと
   一致するように、また或るサンプリング間隔に関係する
   前記基準信号時間間隔の終りが次のサンプリング間隔に
   関係する前記基準信号時間間隔の始めに一致するよう
   に、次々のサンプリング間隔中前記検出器信号及び前記
   基準信号を発生する請求項２の計数回路。
4. 【請求項４】 前記ゲート回路は、前記検出器信号時間
   間隔を、サンプリング間隔の開始後に発生する前記検出
   器信号の最初のサイクルの開始時に始めさせ且つ前記サ
   ンプリング間隔の終了後に発生する前記検出器信号の最
   初のサイクルの開始時に終らせるように動作する請求項
   １の計数回路。
5. 【請求項５】 前記ゲート回路は、前記基準信号時間間
   隔を、前記検出器信号時間間隔の開始後に発生する前記
   基準信号の最初のサイクルの開始点で始めさせ且つ前記
   検出器信号時間間隔の終了後に発生する前記基準信号の
   最初のサイクルの開始時に終らさせるように動作する請
   求項１の計数回路。