JPH07210537A - コンピュータシステム - Google Patents

コンピュータシステム

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JPH07210537A
JPH07210537A JP6304454A JP30445494A JPH07210537A JP H07210537 A JPH07210537 A JP H07210537A JP 6304454 A JP6304454 A JP 6304454A JP 30445494 A JP30445494 A JP 30445494A JP H07210537 A JPH07210537 A JP H07210537A
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JP
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bus
address
computer system
coupled
peripheral
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JP6304454A
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Douglas D Gephardt
ダグラス・ディー・ゲファート
Dan S Mudgett
ダン・エス・マジェット
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Original Assignee
Advanced Micro Devices Inc
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)

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Abstract

(57)【要約】 【目的】 幅広い互換性および高性能を維持しながら、
集積化プロセッサの全体のコストが最小限になるコンピ
ュータシステムを提供する。 【構成】 コンピュータシステム２００は、多重化アド
レス／データ線を含む周辺バス２２０と、入力ポートが
アドレス／データ線２２０に結合されるラッチ２２５
と、集積化プロセッサ２１０とを含む。プロセッサ２１
０はＣＰＵコア２４０と、ローカルバス２４８および周
辺バス２２０の間でデータ、アドレスおよび制御信号を
インタフェースできるバスインタフェースユニット２４
２と、ローカルバス２４８に結合され周辺バス２２０に
有効アドレスの存在を示すロード信号を発生できるロー
カルバス制御ユニット２４４とを含む。コンピュータシ
ステムは、アドレス線がラッチ２２５の出力ポートに結
合されデータ線が周辺バス２２０のアドレス／データ線
に結合される周辺装置２３０をさらに含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は集積化マイクロプロセッサシ
ステムに関する。より特定的には、この発明は多重化さ
れた周辺バスからローカルＣＰＵ型のバスを引出すこと
に関する。
【０００２】
【関連技術の説明】図１は、マイクロプロセッサ（ＣＰ
Ｕ）１２、マイクロプロセッサ１２に結合されたＣＰＵ
ローカルバス１４およびＣＰＵローカルバス１４に結合
されたビデオ制御装置１６を含むコンピュータシステム
１０のブロック図である。ＣＰＵローカルバス１４と多
重化された周辺バス２２との間のインタフェースを与え
るバスインタフェースユニット２０がさらに示される。
周辺装置２４は多重化された周辺バス２２に結合され、
加えて、さまざまな他の周辺装置２６がＣＰＵローカル
バス１４にさらに結合されてもよい。
【０００３】マイクロプロセッサ１２は、たとえば、８
０４８６型マイクロプロセッサを示し、ＣＰＵローカル
バス１４は８０４８６ローカルバスの例である。ＣＰＵ
ローカルバス１４は、１組のデータ線Ｄ［３１：０］、
１組のアドレス線Ａ［３１：０］および１組の制御線を
含む。８０４８６ＣＰＵローカルバス１４の様々なバス
サイクルおよびプロトコルに関する詳細は公知の先行技
術の多くの刊行物に記載されている。
【０００４】ビデオ制御装置１６はモニタ上の様々な情
報の表示を制御するためにコンピュータシステム１０を
備える（図示せず）。８０４８６ローカルバスに接続す
る、ビデオ制御装置１６の様々な特定のビデオ制御装置
の例が現在入手可能である。
【０００５】様々なさらなる周辺装置２６がＣＰＵロー
カルバス１４にさらに接続されてもよい。たとえば、ダ
イレクトメモリアクセス制御装置ばかりでなくシステム
記憶制御装置がローカルバス１４に結合されてもよい。
【０００６】バスインタフェース２０はＣＰＵローカル
バス１４と多重化された周辺バス２２との間の標準イン
タフェースを与える。そのため、バスインタフェース２
０は様々なバス間のデータ、アドレスおよび制御信号の
転送を調整する。
【０００７】多重化された周辺バス２２は、たとえば、
ＰＣＩ規格構成のバスを示す。ＰＣＩ規格バスに関する
詳細は、オレゴン（Oregon）州、ヒルズボロー（Hillsb
oro）のＰＣＩスペシャルインタレストグループの「Ｐ
ＣＩローカルバス仕様（PCILocal Bus Specification
）」と題される刊行物に記載されている。
【０００８】マイクロプロセッサ１２、ビデオ制御装置
１６、バスインタフェースユニット２０および他の周辺
装置２６は伝統的には別個の集積回路チップ上に作製さ
れてきた。しかし、作製される様々な周辺装置とともに
ＣＰＵコアを単一の集積化されたマイクロプロセシング
チップ上に組込んで作製するという、計算機システムに
おける新しい傾向が進展してきた。そのような集積化さ
れたマイクロプロセシングチップは通常は、マイクロプ
ロセッサコア、ＣＰＵローカルバス、バスインタフェー
スユニットならびにたとえば記憶制御装置、ダイレクト
メモリアクセス制御装置および割込制御装置のような様
々な周辺装置を含む。そのような集積化されたマイクロ
プロセシングシステム内では、多重化された周辺バスに
外部装置を接続することを可能にする、内部バスインタ
フェースユニットに結合される１組の外部ピンに加え
て、ＣＰＵローカルバスへの外部アクセスを与えるもう
１組の外部ピンが設けられるだろう。しかしながら、多
重化された周辺バスのための１組のピンばかりでなくＣ
ＰＵローカルバス１４のためのもう１組の外部ピンを組
込むと、集積回路チップのピン数が多くなるため、全体
のコストが比較的高くなってしまう。
【０００９】
【発明の概要】上に示した問題は大部分は、この発明に
従って、多重化された周辺バスからローカルＣＰＵ型の
バスを引出すコンピュータシステムによって解決され
る。１つの実施例において、ＣＰＵコア、ＣＰＵコアに
結合されるローカルバスならびにローカルバスに結合さ
れる記憶制御装置、ダイレクトメモリアクセス制御装置
および割込制御装置のような様々な周辺装置を含む集積
化プロセッサが設けられる。ＣＰＵローカルバスとＰＣ
Ｉ規格の多重化された周辺バスとの間をインタフェース
するために、バスインタフェースユニットがさらに設け
られる。ＣＰＵコア、記憶制御装置、ダイレクトメモリ
アクセス制御装置、割込制御装置およびバスインタフェ
ースユニットはすべて共通の集積回路チップ上に組込ま
れる。ＰＣＩバスで実行される特定のバスサイクルと同
期してロード信号およびアドレスストローブ信号を発生
することのできるローカルバス制御ユニットがさらに設
けられる。ローカルバス制御ユニットはＣＰＵローカル
バスプロトコルと互換性のある外部周辺装置がＰＣＩバ
スを介して接続されるのを可能にする。ラッチはＰＣＩ
バスの多重化されたアドレス／データ（Ａ／Ｄ）線に結
合され、かつ外部で接続される周辺装置のアドレス入力
線に結合される１組の出力線を含む。外部ラッチはロー
ド信号によってラッチされる。ＰＣＩバスのサイクル定
義信号は、外部ラッチ内にさらにラッチされ、外部周辺
装置にメモリ／ＩＯおよび読出／書込信号を与える。周
辺装置のデータ線はＰＣＩバスの多重化されたアドレス
／データ線に直接接続されてもよい。
【００１０】この発明に基づくコンピュータシステムに
従うと、内部ＣＰＵローカルバスに直接接続する完全な
１組の外部ピンを必要とすることなく、ＣＰＵローカル
バスと互換性のある周辺装置は集積化プロセッサと有利
に接続されるだろう。それゆえ、幅広い互換性および高
性能を維持しながらも、集積化プロセッサの全体のコス
トは最小限になるだろう。
【００１１】広く言うと、この発明は、複数の多重化さ
れたアドレス／データ線を含む周辺バスと、入力ポート
が複数の多重化されたアドレス／データ線に結合される
ラッチと、ＣＰＵコア、ローカルバス、ローカルバスお
よび周辺バスの間でデータ、アドレスおよび制御信号を
インタフェースすることのできるバスインタフェースユ
ニットならびにローカルバスに結合されかつ周辺バスに
有効なアドレスが存在することを示すロード信号を発生
することのできるローカルバス制御ユニットを含む集積
化プロセッサとを含むコンピュータシステムの提供を目
的とする。コンピュータシステムは、複数のアドレス指
定線がラッチの出力ポートに結合されかつ複数のデータ
線が周辺バスの多重化されたアドレス／データ線に結合
される周辺装置をさらに含む。
【００１２】この発明はＣＰＵローカル型のバスを集積
化プロセッサから外部に引出すための方法を提供するこ
とをさらに目的とする。集積化プロセッサは、ＣＰＵコ
ア、ＣＰＵコアに結合されるローカルバス、ならびにロ
ーカルバスと外部の多重化された周辺バスとの間でデー
タ、アドレスおよび制御信号をインタフェースするため
のバスインタフェースユニットを含む。この方法は周辺
バスの複数の多重化されたアドレス／データ線を有効な
アドレス信号で駆動するステップと、周辺バスが有効な
アドレス信号で駆動されたときロード信号をアサートす
るステップと、ロード信号に応答して有効なアドレス信
号をラッチするステップと、複数の多重化されたアドレ
ス／データ線を有効なデータで駆動するステップと、有
効なアドレス信号と有効なデータとを同時に周辺装置に
与えるステップとを含む。
【００１３】この発明の他の目的および利点は、以下の
詳細な説明を読み添付の図面を参照すると明らかにな
る。
【００１４】この発明は様々な修正および代替形式が可
能であるが、その特定の実施例を図面の実施例によって
示しここに詳細に記載する。しかしながら、図面および
その詳細な説明はこの発明を開示される特定の形式に限
定することを意図するものではなく、その反対に、この
発明は前掲の特許請求の範囲に定義されるようなこの発
明の精神および範囲内に入るすべての修正、均等物およ
び代替物を包含するものであることが理解されるはずで
ある。
【００１５】
【実施例の詳細な説明】次に図２を参照すると、この発
明に従う集積化プロセッサ２１０を含むコンピュータシ
ステム２００のブロック図が示される。集積プロセッサ
２１０に加えて、コンピュータシステム２００は、ＰＣ
Ｉバス２２０、ラッチ回路２２５および図面内にビデオ
制御装置２３０として特定的に例示される周辺装置をさ
らに含む。
【００１６】集積化プロセッサ２１０は、ＣＰＵコア２
４０、バスインタフェースユニット２４２、ローカルバ
ス制御ユニット２４４、ブロック２４６で示される１つ
以上のオンチップ周辺装置、および集積化プロセッサ２
１０の内部回路部分を相互接続するローカルバス２４８
を含む。集積化プロセッサ２１０の示された構成要素の
各々は単一の集積回路上に作製され共通の集積回路パッ
ケージ内に封止される。示された実施例において、ＣＰ
Ｕコア２４０は８０４８６型マイクロプロセッサ命令セ
ットを実現する。ローカルバス２４８は同様に８０４８
６型ローカルバスである。しかしながら、ＣＰＵコア２
４０は、特に８０２８６型および８０３８６型マイクロ
プロセッサを含む他のマイクロプロセッサの例でもある
ことに注目されたい。
【００１７】バスインタフェースユニット２４２はＣＰ
Ｕローカルバス２４８とＰＣＩバス２２０との間の標準
インタフェースを与える。したがって、バスインタフェ
ースユニット２４２はローカルバス２４８とＰＣＩバス
２２０との間のデータ、アドレスおよび制御信号の転送
を調整する。当業者には周知のように、ＰＣＩバスは複
数の多重化されたアドレス／データ線を含み、一方で、
８０４８６ローカルバスは別個のアドレスおよびデータ
線を含む。ＰＣＩバス２２０に関する詳細は、オレゴン
州、ヒルズボローのＰＣＩスペシャルインタレストグル
ープの「ＰＣＩローカルバス仕様（PCI Local Bus Spec
ification ）」と題される刊行物に記載される。この刊
行物の全体をここに引用により援用する。
【００１８】オンチップ周辺装置ブロック２４６は、集
積化プロセッサ２１０内に組込まれるであろう様々な周
辺装置の代表である。たとえば、記憶制御装置、ダイレ
クトメモリアクセス制御装置および割込制御装置のよう
な周辺装置が、集積化プロセッサ２１０の不可欠な部分
として含まれてもよい。
【００１９】以下にさらに詳細に説明されるように、ロ
ーカルバス制御ユニット２４４は、ＣＰＵローカルバス
２４８プロトコルと互換性のある外部周辺装置がＰＣＩ
バス２２０に接続されることを可能にするロード信号Ｌ
ＤＥＮおよびアドレスストローブ信号ＬＡＤＳを発生す
る。ローカルバス制御ユニット２４４は、ロード信号Ｌ
ＤＥＮおよびアドレスストローブ信号ＬＡＤＳの適当な
タイミングを保証するために、バスインタフェースユニ
ット２４２と同期される。
【００２０】ラッチ２２５は、ＰＣＩバス２２０からビ
デオ制御装置２３０へ選択された信号を与えるマルチビ
ットラッチ回路である。ラッチ２２５はロード信号ＬＤ
ＥＮによって可能化されクロック信号ＰＣＩＣＬＫによ
ってクロックされる。ラッチ２２５は物理的には１組
の’３７７型Ｄラッチで構成されるであろう。
【００２１】この実施例において、ビデオ制御装置２３
０は、８０４８６型のローカルバスと互換性がありかつ
直接接続可能な周辺装置である。ビデオ制御装置２３０
はコンピュータシステム２００のモニタ（図示せず）上
のビデオ情報の表示を制御する。ビデオ制御装置２３０
は図２の実施例ではコンピュータシステム２００に接続
されて図示されているが、ローカルバスと互換性のある
他の周辺装置が同様の態様でＰＣＩバス２２０に接続さ
れてもよいことがわかる。
【００２２】集積化プロセッサ２１０、ＰＣＩバス２２
０、ラッチ２２５およびビデオ制御装置２３０の間で結
合されるデータ、アドレスおよび制御信号を次に考察す
る。ビデオ制御装置２３０のためのタイミングクロック
はＰＣＩクロック信号ＰＣＩＣＬＫ０である。ＰＣＩバ
ス２２０の多重化されたアドレス／データ（Ａ／Ｄ）線
はラッチ２２５の入力ポートに接続される。同様に、Ｐ
ＣＩバス２２０の多重化されたサイクル定義／バイト可
能化（Ｃ／ＢＥ）線はラッチ２２５の第２の入力ポート
に結合される。ＰＣＩバス２２０の多重化されたアドレ
ス／データ（Ａ／Ｄ）線はビデオ制御装置２３０のデー
タ入力線Ｄ［３１：０］にさらに直接に結合される。同
様に、ＰＣＩバス２２０の多重化されたサイクル定義／
バイト（Ｃ／ＢＥ）線はビデオ制御装置２３０のバイト
可能化線ＢＥ［３：０］にさらに直接に結合される。ビ
デオ制御装置２３０のローカルバス肯定応答信号ＬＡＣ
Ｋは論理的にはＰＣＩバス２２０のＤＥＶＳＥＬ＃線に
接続される。この接続はビデオ制御装置２３０がＰＣＩ
バスサイクルをそれのものであると要求することを可能
にするために与えられる。ＰＣＩバス２２０のＤＥＶＳ
ＥＬ＃線がＰＣＩスタイルのサステインド３状態（Ｓ／
Ｔ／Ｓ）法に従って駆動されることを、ビデオ制御装置
２３０自体または外部バッファ（図示せず）が保証しな
ければならないことに注目されたい。ビデオ制御装置２
３０によって発生されるサイクルレディの終端信号ＬＲ
ＤＹはＰＣＩバス２２０のＴＲＤＹ線に直接接続され
る。ラッチ２２５の出力ポートはビデオ制御装置２３０
のアドレス入力線Ａ［３１：０］に直接接続される。ラ
ッチ２２５の１対の出力線がビデオ制御装置２３０のＭ
／ＩＯおよびＲ／Ｗ制御線にさらに接続される。ローカ
ルバス制御ユニット２４４によって発生されたロード信
号ＬＤＥＮはラッチ２２５の可能化入力に結合される。
クロック信号ＰＣＩＣＬＫがラッチ２２５のクロック入
力にさらに接続される。最後に、ローカルバス制御ユニ
ット２４４によって発生されたアドレスストローブ信号
ＬＡＤＳがビデオ制御装置２３０のアドレスストローブ
入力線に結合される。このＬＡＤＳアドレスストローブ
は８０４８６型のローカルバスのタイミングに従って発
生される。
【００２３】次に、図２とともに図３を参照して、コン
ピュータシステム２００の動作が次に説明される。図３
は、ビデオ制御装置２３０に対する書込サイクルに関連
するデータ、アドレスおよび制御信号を示すタイミング
図である。ＣＰＵコア２４０がビデオ制御装置２３０へ
の書込サイクルを開始すると、ＰＣＩ制御信号ＦＲＡＭ
Ｅ＃が状態３０２の間にバスインタフェースユニット２
４２によってローにアサートされる。同時に、ＰＣＩバ
ス２２０の多重化されたアドレス／データ線Ａ／Ｄ［３
１：０］が有効なアドレスで駆動され、ＰＣＩバス２２
０のサイクル定義／バイト可能化線Ｃ／ＢＥ［３：０］
がサイクル状態オペコードで駆動されてサイクルが書込
動作であることを示す。ＦＲＡＭＥ＃信号がローにアサ
ートされると、ロード信号ＬＤＥＮもまたローカルバス
制御ユニット２４４によってアサートされる。これによ
り、アドレスおよびサイクル状態信号はラッチ２２５内
に記憶される。
【００２４】バス状態３０４の間に、ＦＲＡＭＥ＃信号
はバスインタフェースユニット２４２によってデアサー
トされ、ロード信号ＬＤＥＮはローカルバス制御ユニッ
ト２４によってデアサートされる。書込データはバスイ
ンタフェースユニット２４２によってＰＣＩバス２２０
の多重化されたアドレス／データ線ＡＤ［３１：０］で
駆動され、バイト可能化信号はＰＣＩバス２２０の多重
化されたサイクル定義／バイト可能化線Ｃ／ＢＥ［３：
０］で駆動される。アドレスストローブ信号ＬＡＤＳは
ローカルバス制御ユニット２４４によってさらにローに
アサートされる。アドレスストローブ信号ＬＡＤＳのア
サートは、有効なデータ、アドレスおよび制御信号がビ
デオ制御装置２３０に現在与えられていることを示す。
Ｍ／ＩＯ信号はＰＣＩバス２２０のＣ／ＢＥ［２］線か
らラッチ２２５によって捕捉されることおよびＲ／Ｗ信
号はＰＣＩバス２２０のＣ／ＢＥ［０］線からラッチ２
２５によって捕捉されることに注目されたい。
【００２５】バス状態３０６の間に、ビデオ制御装置２
３０は、ＰＣＩバス２２０のＤＥＶＳＥＬ＃線をローに
駆動する肯定応答信号ＬＡＣＫをアサートすることによ
って、サイクルに肯定応答する。バス状態３０８の間
で、ビデオ制御装置２３０はＰＣＩバス２２０の多重化
されたアドレス／データ線で駆動されたデータを書込
み、それに従ってサイクルレディの終端信号ＬＲＤＹを
ローにアサートする。これによりＰＣＩバスサイクルは
完了する。
【００２６】図４はビデオ制御装置２３０に対するメモ
リ読出サイクルを示す同様のタイミング図である。バス
状態４０２の間に、ＦＲＡＭＥ＃信号がバスインタフェ
ースユニット２４２によってローにアサートされかつロ
ード信号ＬＤＥＮがローカルバス制御ユニット２４４に
よってローにアサートされる。有効なアドレス信号がＰ
ＣＩバス２２０の多重化されたアドレス／データ線ＡＤ
［３１：０］で同時に駆動され、サイクル状態信号がＰ
ＣＩバス２２０の多重化されたＣ／ＢＥ［３：０］線で
駆動される。このサイクルの間に、サイクル状態信号は
メモリ読出動作を示す。
【００２７】バス状態４０４の間で、ＦＲＡＭＥ＃信号
およびロード信号ＬＤＥＮはハイにデアサートされ、ア
ドレスストローブ信号ＬＡＤＳはローにアサートされ
る。したがって、サイクル状態信号とともに有効なアド
レス信号がラッチ２２５の出力ポートＡ［３１：０］な
らびにＭ／ＩＯおよびＲ／Ｗ出力線で与えられる。有効
なバイト可能化信号がＰＣＩバス２２０のＣ／ＢＥ
［３：０］で同時に駆動される。バス状態４０６の間
で、装置の肯定応答信号ＬＡＣＫはビデオ制御装置２３
０によってローにアサートされ、したがってＰＣＩバス
２２０のＤＥＶＳＥＬ＃線もローにアサートされる。バ
ス状態４０８の間で、読出データはビデオ制御装置２３
０のデータ線Ｄ［３１：０］で駆動され、それによって
ＰＣＩバス２２０の多重化されたアドレス／データ線で
駆動される。サイクルレディの終端信号ＬＲＤＹはビデ
オ制御装置２３０によって同時にローにアサートされ、
それによってバスインタフェースユニット２４２は読出
データを集積化プロセッサ２１０にラッチする。ＰＣＩ
バスサイクルはこうして完了する。
【００２８】図２のコンピュータシステムに従えば、ロ
ーカルバス周辺装置は、集積化プロセッサ２１０の内部
ローカルバス２４８に直接接続する外部ポートを必要と
することなしに、集積化プロセッサ２１０に接続される
だろう。したがって、集積化プロセッサ２１０の集積回
路パッケージで必要とされるピンの数を最小限にするこ
とができ、それによってコストを最小限にすることがで
きる。さらに、ピン数を最小限にしながらも、集積化プ
ロセッサ２１０の幅広い互換性が維持される。
【００２９】上記の開示が完全に理解されれば、数多く
の変更および修正が当業者にとって明らかとなる。たと
えば、ＶＥＳＡ ＶＬ−バスと互換性のある装置がこの
発明に従うシステムに接続されてもよい。前掲の特許請
求の範囲はすべてのそのような変更および修正を包含す
るよう解釈されることを意図するものである。
【図面の簡単な説明】
【図１】多重化された周辺バスを含む、先行技術のコン
ピュータシステムのブロック図である。
【図２】この発明に従う集積化プロセッサを含むコンピ
ュータシステムのブロック図である。
【図３】引出しＣＰＵローカルスタイルバスに結合され
る周辺装置書込サイクルを示すタイミング図である。
【図４】引出しＣＰＵローカルスタイルバスに結合され
る周辺装置読出サイクルを示すタイミング図である。
【符号の説明】
２１０ 集積化プロセッサ ２２０ 周辺バス ２２５ ラッチ ２３０ 周辺装置 ２４０ ＣＰＵコア ２４２ バスインタフェースユニット ２４４ ローカルバスコントロールユニット ２４６ オンチップ周辺装置 ２４８ ローカルバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダン・エス・マジェット アメリカ合衆国、テキサス州、オースティ ン、ミフリン・ケネディ、7610

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 複数の多重化されたアドレス／データ線
    を含む周辺バスと、 入力ポートが前記複数の多重化されたアドレス／データ
    線に結合されるラッチと、 集積化プロセッサとを含むコンピュータシステムであっ
    て、 前記集積化プロセッサは、 ＣＰＵコアと、 前記ＣＰＵコアに結合されるローカルバスと、 前記ローカルバスと前記周辺バスとの間でデータ、アド
    レスおよび制御信号をインタフェースすることのできる
    バスインタフェースユニットと、 前記ローカルバスに結合され前記周辺バスに有効なアド
    レスが存在することを示すロード信号を発生することの
    できるローカルバス制御ユニットとを含み、 前記コンピュータシステムはさらに、 複数のアドレス指定線が前記ラッチの出力ポートに結合
    されかつ複数のデータ線が前記周辺バスの前記複数の多
    重化されたアドレス／データ線に結合される周辺装置を
    含む、コンピュータシステム。
  2. 【請求項２】 前記周辺バスはＰＣＩ規格構成のバスで
    ある、請求項１に記載のコンピュータシステム。
  3. 【請求項３】 前記ラッチは前記周辺バスの多重化され
    たサイクル定義／バイト可能化線に結合される複数の入
    力線をさらに含み、かつ前記周辺装置の読出／書込線に
    結合される少なくとも１つの出力線を含む、請求項１に
    記載のコンピュータシステム。
  4. 【請求項４】 前記ＣＰＵコアは８０４８６命令セット
    を実現する、請求項１に記載のコンピュータシステム。
  5. 【請求項５】 前記周辺バスの前記多重化されたサイク
    ル定義／バイト可能化線は前記周辺装置の複数のバイト
    可能化入力線にさらに接続される、請求項３に記載のコ
    ンピュータシステム。
  6. 【請求項６】 前記ロード信号は前記周辺バスのアドレ
    スフェーズの間にアサートされ、前記ロード信号は前記
    周辺バスのデータフェーズの間にデアサートされる、請
    求項１に記載のコンピュータシステム。
  7. 【請求項７】 前記周辺装置はビデオ制御装置である、
    請求項１に記載のコンピュータシステム。
  8. 【請求項８】 前記ローカルバス制御ユニットはアドレ
    スストローブ信号をアサートすることがさらに可能であ
    る、請求項１に記載のコンピュータシステム。
  9. 【請求項９】 前記ロード信号は前記ラッチのクロック
    入力線に与えられる、請求項１に記載のコンピュータシ
    ステム。
  10. 【請求項１０】 前記アドレスストローブ信号は前記周
    辺装置のアドレスストローブ入力線に与えられる、請求
    項８に記載のコンピュータシステム。
  11. 【請求項１１】 有効なデータ信号が前記周辺バスで駆
    動されるときに前記アドレスストローブ信号がアサート
    される、請求項８に記載のコンピュータシステム。
  12. 【請求項１２】 集積化マイクロプロセッサからＣＰＵ
    ローカルスタイルバスを外部に引出すための方法であっ
    て、前記集積化プロセッサは、ＣＰＵコアと、前記ＣＰ
    Ｕコアに結合されるローカルバスと、前記ローカルバス
    と外部の多重化された周辺バスとの間でデータ、アドレ
    スおよび制御信号をインタフェースするためのバスイン
    タフェースユニットとを含み、前記方法は、 前記周辺バスの複数の多重化されたアドレス／データ線
    を有効なアドレス信号で駆動するステップと、 前記周辺バスが前記有効なアドレス信号で駆動されたと
    きにロード信号をアサートするステップと、 前記ロード信号に応答して前記有効なアドレス信号をラ
    ッチするステップと、 前記複数の多重化されたアドレス／データ線を有効なデ
    ータで駆動するステップと、 前記有効なアドレス信号と前記有効なデータとを周辺装
    置に同時に与えるステップとを含む、方法。
  13. 【請求項１３】 前記複数の多重化されたアドレス／デ
    ータ線で前記有効なアドレス信号を駆動しながら前記周
    辺バスの１組の制御線でサイクル定義信号を駆動するス
    テップと、 前記ロード信号に応答して前記サイクル定義信号をラッ
    チするステップとをさらに含む、請求項１２に記載の方
    法。
  14. 【請求項１４】 前記複数の多重化されたアドレス／デ
    ータ線で前記有効なデータを駆動しながら前記１組の制
    御線でバイト可能化信号を駆動するさらなるステップを
    含む、請求項１３に記載の方法。
  15. 【請求項１５】 複数の多重化されたアドレス／データ
    線を含むＰＣＩ規格構成の周辺バスと、 入力ポートが前記複数の多重化されたアドレス／データ
    線に結合されるラッチと、 集積化プロセッサとを含むコンピュータシステムであっ
    て、 前記集積化プロセッサは、 ８０４８６命令セットを実現するＣＰＵコアと、 前記ＣＰＵコアに結合されるローカルバスと、 前記ローカルバスと前記ＰＣＩ規格構成周辺バスとの間
    でデータ、アドレスおよび制御信号をインタフェースす
    ることのできるバスインタフェースユニットと、 前記ローカルバスに結合され前記ＰＣＩ規格構成の周辺
    バスで有効なアドレスが存在することを示すロード信号
    を発生することのできるローカルバス制御ユニットとを
    含み、 前記コンピュータシステムはさらに、 複数のアドレス指定線が前記ラッチの出力ポートに結合
    されかつ複数のデータ線が前記ＰＣＩ規格構成の周辺バ
    スの前記複数の多重化されたアドレス／データ線に結合
    される周辺装置を含む、コンピュータシステム。
  16. 【請求項１６】 前記ラッチは前記周辺バスの多重化さ
    れたサイクル定義／バイト可能化線に結合される複数の
    入力線をさらに含み、かつ前記周辺装置の読出／書込線
    に結合される少なくとも１つの出力線を含む、請求項１
    ５に記載のコンピュータシステム。
  17. 【請求項１７】 前記ＰＣＩ規格構成の周辺バスの前記
    多重化されたサイクル定義／バイト可能化線は前記周辺
    装置の複数のバイト可能化入力線にさらに接続される、
    請求項１６に記載のコンピュータシステム。
  18. 【請求項１８】 前記ロード信号は前記ＰＣＩ規格構成
    の周辺バスのアドレスフェーズの間にアサートされ、前
    記ロード信号は前記周辺バスのデータフェーズの間にデ
    アサートされる、請求項１５に記載のコンピュータシス
    テム。
  19. 【請求項１９】 前記ローカルバス制御ユニットはアド
    レスストローブ信号をアサートすることがさらに可能で
    ある、請求項１８に記載のコンピュータシステム。
  20. 【請求項２０】 前記ロード信号は前記ラッチの可能化
    入力線に与えられる、請求項１９に記載のコンピュータ
    システム。
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