JPH07211008A - ディジタル情報再生装置 - Google Patents
ディジタル情報再生装置Info
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- JPH07211008A JPH07211008A JP504394A JP504394A JPH07211008A JP H07211008 A JPH07211008 A JP H07211008A JP 504394 A JP504394 A JP 504394A JP 504394 A JP504394 A JP 504394A JP H07211008 A JPH07211008 A JP H07211008A
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- output signal
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Abstract
(57)【要約】
【目的】記録媒体に記録されたディジタル情報信号をパ
ーシャルレスポンス（ＰＲ）クラスIV方式を利用して検
出する場合に好適なクロック再生方法を備えたディジタ
ル情報再生装置を提供すること。 【構成】再生信号を等化器４によりＰＲ（１，−１）方
式に等化し、（１＋Ｄ）演算回路５でＰＲクラスIV方式
の等化信号を得、３値／２値変換器６、ラッチ回路７お
よびラッチ回路８によりディジタル情報信号を識別再生
する。符号識別のためのクロック信号は、クロック成分
抽出回路１１とＰＬＬ回路１２により再生し、可変遅延
器１３を介してラッチ回路７およびラッチ回路８に供給
する。ラッチ回路７およびラッチ回路８の入力データ信
号と入力クロック信号の位相誤差を検出する位相誤差検
出回路１０を設け、この位相誤差信号により可変遅延器
１３の遅延時間を制御する。
ーシャルレスポンス（ＰＲ）クラスIV方式を利用して検
出する場合に好適なクロック再生方法を備えたディジタ
ル情報再生装置を提供すること。 【構成】再生信号を等化器４によりＰＲ（１，−１）方
式に等化し、（１＋Ｄ）演算回路５でＰＲクラスIV方式
の等化信号を得、３値／２値変換器６、ラッチ回路７お
よびラッチ回路８によりディジタル情報信号を識別再生
する。符号識別のためのクロック信号は、クロック成分
抽出回路１１とＰＬＬ回路１２により再生し、可変遅延
器１３を介してラッチ回路７およびラッチ回路８に供給
する。ラッチ回路７およびラッチ回路８の入力データ信
号と入力クロック信号の位相誤差を検出する位相誤差検
出回路１０を設け、この位相誤差信号により可変遅延器
１３の遅延時間を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体からのディジ
タル情報信号の再生装置に係り、特に、パーシャルレス
ポンスクラスIV方式を利用してこれを検出するディジタ
ル情報再生装置に関する。
タル情報信号の再生装置に係り、特に、パーシャルレス
ポンスクラスIV方式を利用してこれを検出するディジタ
ル情報再生装置に関する。
【０００２】
【従来の技術】近年、高密度ディジタル磁気記録システ
ムにおける再生系の信号検出方式として、パーシャルレ
スポンス（以下、ＰＲという）方式が注目されている。
その中でも、磁気記録再生系の伝送周波数特性に近く、
耐低域遮断特性に優れたＰＲクラスIV方式を利用して、
ディジタル情報信号を検出する技術が種々提案されてい
る。
ムにおける再生系の信号検出方式として、パーシャルレ
スポンス（以下、ＰＲという）方式が注目されている。
その中でも、磁気記録再生系の伝送周波数特性に近く、
耐低域遮断特性に優れたＰＲクラスIV方式を利用して、
ディジタル情報信号を検出する技術が種々提案されてい
る。
【０００３】その一つとしては、特開平１−１０２７７
７号公報に記載されているが、これは、記録ディジタル
情報信号をＰＲクラスIV方式のプリコーダを介して記録
し、再生したディジタル情報信号を先ず、等化器により
符号間干渉が（１，−１）となるように（以下、「ＰＲ
（１，−１）方式に」という）等化し、しかる後、ＰＲ
クラスIV方式のエンコーダにより最終的に符号間干渉が
（１，０，−１）となる等化処理を行い、このＰＲクラ
スIV方式の３値の情報信号から元のディジタル情報を識
別するというものである。
７号公報に記載されているが、これは、記録ディジタル
情報信号をＰＲクラスIV方式のプリコーダを介して記録
し、再生したディジタル情報信号を先ず、等化器により
符号間干渉が（１，−１）となるように（以下、「ＰＲ
（１，−１）方式に」という）等化し、しかる後、ＰＲ
クラスIV方式のエンコーダにより最終的に符号間干渉が
（１，０，−１）となる等化処理を行い、このＰＲクラ
スIV方式の３値の情報信号から元のディジタル情報を識
別するというものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記特
開平１−１０２７７７号公報に記載の従来技術では、デ
ィジタル情報を識別するタイミングについては何も配慮
されていなかった。
開平１−１０２７７７号公報に記載の従来技術では、デ
ィジタル情報を識別するタイミングについては何も配慮
されていなかった。
【０００５】即ち、ディジタル情報の識別は、ＰＲクラ
スIV方式に等化された３値の情報信号を先ず２値化し、
しかる後、この２値化した情報信号を再生クロック信号
のタイミングに従ってラッチし、最終的なディジタル情
報信号に変換するものであるが、ＰＲクラスIV方式で
は、このラッチのタイミングが最適点からはずれると符
号誤り率特性が劣化するという問題がある。かかる公報
には、この識別のためのクロック信号は、ＰＲ（１，−
１）方式等化後の信号からＰＬＬ（位相同期ループ）回
路を用いて再生することが開示されてはいるが、ここで
再生したクロック信号のタイミングが常に最適点となる
保証は何もなく、特に、高密度記録システムにおいて
は、クロック周波数が高くなるため回路内遅延の影響を
受け、このタイミングが最適点からはずれるおそれがあ
る。
スIV方式に等化された３値の情報信号を先ず２値化し、
しかる後、この２値化した情報信号を再生クロック信号
のタイミングに従ってラッチし、最終的なディジタル情
報信号に変換するものであるが、ＰＲクラスIV方式で
は、このラッチのタイミングが最適点からはずれると符
号誤り率特性が劣化するという問題がある。かかる公報
には、この識別のためのクロック信号は、ＰＲ（１，−
１）方式等化後の信号からＰＬＬ（位相同期ループ）回
路を用いて再生することが開示されてはいるが、ここで
再生したクロック信号のタイミングが常に最適点となる
保証は何もなく、特に、高密度記録システムにおいて
は、クロック周波数が高くなるため回路内遅延の影響を
受け、このタイミングが最適点からはずれるおそれがあ
る。
【０００６】本発明の目的は、かかる問題点を解消し、
ＰＲクラスIV検出方式に好適であって、かつ、ディジタ
ル情報を識別するタイミングが常に最適となるようなク
ロック信号を再生することができるようにしたディジタ
ル情報再生装置を提供することにある。
ＰＲクラスIV検出方式に好適であって、かつ、ディジタ
ル情報を識別するタイミングが常に最適となるようなク
ロック信号を再生することができるようにしたディジタ
ル情報再生装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＰＬＬ回路を用いて再生したクロック
信号を可変遅延器を介してラッチ回路に供給し、そのラ
ッチ回路の入力となる遅延させたクロック信号と２値化
した情報信号との位相誤差を検出する手段を設け、この
位相誤差信号により可変遅延器の遅延時間を制御する。
め、本発明では、ＰＬＬ回路を用いて再生したクロック
信号を可変遅延器を介してラッチ回路に供給し、そのラ
ッチ回路の入力となる遅延させたクロック信号と２値化
した情報信号との位相誤差を検出する手段を設け、この
位相誤差信号により可変遅延器の遅延時間を制御する。
【０００８】
【作用】可変遅延器は位相誤差が零となるように負帰還
制御されるため、ラッチのタイミングが常に最適とな
る。
制御されるため、ラッチのタイミングが常に最適とな
る。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１０】図１は本発明によるディジタル情報再生装
置の一実施例を示すブロック図であって、１は磁気テー
プ、２は磁気ヘッド、３は増幅器、４は等化器、５は
（１＋Ｄ）演算回路、５１は遅延器、５２は加算器、６
は３値／２値変換器、６１は正側コンパレータ、６２は
負側コンパレータ、７および８はラッチ回路、９はＯＲ
（論理和）回路、１０は位相誤差検出回路、１０１１、
１０１２、１０２１、１０２２はラッチ回路、１０１
３、１０１４、１０２３、１０２４はＥＯＲ（排他的論
理和）回路、１０１５、１０２５は減算器、１０３は加
算器、１０４は反転回路、１１はクロック成分抽出回
路、１１１、１１２は２乗回路、１２はＰＬＬ（位相同
期ループ）回路、１２１は位相検波器、１２２はＬＰＦ
（低域フィルタ）、１２３はＶＣＯ（電圧制御発振
器）、１３は可変遅延器、１４はＬＰＦ、１５は出力端
子である。
置の一実施例を示すブロック図であって、１は磁気テー
プ、２は磁気ヘッド、３は増幅器、４は等化器、５は
（１＋Ｄ）演算回路、５１は遅延器、５２は加算器、６
は３値／２値変換器、６１は正側コンパレータ、６２は
負側コンパレータ、７および８はラッチ回路、９はＯＲ
（論理和）回路、１０は位相誤差検出回路、１０１１、
１０１２、１０２１、１０２２はラッチ回路、１０１
３、１０１４、１０２３、１０２４はＥＯＲ（排他的論
理和）回路、１０１５、１０２５は減算器、１０３は加
算器、１０４は反転回路、１１はクロック成分抽出回
路、１１１、１１２は２乗回路、１２はＰＬＬ（位相同
期ループ）回路、１２１は位相検波器、１２２はＬＰＦ
（低域フィルタ）、１２３はＶＣＯ（電圧制御発振
器）、１３は可変遅延器、１４はＬＰＦ、１５は出力端
子である。
【００１１】同図において、磁気ヘッド２によって磁気
テープ１から読み出されたディジタル情報信号は、増幅
器３で増幅された後、等化器４に供給されて符号間干渉
が（１，−１）となるように（即ち、ＰＲ（１，−１）
方式に）等化される。図２（Ｃ）に、このＰＲ（１，−
１）方式に等化後の信号の波形を示す。尚、（Ａ）は記
録された原ディジタル情報信号、（Ｂ）は記録時のプリ
コード（実施例では図示せず）後の記録データ信号の波
形である。
テープ１から読み出されたディジタル情報信号は、増幅
器３で増幅された後、等化器４に供給されて符号間干渉
が（１，−１）となるように（即ち、ＰＲ（１，−１）
方式に）等化される。図２（Ｃ）に、このＰＲ（１，−
１）方式に等化後の信号の波形を示す。尚、（Ａ）は記
録された原ディジタル情報信号、（Ｂ）は記録時のプリ
コード（実施例では図示せず）後の記録データ信号の波
形である。
【００１２】等化器４の出力信号は（１＋Ｄ）演算回路
５に供給される。この（１＋Ｄ）演算回路５では、ＰＲ
（１，−１）方式に等化された信号が、一方では加算器
５２に供給され、他方では遅延器５１で１ビット（Ｔは
そのビット周期）分遅延され、この加算器５２で加算さ
れる。（１＋Ｄ）演算回路５のかかる演算により、ディ
ジタル情報信号は最終的にＰＲクラスIV方式に等化され
る。図２（Ｄ）は、このＰＲクラスIV方式に等化された
信号の波形を示しており、このように、３値の信号とな
る。
５に供給される。この（１＋Ｄ）演算回路５では、ＰＲ
（１，−１）方式に等化された信号が、一方では加算器
５２に供給され、他方では遅延器５１で１ビット（Ｔは
そのビット周期）分遅延され、この加算器５２で加算さ
れる。（１＋Ｄ）演算回路５のかかる演算により、ディ
ジタル情報信号は最終的にＰＲクラスIV方式に等化され
る。図２（Ｄ）は、このＰＲクラスIV方式に等化された
信号の波形を示しており、このように、３値の信号とな
る。
【００１３】（１＋Ｄ）演算回路５の出力信号は３値／
２値変換器６に供給される。この３値／２値変換器６
は、例えば正側コンパレータ６１と、負側コンパレータ
６２とで構成されており、３値の入力信号は、それぞれ
基準レベルＶｒｅｆ＋、Ｖｒｅｆ−と比較され２値の信
号に変換される。２値の信号に変換された３値／２値変
換器６の正側コンパレータ６１の出力信号はラッチ回路
７に、負側コンパレータ６２の出力信号はラッチ回路８
に供給される。ラッチ回路７およびラッチ回路８では、
供給された２値の信号を入力クロック信号のタイミング
に従ってラッチし、原ディジタル情報信号を識別再生す
る。図２（Ｅ）は正側コンパレータ６１の出力信号、
（Ｆ）は負側コンパレータ６２の出力信号、（Ｇ）はラ
ッチ回路７およびラッチ回路８の入力クロック信号、
（Ｈ）はラッチ回路７の出力信号、（Ｉ）はラッチ回路
８の出力信号である。さらに、ラッチ回路７およびラッ
チ回路８の出力信号（Ｈ）、（Ｉ）はＯＲ回路９により
合成され、そのＯＲ回路９の出力信号である（Ｊ）は、
識別再生された原ディジタル情報信号の波形を示してい
る。このように、再生された原ディジタル情報信号
（Ｊ）は記録された原ディジタル情報信号（Ａ）に一致
し、出力端子１５より出力される。
２値変換器６に供給される。この３値／２値変換器６
は、例えば正側コンパレータ６１と、負側コンパレータ
６２とで構成されており、３値の入力信号は、それぞれ
基準レベルＶｒｅｆ＋、Ｖｒｅｆ−と比較され２値の信
号に変換される。２値の信号に変換された３値／２値変
換器６の正側コンパレータ６１の出力信号はラッチ回路
７に、負側コンパレータ６２の出力信号はラッチ回路８
に供給される。ラッチ回路７およびラッチ回路８では、
供給された２値の信号を入力クロック信号のタイミング
に従ってラッチし、原ディジタル情報信号を識別再生す
る。図２（Ｅ）は正側コンパレータ６１の出力信号、
（Ｆ）は負側コンパレータ６２の出力信号、（Ｇ）はラ
ッチ回路７およびラッチ回路８の入力クロック信号、
（Ｈ）はラッチ回路７の出力信号、（Ｉ）はラッチ回路
８の出力信号である。さらに、ラッチ回路７およびラッ
チ回路８の出力信号（Ｈ）、（Ｉ）はＯＲ回路９により
合成され、そのＯＲ回路９の出力信号である（Ｊ）は、
識別再生された原ディジタル情報信号の波形を示してい
る。このように、再生された原ディジタル情報信号
（Ｊ）は記録された原ディジタル情報信号（Ａ）に一致
し、出力端子１５より出力される。
【００１４】一方、等化器４の出力信号はクロック成分
抽出回路１１にも供給される。クロック成分抽出回路１
１は、例えば２乗回路１１１および１１２で構成されて
おり、供給された信号を４乗演算することによりクロッ
ク成分を抽出する。このクロック成分は位相検波器１２
１、ＬＰＦ１２２、ＶＣＯ１２３からなるＰＬＬ回路１
２に供給され、このクロック成分に位相同期したクロッ
ク信号が再生される。この再生クロック信号は可変遅延
器１３を介してラッチ回路７およびラッチ回路８に符号
識別のためのラッチパルスとして供給される。図２
（Ｋ）はクロック成分抽出回路１１の出力信号、
（Ｋ’）はその中のクロック成分、（Ｌ）はＶＣＯ１２
３の出力信号である再生クロック信号の波形を示してい
る。
抽出回路１１にも供給される。クロック成分抽出回路１
１は、例えば２乗回路１１１および１１２で構成されて
おり、供給された信号を４乗演算することによりクロッ
ク成分を抽出する。このクロック成分は位相検波器１２
１、ＬＰＦ１２２、ＶＣＯ１２３からなるＰＬＬ回路１
２に供給され、このクロック成分に位相同期したクロッ
ク信号が再生される。この再生クロック信号は可変遅延
器１３を介してラッチ回路７およびラッチ回路８に符号
識別のためのラッチパルスとして供給される。図２
（Ｋ）はクロック成分抽出回路１１の出力信号、
（Ｋ’）はその中のクロック成分、（Ｌ）はＶＣＯ１２
３の出力信号である再生クロック信号の波形を示してい
る。
【００１５】ところで、先に述べたように、高密度記録
システムにおいては、クロック周波数が高くなるため回
路内遅延の影響を受け、ＰＬＬ回路１２で再生したクロ
ック信号のタイミングが最適な識別タイミング点からず
れるおそれがある。図２において、τ1、τ2及びτ3は
それぞれ（１＋Ｄ）演算回路５、３値／２値変換器６及
びクロック成分抽出回路１１の遅延を示し、この結果、
識別タイミングずれτE（＝τ3−τ1−τ2）が発生す
る。
システムにおいては、クロック周波数が高くなるため回
路内遅延の影響を受け、ＰＬＬ回路１２で再生したクロ
ック信号のタイミングが最適な識別タイミング点からず
れるおそれがある。図２において、τ1、τ2及びτ3は
それぞれ（１＋Ｄ）演算回路５、３値／２値変換器６及
びクロック成分抽出回路１１の遅延を示し、この結果、
識別タイミングずれτE（＝τ3−τ1−τ2）が発生す
る。
【００１６】そこで、本実施例では、図１に示すよう
に、ＰＬＬ回路１２で再生したクロック信号を可変遅延
器１３を介してラッチ回路７およびラッチ回路８に供給
し、ラッチ回路７およびラッチ回路８の入力データ信号
と入力クロック信号の位相誤差を検出する位相誤差検出
回路１０を設け、この位相誤差信号で可変遅延器１３の
遅延時間を制御することにより、このタイミングずれτ
Eを補償している。
に、ＰＬＬ回路１２で再生したクロック信号を可変遅延
器１３を介してラッチ回路７およびラッチ回路８に供給
し、ラッチ回路７およびラッチ回路８の入力データ信号
と入力クロック信号の位相誤差を検出する位相誤差検出
回路１０を設け、この位相誤差信号で可変遅延器１３の
遅延時間を制御することにより、このタイミングずれτ
Eを補償している。
【００１７】ここで、位相誤差検出回路１０は、一具体
例として、ラッチ回路１０１１、１０１２、１０２１、
１０２２、ＥＯＲ回路１０１３、１０１４、１０２３、
１０２４、減算器１０１５、１０２５、加算器１０３、
反転回路１０４で構成されている。供給されたラッチ回
路７の入力データ信号と出力データ信号はＥＯＲ回路１
０１３により排他的論理和演算される。図３（Ｍ）はこ
のＥＯＲ回路１０１３の出力信号波形を示し、このよう
に、入力データ信号（Ｅ）のエッヂ（符号変化点）から
入力クロック信号（Ｇ）の立上りエッヂ（識別点）まで
の時間情報が正極パルスとして出力される。即ち、この
ＥＯＲ回路１０１３の出力信号（Ｍ）は識別タイミング
に応じてパルス幅が変化する信号であり、実線は識別タ
イミングずれが無い場合、破線は識別タイミングずれ
（クロック遅れ）がある場合を示している。
例として、ラッチ回路１０１１、１０１２、１０２１、
１０２２、ＥＯＲ回路１０１３、１０１４、１０２３、
１０２４、減算器１０１５、１０２５、加算器１０３、
反転回路１０４で構成されている。供給されたラッチ回
路７の入力データ信号と出力データ信号はＥＯＲ回路１
０１３により排他的論理和演算される。図３（Ｍ）はこ
のＥＯＲ回路１０１３の出力信号波形を示し、このよう
に、入力データ信号（Ｅ）のエッヂ（符号変化点）から
入力クロック信号（Ｇ）の立上りエッヂ（識別点）まで
の時間情報が正極パルスとして出力される。即ち、この
ＥＯＲ回路１０１３の出力信号（Ｍ）は識別タイミング
に応じてパルス幅が変化する信号であり、実線は識別タ
イミングずれが無い場合、破線は識別タイミングずれ
（クロック遅れ）がある場合を示している。
【００１８】一方、ラッチ回路１０１１にはデータ信号
（Ｈ）と、クロック信号（Ｇ）を反転回路１０４で反転
させた反転クロック信号が供給され、第２のデータ信号
が出力される。この第２のデータ信号はラッチ回路１０
１２に供給され、クロック信号（Ｇ）のタイミングに従
って第３のデータ信号が出力される。これら第２のデー
タ信号と第３のデータ信号はＥＯＲ回路１０１４により
排他的論理和演算される。図３（Ｎ）、（Ｏ）および
（Ｐ）は、これら第２のデータ信号、第３のデータ信号
及びＥＯＲ回路１０１４の出力信号の波形を示し、この
ように、ＥＯＲ回路１０１４の出力信号（Ｐ）はデータ
信号（Ｅ）が符号変化した場合のみ一定（クロック周期
の１／２）幅の正極パルスが出力される信号であり、こ
れは識別タイミングがずれても変化しない。
（Ｈ）と、クロック信号（Ｇ）を反転回路１０４で反転
させた反転クロック信号が供給され、第２のデータ信号
が出力される。この第２のデータ信号はラッチ回路１０
１２に供給され、クロック信号（Ｇ）のタイミングに従
って第３のデータ信号が出力される。これら第２のデー
タ信号と第３のデータ信号はＥＯＲ回路１０１４により
排他的論理和演算される。図３（Ｎ）、（Ｏ）および
（Ｐ）は、これら第２のデータ信号、第３のデータ信号
及びＥＯＲ回路１０１４の出力信号の波形を示し、この
ように、ＥＯＲ回路１０１４の出力信号（Ｐ）はデータ
信号（Ｅ）が符号変化した場合のみ一定（クロック周期
の１／２）幅の正極パルスが出力される信号であり、こ
れは識別タイミングがずれても変化しない。
【００１９】ＥＯＲ回路１０１３の出力信号（Ｍ）とＥ
ＯＲ回路１０１４の出力信号（Ｐ）は減算器１０１５に
より減算される。図３（Ｑ）はこの減算器１０１５の出
力信号の波形である。
ＯＲ回路１０１４の出力信号（Ｐ）は減算器１０１５に
より減算される。図３（Ｑ）はこの減算器１０１５の出
力信号の波形である。
【００２０】次に、供給されたラッチ回路８の入力デー
タ信号と出力データ信号はＥＯＲ回路１０２３により排
他的論理和演算される。図３（Ｒ）はこのＥＯＲ回路１
０２３の出力信号波形を示し、このように、入力データ
信号（Ｆ）のエッヂ（符号変化点）から入力クロック信
号（Ｇ）の立上りエッヂ（識別点）までの時間情報が正
極パルスとして出力される。実線は識別タイミングずれ
が無い場合、破線は識別タイミングずれ（クロック遅
れ）がある場合を示している。
タ信号と出力データ信号はＥＯＲ回路１０２３により排
他的論理和演算される。図３（Ｒ）はこのＥＯＲ回路１
０２３の出力信号波形を示し、このように、入力データ
信号（Ｆ）のエッヂ（符号変化点）から入力クロック信
号（Ｇ）の立上りエッヂ（識別点）までの時間情報が正
極パルスとして出力される。実線は識別タイミングずれ
が無い場合、破線は識別タイミングずれ（クロック遅
れ）がある場合を示している。
【００２１】一方、ラッチ回路１０２１にはデータ信号
（Ｉ）と、クロック信号（Ｇ）を反転回路１０４で反転
させた反転クロック信号が供給され、第４のデータ信号
が出力される。この第４のデータ信号はラッチ回路１０
２２に供給され、クロック信号（Ｇ）のタイミングに従
って第５のデータ信号が出力される。これら第４のデー
タ信号と第５のデータ信号はＥＯＲ回路１０２４により
排他的論理和演算される。図３（Ｓ）、（Ｔ）および
（Ｕ）は、これら第４のデータ信号、第５のデータ信号
及びＥＯＲ回路１０２４の出力信号の波形を示し、この
ように、ＥＯＲ回路１０２４の出力信号（Ｕ）はデータ
信号（Ｆ）が符号変化した場合のみ一定（クロック周期
の１／２）幅の正極パルスが出力される信号であり、こ
れは識別タイミングがずれても変化しない。
（Ｉ）と、クロック信号（Ｇ）を反転回路１０４で反転
させた反転クロック信号が供給され、第４のデータ信号
が出力される。この第４のデータ信号はラッチ回路１０
２２に供給され、クロック信号（Ｇ）のタイミングに従
って第５のデータ信号が出力される。これら第４のデー
タ信号と第５のデータ信号はＥＯＲ回路１０２４により
排他的論理和演算される。図３（Ｓ）、（Ｔ）および
（Ｕ）は、これら第４のデータ信号、第５のデータ信号
及びＥＯＲ回路１０２４の出力信号の波形を示し、この
ように、ＥＯＲ回路１０２４の出力信号（Ｕ）はデータ
信号（Ｆ）が符号変化した場合のみ一定（クロック周期
の１／２）幅の正極パルスが出力される信号であり、こ
れは識別タイミングがずれても変化しない。
【００２２】ＥＯＲ回路１０２３の出力信号（Ｒ）とＥ
ＯＲ回路１０２４の出力信号（Ｕ）は減算器１０２５に
より減算される。図３（Ｖ）はこの減算器１０２５の出
力信号の波形である。
ＯＲ回路１０２４の出力信号（Ｕ）は減算器１０２５に
より減算される。図３（Ｖ）はこの減算器１０２５の出
力信号の波形である。
【００２３】さらに、加算器１０３により、減算器１０
１５の出力信号（Ｑ）と減算器１０２５の出力信号
（Ｖ）とが加算され、その加算結果が位相誤差信号とし
て出力される。図３（Ｗ）はこの加算器１０３の出力信
号の波形であり、（Ｘ）はＬＰＦ１４を介して出力され
る最終的な位相誤差信号の波形である。
１５の出力信号（Ｑ）と減算器１０２５の出力信号
（Ｖ）とが加算され、その加算結果が位相誤差信号とし
て出力される。図３（Ｗ）はこの加算器１０３の出力信
号の波形であり、（Ｘ）はＬＰＦ１４を介して出力され
る最終的な位相誤差信号の波形である。
【００２４】可変遅延器１３は、この位相誤差信号
（Ｘ）により制御され、例えば位相誤差信号（Ｘ）が正
のときは遅延時間を小に（クロック信号（Ｇ）のタイミ
ングを進め）、負のときには遅延時間を大にする（クロ
ック信号（Ｇ）のタイミングを遅らす）動作をする。従
って、図３の破線で示したようにクロック遅れにより識
別タイミングがずれた場合でも、そのクロック遅れを補
償するように負帰還がかかるため、識別タイミングは常
に最適点となる。
（Ｘ）により制御され、例えば位相誤差信号（Ｘ）が正
のときは遅延時間を小に（クロック信号（Ｇ）のタイミ
ングを進め）、負のときには遅延時間を大にする（クロ
ック信号（Ｇ）のタイミングを遅らす）動作をする。従
って、図３の破線で示したようにクロック遅れにより識
別タイミングがずれた場合でも、そのクロック遅れを補
償するように負帰還がかかるため、識別タイミングは常
に最適点となる。
【００２５】図４は本発明によるディジタル情報再生装
置の他の実施例を示すブロック図であって、１２４は加
算器、１６は遅延器であり、図１に対応する部分には同
一符号を付けて重複する説明を省略する。
置の他の実施例を示すブロック図であって、１２４は加
算器、１６は遅延器であり、図１に対応する部分には同
一符号を付けて重複する説明を省略する。
【００２６】この実施例の特徴は、図４に示すように、
図１の実施例に示した可変遅延器１３を使用せず、位相
誤差検出回路１０で検出した位相誤差信号を加算器１２
４を介してＰＬＬ回路１２のＶＣＯ１２３に帰還する構
成とした点にある。また、遅延器１６は、固定的な回路
内遅延をある程度補正するためのものである。
図１の実施例に示した可変遅延器１３を使用せず、位相
誤差検出回路１０で検出した位相誤差信号を加算器１２
４を介してＰＬＬ回路１２のＶＣＯ１２３に帰還する構
成とした点にある。また、遅延器１６は、固定的な回路
内遅延をある程度補正するためのものである。
【００２７】ＶＣＯ１２３の発振周波数はクロック成分
抽出回路１１で抽出したクロック成分の周波数に同期
し、その位相は位相誤差検出回路１０で検出した位相誤
差信号により誤差（識別タイミングずれ）がなくなるよ
うに制御される。従って、図１の実施例と同様、ラッチ
回路７およびラッチ回路８での符号識別タイミングは常
に最適点が得られる。
抽出回路１１で抽出したクロック成分の周波数に同期
し、その位相は位相誤差検出回路１０で検出した位相誤
差信号により誤差（識別タイミングずれ）がなくなるよ
うに制御される。従って、図１の実施例と同様、ラッチ
回路７およびラッチ回路８での符号識別タイミングは常
に最適点が得られる。
【００２８】
【発明の効果】以上述べたように、本発明によれば、記
録媒体に記録されたディジタル情報信号をパーシャルレ
スポンスクラスIV方式を利用して検出するに際し、ディ
ジタル情報を識別するタイミングが常に最適となるよう
なクロック信号を再生することができ、これにより高密
度ディジタル記録システムを実現することができる。
録媒体に記録されたディジタル情報信号をパーシャルレ
スポンスクラスIV方式を利用して検出するに際し、ディ
ジタル情報を識別するタイミングが常に最適となるよう
なクロック信号を再生することができ、これにより高密
度ディジタル記録システムを実現することができる。
【図１】本発明によるディジタル情報再生装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示した実施例の各部動作を示す波形図で
ある。
ある。
【図３】図１における位相誤差検出回路の動作を示す波
形図である。
形図である。
【図４】本発明によるディジタル情報再生装置の他の実
施例を示すブロック図である。
施例を示すブロック図である。
４…等化回路、 ５…（１＋Ｄ）演算回路、 ６…３値／２値変換回路、 ７、８…ラッチ回路、 ９…ＯＲ回路、 １０…位相誤差検出回路、 １１…クロック成分抽出回路、 １２…ＰＬＬ回路、 １３…可変遅延器、 １４…ＬＰＦ、 ６１…正側コンパレータ、 ６２…負側コンパレータ、 １１１、１１２…２乗回路、 １２１…位相検波器、 １２２…ＬＰＦ、 １２３…ＶＣＯ、 １２４…加算器、 １０１１、１０１２、１０２１、１０２２…ラッチ回
路、 １０１３、１０１４、１０２３、１０２４…ＥＯＲ回
路、 １０１５、１０２５…減算器、 １０３…加算器。
路、 １０１３、１０１４、１０２３、１０２４…ＥＯＲ回
路、 １０１５、１０２５…減算器、 １０３…加算器。
Claims (4)
- 【請求項１】記録媒体からディジタル情報信号を読み取
る読取手段と、 該読取手段の出力信号をパーシャルレスポンスＰＲ
（１，−１）方式の信号となるように等化する等化手段
と、 該等化手段の出力信号とこれを１ビット遅延させた信号
とを加算し、（１＋Ｄ）の演算を行う演算手段と、 該演算手段の出力信号から元のディジタル情報信号の識
別する識別手段と、 該等化手段の出力信号から該元のディジタル情報信号の
識別のためのクロック信号を再生し、該識別手段に供給
するクロック再生手段とを備え、 該記録媒体に記録されたディジタル情報信号をパーシャ
ルレスポンス方式を利用して検出するディジタル情報再
生装置において、 該識別手段は、 該演算手段の出力信号を２値の信号に変換する,比較基
準レベルの異なる複数のコンパレート手段を備えた２値
化手段と、 該２値化手段の複数の出力信号をラッチする複数のラッ
チ手段と、 該複数のラッチ手段の複数の出力を合成する論理和手段
を備えた信号合成手段とからなり、 該クロック再生手段は、 前記等化手段の出力信号から該ディジタル情報のビット
周波数成分を抽出するビット周波数成分抽出手段と、 該ビット周波数成分抽出手段の出力信号に位相同期した
該クロック信号を発生するクロック信号発生手段と、 該クロック発生手段の出力信号を遅延させ、該複数のラ
ッチ手段にラッチパルスを供給する可変遅延手段と、 該可変遅延手段の出力信号と該２値化手段の複数の出力
信号との位相誤差を検出する位相誤差検出手段とからな
り、 該位相誤差検出手段の出力信号により該可変遅延手段の
遅延時間を制御するようになしたことを特徴とするディ
ジタル情報再生装置。 - 【請求項２】記録媒体からディジタル情報信号を読み取
る読取手段と、 該読取手段の出力信号をパーシャルレスポンスＰＲ
（１，−１）方式の信号となるように等化する等化手段
と、 該等化手段の出力信号とこれを１ビット遅延させた信号
とを加算し、（１＋Ｄ）の演算を行う演算手段と、 該演算手段の出力信号から元のディジタル情報信号の識
別する識別手段と、 該等化手段の出力信号から該元のディジタル情報信号の
識別のためのクロック信号を再生し、該識別手段に供給
するクロック再生手段とを備え、 該記録媒体に記録されたディジタル情報信号をパーシャ
ルレスポンス方式を利用して検出するディジタル情報再
生装置において、 該識別手段は、 該演算手段の出力信号を２値の信号に変換する,比較基
準レベルの異なる複数のコンパレート手段を備えた２値
化手段と、 該２値化手段の複数の出力信号をラッチする複数のラッ
チ手段と、 該複数のラッチ手段の複数の出力を合成する論理和手段
を備えた信号合成手段とからなり、 該クロック再生手段は、 該記等化手段の出力信号から該ディジタル情報のビット
周波数成分を抽出するビット周波数成分抽出手段と、 該複数のラッチ手段にラッチパルスを供給する電圧制御
発振手段と、 該ビット周波数成分抽出手段の出力信号を該電圧制御発
振手段の出力信号で位相検波する位相検波手段と、 該電圧制御発振手段の出力信号と該２値化手段の複数の
出力信号との位相誤差を検出する位相誤差検出手段と、 該位相検波手段の出力信号と該位相誤差検出手段の出力
信号を加算する加算手段とからなり、 該加算手段の出力信号により該電圧制御発振手段を制御
するようになしたことを特徴とするディジタル情報再生
装置。 - 【請求項３】請求項１または２において、 前記位相誤差検出手段は、 前記複数のラッチ手段の１つの出力信号を前記複数のラ
ッチ手段に供給される前記クロック信号の反転信号によ
りラッチする第２のラッチ手段と、 該第２のラッチ手段の出力信号を前記複数のラッチ手段
に供給される前記クロック信号によりラッチする第３の
ラッチ手段と、 前記２値化手段の１つの出力信号と前記複数のラッチ手
段の１つの出力信号との排他的論理和をとる第１の排他
的論理和手段と、 該第２のラッチ手段の出力信号と該第３のラッチ手段の
出力信号との排他的論理和をとる第２の排他的論理和手
段と、 該第１の排他的論理和手段の出力信号から該第２の排他
的論理和手段の出力信号を減算する減算手段とを、該複
数のラッチ手段それぞれに対応して複数備え、 さらに、該減算手段の複数の出力を加算する加算手段と
からなることを特徴とするディジタル情報再生装置。 - 【請求項４】請求項３において、 前記ビット周波数成分抽出手段は、前記等化手段の出力
信号を４乗する手段を含むことを特徴とするディジタル
情報再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP504394A JPH07211008A (ja) | 1994-01-21 | 1994-01-21 | ディジタル情報再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP504394A JPH07211008A (ja) | 1994-01-21 | 1994-01-21 | ディジタル情報再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211008A true JPH07211008A (ja) | 1995-08-11 |
Family
ID=11600409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP504394A Pending JPH07211008A (ja) | 1994-01-21 | 1994-01-21 | ディジタル情報再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211008A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654413B2 (en) | 1998-09-02 | 2003-11-25 | Fujitsu Limited | Phase synchronization method for extended partial response, and phase synchronization circuit and read channel circuit using this method |
| US7127665B2 (en) * | 2001-10-03 | 2006-10-24 | Sony Corporation | Trellis code detector and decoder |
-
1994
- 1994-01-21 JP JP504394A patent/JPH07211008A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654413B2 (en) | 1998-09-02 | 2003-11-25 | Fujitsu Limited | Phase synchronization method for extended partial response, and phase synchronization circuit and read channel circuit using this method |
| US7127665B2 (en) * | 2001-10-03 | 2006-10-24 | Sony Corporation | Trellis code detector and decoder |
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