JPH0721103A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH0721103A JPH0721103A JP5160946A JP16094693A JPH0721103A JP H0721103 A JPH0721103 A JP H0721103A JP 5160946 A JP5160946 A JP 5160946A JP 16094693 A JP16094693 A JP 16094693A JP H0721103 A JPH0721103 A JP H0721103A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 データ転送装置において、受信許可ビットと
受信ステータスのクリアを独立にし、プログラミングの
制限をなくすことを目的とする。 【構成】 直列のデータを受信し、直列のデータの一部
である１ビットを１ビット毎に移動し、受信した直列デ
ータを並列データに変換する機能を持った受信シフタ
と、受信動作の許可を制御するビットを記憶する制御レ
ジスタと、受信データのエラー情報を記憶するステータ
ス・レジスタと、受信許可ビットに影響されづ、ステー
タス・レジスタの内容をクリアするリセット信号生成回
路を備えた。
受信ステータスのクリアを独立にし、プログラミングの
制限をなくすことを目的とする。 【構成】 直列のデータを受信し、直列のデータの一部
である１ビットを１ビット毎に移動し、受信した直列デ
ータを並列データに変換する機能を持った受信シフタ
と、受信動作の許可を制御するビットを記憶する制御レ
ジスタと、受信データのエラー情報を記憶するステータ
ス・レジスタと、受信許可ビットに影響されづ、ステー
タス・レジスタの内容をクリアするリセット信号生成回
路を備えた。
Description
【０００１】
【産業上の利用分野】この発明は、並列データを直列デ
ータに変換して直列データの送受信を行なうデータ転送
装置に関するもので、特に、送受信の許可フラグによる
制御に係わるものである。
ータに変換して直列データの送受信を行なうデータ転送
装置に関するもので、特に、送受信の許可フラグによる
制御に係わるものである。
【０００２】
【従来の技術】従来のデータ転送装置では、受信許可フ
ラグをセットすることで、受信動作を開始する。また、
受信動作を完了する場合は、受信許可フラグをリセット
することで終了することができた。従来例としてシング
ル・チップ・マイクロコンピュータであるＭ３７７０２
が備える直列データ転送機能を例に示す。図１０にＭ３
７７０２のブロック構成を、図１１にＵＡＲＴｉ送受信
制御レジスタ１８００、図１２にＵＡＲＴｉ送受信モー
ドレジスタ９００、図１３に動作の様子を示すタイミン
グチャートを示す。
ラグをセットすることで、受信動作を開始する。また、
受信動作を完了する場合は、受信許可フラグをリセット
することで終了することができた。従来例としてシング
ル・チップ・マイクロコンピュータであるＭ３７７０２
が備える直列データ転送機能を例に示す。図１０にＭ３
７７０２のブロック構成を、図１１にＵＡＲＴｉ送受信
制御レジスタ１８００、図１２にＵＡＲＴｉ送受信モー
ドレジスタ９００、図１３に動作の様子を示すタイミン
グチャートを示す。
【０００３】図１０において、７０１はデータ・バス
（ＭＳＢ側）、７０２はデータ・バス（ＬＳＢ側）、７
０３はＵＡＲＴｉ受信バッファ・レジスタ、７０４はＵ
ＡＲＴｉ受信レジスタ、７０５はＵＡＲＴｉ送信レジス
タ、７０６はＵＡＲＴｉ送信バッファレジスタ、７０７
は受信制御回路、７０８は送信制御回路、７０９は１６
分周回路、７１０は２分周回路、７１１はボーレート発
生器を示す。
（ＭＳＢ側）、７０２はデータ・バス（ＬＳＢ側）、７
０３はＵＡＲＴｉ受信バッファ・レジスタ、７０４はＵ
ＡＲＴｉ受信レジスタ、７０５はＵＡＲＴｉ送信レジス
タ、７０６はＵＡＲＴｉ送信バッファレジスタ、７０７
は受信制御回路、７０８は送信制御回路、７０９は１６
分周回路、７１０は２分周回路、７１１はボーレート発
生器を示す。
【０００４】図１１において、８０１はエラーサムフラ
グ、８０２はパリテイエラーフラグ、８０３はフレーミ
ングエラーフラグ、８０４はオーバランエラーフラグ、
８０５は受信完了フラグ、８０６は受信許可ビット、８
０７は送信バッファ空フラグ、８０８は送信許可ビット
を示す。
グ、８０２はパリテイエラーフラグ、８０３はフレーミ
ングエラーフラグ、８０４はオーバランエラーフラグ、
８０５は受信完了フラグ、８０６は受信許可ビット、８
０７は送信バッファ空フラグ、８０８は送信許可ビット
を示す。
【０００５】図１２において、９０１はスリープ選択ビ
ット、９０２はパリテイ許可ビット、９０３はパリテイ
奇／偶選択ビット、９０４はストップビット長選択ビッ
ト、９０５は内／外部クロック選択ビット、９０６はシ
リアルＩ／Ｏモード選択ビットを示す。
ット、９０２はパリテイ許可ビット、９０３はパリテイ
奇／偶選択ビット、９０４はストップビット長選択ビッ
ト、９０５は内／外部クロック選択ビット、９０６はシ
リアルＩ／Ｏモード選択ビットを示す。
【０００６】以下に、従来例の特にＵＡＲＴにおける受
信動作について説明する。先ず、受信を開始する前にＵ
ＡＲＴｉ送受信モードレジスタ９００を設定し、基準ク
ロックの内／外部クロック選択、ストップビット長の選
択、パリテイ奇／偶、パリテイ許可、スリープ選択等を
行なう。また、ボーレート発生器７１１の正の整数値ｎ
を設定する。
信動作について説明する。先ず、受信を開始する前にＵ
ＡＲＴｉ送受信モードレジスタ９００を設定し、基準ク
ロックの内／外部クロック選択、ストップビット長の選
択、パリテイ奇／偶、パリテイ許可、スリープ選択等を
行なう。また、ボーレート発生器７１１の正の整数値ｎ
を設定する。
【０００７】次に、ＵＡＲＴｉ送受信制御レジスタ８０
０の受信許可ビット８０６をセットすることで転送デー
タの入力可能状態となる。ＲｘＤｉ端子からスタートビ
ットを入力すると受信を開始する。続いて受信データ、
最後にストップビットが入力される。ストップビットの
入力によって、受信データの完了を検出してＵＡＲＴｉ
送受信制御レジスタ８００に受信完了フラグ８０５をセ
ットする。また、受信完了の際にパリテイエラー、フレ
ーミングエラー或はオーバランエラーを検出した場合に
は、それぞれ、パリテイエラーフラグ８０２、フレーミ
ングエラーフラグ８０３、オーバランエラーフラグ８０
４をセットする。更に、何れかのエラーが発生した場合
には、エラーサムフラグをセットする。
０の受信許可ビット８０６をセットすることで転送デー
タの入力可能状態となる。ＲｘＤｉ端子からスタートビ
ットを入力すると受信を開始する。続いて受信データ、
最後にストップビットが入力される。ストップビットの
入力によって、受信データの完了を検出してＵＡＲＴｉ
送受信制御レジスタ８００に受信完了フラグ８０５をセ
ットする。また、受信完了の際にパリテイエラー、フレ
ーミングエラー或はオーバランエラーを検出した場合に
は、それぞれ、パリテイエラーフラグ８０２、フレーミ
ングエラーフラグ８０３、オーバランエラーフラグ８０
４をセットする。更に、何れかのエラーが発生した場合
には、エラーサムフラグをセットする。
【０００８】従来のＭ３７７０２ではＵＡＲＴｉ送受信
制御レジスタ１８００の受信許可ビット８０６を“０”
にした時に、受信完了フラグ８０５、パリテイエラーフ
ラグ８０２、フレーミングエラーフラグ８０３、オーバ
ランエラーフラグ８０４等も“０”にクリアされる。こ
の様子を図１３のタイミング・チャートに示す。
制御レジスタ１８００の受信許可ビット８０６を“０”
にした時に、受信完了フラグ８０５、パリテイエラーフ
ラグ８０２、フレーミングエラーフラグ８０３、オーバ
ランエラーフラグ８０４等も“０”にクリアされる。こ
の様子を図１３のタイミング・チャートに示す。
【０００９】
【発明が解決しようとする課題】従来例に示す様に、Ｕ
ＡＲＴｉ送受信制御レジスタ１８００の受信完了フラグ
８０５、パリテイエラーフラグ８０２、フレーミングエ
ラーフラグ８０３、オーバランエラーフラグ８０４等を
読み出す前に、受信許可ビット８０６を“０”にすると
上記フラグが全て、クリアされてしまう問題があった。
本発明では、従来例で上げた問題点を解決し、複数の直
列データを送受信する転送過程において、連続した転送
の途中でも、任意のデータ数の送受信完了で割込みをＣ
ＰＵに出力できる様にしたものである。
ＡＲＴｉ送受信制御レジスタ１８００の受信完了フラグ
８０５、パリテイエラーフラグ８０２、フレーミングエ
ラーフラグ８０３、オーバランエラーフラグ８０４等を
読み出す前に、受信許可ビット８０６を“０”にすると
上記フラグが全て、クリアされてしまう問題があった。
本発明では、従来例で上げた問題点を解決し、複数の直
列データを送受信する転送過程において、連続した転送
の途中でも、任意のデータ数の送受信完了で割込みをＣ
ＰＵに出力できる様にしたものである。
【００１０】
【課題を解決するための手段】この発明におけるデータ
転送装置は直列のデータを転送するデータ転送装置にお
いて、直列のデータの一部である１ビットを１ビット毎
に移動し、前記直列データを並列データに変換し、デー
タを記憶する機能を持った第１の記憶手段と、前記第１
の記憶手段で変換された前記並列のデータを入力とし、
前記並列のデータを記憶する第２の記憶手段と、前記直
列データ転送装置を制御する第１の制御手段と前記直列
データ転送装置の前記直列のデータの受信許可を示す情
報を記憶する第３の記憶手段と、前記直列のデータのエ
ラー情報を検出する第１のエラー検出手段と、前記第１
の制御手段に従って前記第１のエラー検出手段から前記
エラー情報を入力し、前記エラー情報を記憶する第４の
記憶手段、前記第４の記憶手段に記憶されている記憶値
を初期化する第１の初期化手段とを備え、前記第１の初
期化手段では、前記第３の記憶手段の記憶値とは独立に
前記第４の記憶手段に記憶されている記憶値を初期化し
たものである。
転送装置は直列のデータを転送するデータ転送装置にお
いて、直列のデータの一部である１ビットを１ビット毎
に移動し、前記直列データを並列データに変換し、デー
タを記憶する機能を持った第１の記憶手段と、前記第１
の記憶手段で変換された前記並列のデータを入力とし、
前記並列のデータを記憶する第２の記憶手段と、前記直
列データ転送装置を制御する第１の制御手段と前記直列
データ転送装置の前記直列のデータの受信許可を示す情
報を記憶する第３の記憶手段と、前記直列のデータのエ
ラー情報を検出する第１のエラー検出手段と、前記第１
の制御手段に従って前記第１のエラー検出手段から前記
エラー情報を入力し、前記エラー情報を記憶する第４の
記憶手段、前記第４の記憶手段に記憶されている記憶値
を初期化する第１の初期化手段とを備え、前記第１の初
期化手段では、前記第３の記憶手段の記憶値とは独立に
前記第４の記憶手段に記憶されている記憶値を初期化し
たものである。
【００１１】また、第２の発明に係るデータ転送装置
は、直列のデータを転送するデータ転送装置において、
直列のデータの一部である１ビットを１ビット毎に移動
し、前記直列データを並列データに変換し、データを記
憶する機能を持った第１の記憶手段と、前記第１の記憶
手段で変換された前記並列のデータを入力とし、前記並
列のデータを記憶する第２の記憶手段と、前記直列デー
タ転送装置を制御する第１の制御手段と前記直列データ
転送装置の前記直列のデータの受信許可を示す情報を記
憶する第３の記憶手段と、前記直列のデータのエラー情
報を検出する第１のエラー検出手段と、前記第１の制御
手段に従って前記第１のエラー検出手段から前記エラー
情報を入力し、前記エラー情報を記憶する第４の記憶手
段、前記第３の記憶手段からの信号を入力とし前記第４
の記憶手段に記憶されている記憶値を初期化する第２の
初期化手段とを備え、前記第２の初期化手段では、前記
第３の記憶手段に受信許可を示す情報を記憶した際に、
前記記憶した事を検出し前記第４の記憶手段に記憶され
ている記憶値を初期化したものである。
は、直列のデータを転送するデータ転送装置において、
直列のデータの一部である１ビットを１ビット毎に移動
し、前記直列データを並列データに変換し、データを記
憶する機能を持った第１の記憶手段と、前記第１の記憶
手段で変換された前記並列のデータを入力とし、前記並
列のデータを記憶する第２の記憶手段と、前記直列デー
タ転送装置を制御する第１の制御手段と前記直列データ
転送装置の前記直列のデータの受信許可を示す情報を記
憶する第３の記憶手段と、前記直列のデータのエラー情
報を検出する第１のエラー検出手段と、前記第１の制御
手段に従って前記第１のエラー検出手段から前記エラー
情報を入力し、前記エラー情報を記憶する第４の記憶手
段、前記第３の記憶手段からの信号を入力とし前記第４
の記憶手段に記憶されている記憶値を初期化する第２の
初期化手段とを備え、前記第２の初期化手段では、前記
第３の記憶手段に受信許可を示す情報を記憶した際に、
前記記憶した事を検出し前記第４の記憶手段に記憶され
ている記憶値を初期化したものである。
【００１２】
【作用】この発明においては、送信許可或は受信許可の
デス・イネーブルで、送信のステータス・フラグ或は受
信のステータス・フラグをクリアしないようにしたの
で、送信許可或は受信許可ビットの設定と送信のステー
タス或は受信のステータスの読み出しを独立にできる。
デス・イネーブルで、送信のステータス・フラグ或は受
信のステータス・フラグをクリアしないようにしたの
で、送信許可或は受信許可ビットの設定と送信のステー
タス或は受信のステータスの読み出しを独立にできる。
【００１３】
実施例１．図１〜図５に本発明の第１の実施例を示す。
図１は本発明の直列データ転送装置１０１同士を接続し
た様子を示す。図２には本発明の直列データ転送装置１
０１の内部構成を示す。図２に於て、１０２は受信許可
ビットをセットする制御レジスタ、１０３は受信完了時
の受信データのエラー内容を記憶するステータス・レジ
スタ、１０４は受信完了時の受信データのエラー内容を
生成するステータス信号生成部、１０５はデータの読み
出し／書き込みを行なうデータ・バス、１０６は受信完
了したデータを一旦記憶する受信データ・バッファ、１
０７は外部から入力された直列データを１ビットづつ移
動して並列データの変換する受信シフタ、１０８はスタ
ータス・レジスタ１０３をリセットする信号を生成する
リセット信号生成回路、１０９はステータス・レジスタ
１０３の読み出し及びステータス・レジスタ１０３の書
き込みを制御する受信制御回路を示す。
図１は本発明の直列データ転送装置１０１同士を接続し
た様子を示す。図２には本発明の直列データ転送装置１
０１の内部構成を示す。図２に於て、１０２は受信許可
ビットをセットする制御レジスタ、１０３は受信完了時
の受信データのエラー内容を記憶するステータス・レジ
スタ、１０４は受信完了時の受信データのエラー内容を
生成するステータス信号生成部、１０５はデータの読み
出し／書き込みを行なうデータ・バス、１０６は受信完
了したデータを一旦記憶する受信データ・バッファ、１
０７は外部から入力された直列データを１ビットづつ移
動して並列データの変換する受信シフタ、１０８はスタ
ータス・レジスタ１０３をリセットする信号を生成する
リセット信号生成回路、１０９はステータス・レジスタ
１０３の読み出し及びステータス・レジスタ１０３の書
き込みを制御する受信制御回路を示す。
【００１４】図３には図２中のステータス・レジスタ１
０３が４ビットの場合の例を示す。２０１はステータス
信号生成部１０２より出力されるステータス信号を記憶
するＤラッチ、２０２は受信制御回路１０９より出力さ
れるステータス読み出し信号に従って、先に記憶したＤ
ラッチ２０１の記憶値をデータ・バス１０５に出力する
トライステート・バッファ、２０３は論理を反転させる
インバータを示す。
０３が４ビットの場合の例を示す。２０１はステータス
信号生成部１０２より出力されるステータス信号を記憶
するＤラッチ、２０２は受信制御回路１０９より出力さ
れるステータス読み出し信号に従って、先に記憶したＤ
ラッチ２０１の記憶値をデータ・バス１０５に出力する
トライステート・バッファ、２０３は論理を反転させる
インバータを示す。
【００１５】図４には図３中のＤラッチ２０１の構成例
を示す。２０４はトランスファー・ゲート２０５はリセ
ット信号生成回路から出力される信号を入力するＮＡＮ
Ｄ回路を示す。図５には制御レジスタ１０２の受信許可
フラグを“０”にした時のステータス・レジスタ１０３
の様子を示す。
を示す。２０４はトランスファー・ゲート２０５はリセ
ット信号生成回路から出力される信号を入力するＮＡＮ
Ｄ回路を示す。図５には制御レジスタ１０２の受信許可
フラグを“０”にした時のステータス・レジスタ１０３
の様子を示す。
【００１６】以下に、本発明の第１の実施例の動作につ
いて説明をする。先ず、初期化された状態、即ちリセッ
ト信号が入力された直後では、制御レジスタ１０２及び
ステータス・レジスタ１０３は初期化されて、制御レジ
スタ１０２の受信許可ビット及びステータス・レジスタ
１０３の４ビットのエラーフラグは、“０”にリセット
されている。
いて説明をする。先ず、初期化された状態、即ちリセッ
ト信号が入力された直後では、制御レジスタ１０２及び
ステータス・レジスタ１０３は初期化されて、制御レジ
スタ１０２の受信許可ビット及びステータス・レジスタ
１０３の４ビットのエラーフラグは、“０”にリセット
されている。
【００１７】受信動作の開始は制御レジスタ１０２の受
信許可ビットを“１”にセットすることで、受信データ
の入力可能状態となる。外部から入力されて直列の受信
データは受信シフタ１０７で１ビットづつ移動して、並
列のデータに変換される。直列の受信データの最後のビ
ットを受信すると受信シフタ１０７では、並列に変換し
た受信データを受信データ・バッファ１０６に入力す
る。
信許可ビットを“１”にセットすることで、受信データ
の入力可能状態となる。外部から入力されて直列の受信
データは受信シフタ１０７で１ビットづつ移動して、並
列のデータに変換される。直列の受信データの最後のビ
ットを受信すると受信シフタ１０７では、並列に変換し
た受信データを受信データ・バッファ１０６に入力す
る。
【００１８】一方、ステータス信号生成回路１０４で
は、受信データを基にステータス情報、即ち、エラーの
有無の情報を生成する。また、受信制御回路１０９から
出力されるステータス書き込み信号に従って受信データ
のエラー情報をステータス・レジスタ１０３に書き込
む。ＣＰＵでは、受信制御回路１０９から受信完了の割
込みを受けて、受信データ・バッファ１０６から受信デ
ータを、また、ステータス・レジスタ１０３から受信デ
ータのエラー情報を読み出しデータ・バス１０５にロー
ドされ、ＣＰＵに転送される。
は、受信データを基にステータス情報、即ち、エラーの
有無の情報を生成する。また、受信制御回路１０９から
出力されるステータス書き込み信号に従って受信データ
のエラー情報をステータス・レジスタ１０３に書き込
む。ＣＰＵでは、受信制御回路１０９から受信完了の割
込みを受けて、受信データ・バッファ１０６から受信デ
ータを、また、ステータス・レジスタ１０３から受信デ
ータのエラー情報を読み出しデータ・バス１０５にロー
ドされ、ＣＰＵに転送される。
【００１９】以下同様にして、次の直列の受信データの
受信を開始する。受信シフタ１０７で直列のデータを並
列のデータに変換された受信データは、受信データ・バ
ッファ１０６に書き込まれ、また、ステータス信号生成
部１０４で生成されたエラー情報は、ステータス・レジ
スタ１０３に書き込まれる。
受信を開始する。受信シフタ１０７で直列のデータを並
列のデータに変換された受信データは、受信データ・バ
ッファ１０６に書き込まれ、また、ステータス信号生成
部１０４で生成されたエラー情報は、ステータス・レジ
スタ１０３に書き込まれる。
【００２０】今回の受信データの完了時後、制御レジス
タ１０２の受信許可ビットがセットされていると、更
に、次の直列データの受信を開始してしまう。そのた
め、次の直列データの受信を開始しない様に、受信完了
後、直ちに制御レジスタ１０２の受信許可ビットを
“０”にリセットする必要がある。しかし、本発明の直
列データ転送装置１０１では、制御レジスタ１０２の受
信許可ビットを“０”にリセットしても、ステータス・
レジスタ１０３のエラー情報は“０”にリセットされな
い。即ち、ステータス・レジスタ１０３のリセット信号
を生成するリセット信号生成回路１０８では、制御レジ
スタ１０２の受信許可ビットを“０”にしてもリセット
信号を生成しないようにした。この様子を、図５のタイ
ミングチャートに示す。
タ１０２の受信許可ビットがセットされていると、更
に、次の直列データの受信を開始してしまう。そのた
め、次の直列データの受信を開始しない様に、受信完了
後、直ちに制御レジスタ１０２の受信許可ビットを
“０”にリセットする必要がある。しかし、本発明の直
列データ転送装置１０１では、制御レジスタ１０２の受
信許可ビットを“０”にリセットしても、ステータス・
レジスタ１０３のエラー情報は“０”にリセットされな
い。即ち、ステータス・レジスタ１０３のリセット信号
を生成するリセット信号生成回路１０８では、制御レジ
スタ１０２の受信許可ビットを“０”にしてもリセット
信号を生成しないようにした。この様子を、図５のタイ
ミングチャートに示す。
【００２１】上記、本発明のデータ転送装置１０１で示
した様に、制御レジスタ１０２の受信許可ビットの
“０”にリセットしても、ステータス・レジスタ１０３
のリセット信号を生成しない様にしたことで、ステータ
ス・レジスタ１０３の情報の破壊を防ぐ。そのため、受
信許可ビットのリセットとステータス・レジスタの読み
だしを独立に行なう事が出来、直列データ転送装置に係
わるプログラムの作成の際、ステータス・レジスタ１０
３の読みだしと制御レジスタ１０２の受信許可ビットの
リセットの順番の制限がなくなり自由にプログラミング
することができる。
した様に、制御レジスタ１０２の受信許可ビットの
“０”にリセットしても、ステータス・レジスタ１０３
のリセット信号を生成しない様にしたことで、ステータ
ス・レジスタ１０３の情報の破壊を防ぐ。そのため、受
信許可ビットのリセットとステータス・レジスタの読み
だしを独立に行なう事が出来、直列データ転送装置に係
わるプログラムの作成の際、ステータス・レジスタ１０
３の読みだしと制御レジスタ１０２の受信許可ビットの
リセットの順番の制限がなくなり自由にプログラミング
することができる。
【００２２】実施例２．図６〜図９に本発明の第２の実
施例を示す。図６には本発明の直列データ転送装置１０
１の内部構成を示す。図６に於て、１０２は受信許可ビ
ットをセットする制御レジスタ、１０３は受信完了時の
受信データのエラー内容を記憶するステータス・レジス
タ１０４は受信完了時の受信データのエラー内容を生成
するステータス信号生成部、１０５はデータの読み出し
／書き込みを行なうデータ・バス、１０６は受信完了し
たデータを一旦記憶する受信データ・バッファ、１０７
は外部から入力された直列データを１ビットづつ移動し
て並列データの変換する受信シフタ、６０１は制御レジ
スタ１０２の受信許可ビットよりステータス・レジスタ
１０３をリセットする信号を生成するリセット信号生成
回路、１０９はステータス・レジスタ１０３の読み出し
及びステータス・レジスタ１０３の書き込みを制御する
受信制御回路を示す。
施例を示す。図６には本発明の直列データ転送装置１０
１の内部構成を示す。図６に於て、１０２は受信許可ビ
ットをセットする制御レジスタ、１０３は受信完了時の
受信データのエラー内容を記憶するステータス・レジス
タ１０４は受信完了時の受信データのエラー内容を生成
するステータス信号生成部、１０５はデータの読み出し
／書き込みを行なうデータ・バス、１０６は受信完了し
たデータを一旦記憶する受信データ・バッファ、１０７
は外部から入力された直列データを１ビットづつ移動し
て並列データの変換する受信シフタ、６０１は制御レジ
スタ１０２の受信許可ビットよりステータス・レジスタ
１０３をリセットする信号を生成するリセット信号生成
回路、１０９はステータス・レジスタ１０３の読み出し
及びステータス・レジスタ１０３の書き込みを制御する
受信制御回路を示す。
【００２３】図７には図６中のステータス・レジスタ１
０３が４ビットの場合の例を示す。２０１はステータス
信号生成部１０２より出力されるステータス信号を記憶
するＤラッチ、２０２は受信制御回路１０９より出力さ
れるステータス読み出し信号に従って、先に記憶したＤ
ラッチ２０１の記憶値をデータ・バス１０５に出力する
トライステート・バッファ６０３は制御レジスタ１０２
の受信許可ビットをセットすると出力される受信許可信
号を受けて受信許可信号が入力されたことを検出する受
信許可検出回路、６０２は外部から入力されるリセット
信号と受信検出回路の出力信号の論理和をとるＮＯＲ回
路を示す。
０３が４ビットの場合の例を示す。２０１はステータス
信号生成部１０２より出力されるステータス信号を記憶
するＤラッチ、２０２は受信制御回路１０９より出力さ
れるステータス読み出し信号に従って、先に記憶したＤ
ラッチ２０１の記憶値をデータ・バス１０５に出力する
トライステート・バッファ６０３は制御レジスタ１０２
の受信許可ビットをセットすると出力される受信許可信
号を受けて受信許可信号が入力されたことを検出する受
信許可検出回路、６０２は外部から入力されるリセット
信号と受信検出回路の出力信号の論理和をとるＮＯＲ回
路を示す。
【００２４】図８には図７中の受信許可検出回路６０３
の構成例を示す。６０５は制御レジスタ１０２から出力
される受信許可信号を遅延させる遅延回路、６０４はイ
ンバータ６０５で反転し遅延した受信許可信号と直接入
力される受信許可信号の論理積をとるＡＮＤ回路を示
す。この受信許可検出回路６０３では、上記の構成をと
る事により受信許可信号が入力されて際に、パルスを発
生させることができる。
の構成例を示す。６０５は制御レジスタ１０２から出力
される受信許可信号を遅延させる遅延回路、６０４はイ
ンバータ６０５で反転し遅延した受信許可信号と直接入
力される受信許可信号の論理積をとるＡＮＤ回路を示
す。この受信許可検出回路６０３では、上記の構成をと
る事により受信許可信号が入力されて際に、パルスを発
生させることができる。
【００２５】以下に、本発明の第２の実施例の動作につ
いて説明をする。本発明の第２の実施例は、先に説明し
た本発明の第１の実施例と同様の受信動作を行なう。先
ず、初期化された状態、即ちリセット信号が入力された
直後では、制御レジスタ１０２及びステータス・レジス
タ１０３は初期化されて、制御レジスタ１０２の受信許
可ビット及びステータス・レジスタ１０３の４ビットの
エラーフラグは、全て“０”にリセットされている。
いて説明をする。本発明の第２の実施例は、先に説明し
た本発明の第１の実施例と同様の受信動作を行なう。先
ず、初期化された状態、即ちリセット信号が入力された
直後では、制御レジスタ１０２及びステータス・レジス
タ１０３は初期化されて、制御レジスタ１０２の受信許
可ビット及びステータス・レジスタ１０３の４ビットの
エラーフラグは、全て“０”にリセットされている。
【００２６】受信動作の開始は制御レジスタ１０２の受
信許可ビットを“１”にセットすることで、受信データ
の入力可能状態となる。外部から入力されて直列の受信
データは受信シフタ１０７で１ビットづつ移動して、並
列のデータに変換される。直列の受信データの最後のビ
ットを受信すると受信シフタ１０７では、並列に変換し
た受信データを受信データ・バッファ１０６に入力す
る。
信許可ビットを“１”にセットすることで、受信データ
の入力可能状態となる。外部から入力されて直列の受信
データは受信シフタ１０７で１ビットづつ移動して、並
列のデータに変換される。直列の受信データの最後のビ
ットを受信すると受信シフタ１０７では、並列に変換し
た受信データを受信データ・バッファ１０６に入力す
る。
【００２７】一方、ステータス信号生成回路１０４で
は、受信データを基にステータス情報、即ち、エラーの
有無の情報を生成する。また、受信制御回路１０９から
出力されるステータス書き込み信号に従って受信データ
のエラー情報をステータス・レジスタ１０３に書き込
む。ＣＰＵでは、受信制御回路１０９から受信完了の割
込みを受けて、受信データ・バッファ１０６から受信デ
ータを、また、ステータス・レジスタ１０３から受信デ
ータのエラー情報を読み出しデータ・バス１０５にロー
ドされ、ＣＰＵに転送される。
は、受信データを基にステータス情報、即ち、エラーの
有無の情報を生成する。また、受信制御回路１０９から
出力されるステータス書き込み信号に従って受信データ
のエラー情報をステータス・レジスタ１０３に書き込
む。ＣＰＵでは、受信制御回路１０９から受信完了の割
込みを受けて、受信データ・バッファ１０６から受信デ
ータを、また、ステータス・レジスタ１０３から受信デ
ータのエラー情報を読み出しデータ・バス１０５にロー
ドされ、ＣＰＵに転送される。
【００２８】以下同様にして、次の直列の受信データの
受信を開始する。受信シフタ１０７で直列のデータを並
列のデータに変換された受信データは、受信データ・バ
ッファ１０６に書き込まれ、また、ステータス信号生成
部１０４で生成されたエラー情報は、ステータス・レジ
スタ１０３に書き込まれる。
受信を開始する。受信シフタ１０７で直列のデータを並
列のデータに変換された受信データは、受信データ・バ
ッファ１０６に書き込まれ、また、ステータス信号生成
部１０４で生成されたエラー情報は、ステータス・レジ
スタ１０３に書き込まれる。
【００２９】今回の受信データの完了後、制御レジスタ
１０２の受信許可ビットがセットされていると、更に、
次の直列データの受信を開始してしまう。そのため、次
の直列データの受信を開始しない様に、受信完了後、直
ちに制御レジスタ１０２の受信許可ビットを“０”にリ
セットする必要がある。しかし、本発明の直列データ転
送装置１０１では、制御レジスタ１０２の受信許可ビッ
トを“０”にリセットしても、ステータス・レジスタ１
０３のエラー情報は“０”にリセットされない。即ち、
ステータス・レジスタ１０３のリセット信号を生成する
リセット信号生成回路１０８では、制御レジスタ１０２
の受信許可ビットを“０”にしてもリセット信号を生成
しないようした。
１０２の受信許可ビットがセットされていると、更に、
次の直列データの受信を開始してしまう。そのため、次
の直列データの受信を開始しない様に、受信完了後、直
ちに制御レジスタ１０２の受信許可ビットを“０”にリ
セットする必要がある。しかし、本発明の直列データ転
送装置１０１では、制御レジスタ１０２の受信許可ビッ
トを“０”にリセットしても、ステータス・レジスタ１
０３のエラー情報は“０”にリセットされない。即ち、
ステータス・レジスタ１０３のリセット信号を生成する
リセット信号生成回路１０８では、制御レジスタ１０２
の受信許可ビットを“０”にしてもリセット信号を生成
しないようした。
【００３０】更に、本発明の第２の実施例では、再び、
受信動作を開始する場合について説明する。一旦、受信
動作を終了した後、再び受信動作を再開する場合、前回
受信完了した受信データのステータス情報、即ち、エラ
ー情報はクリアする必要がある。そのため、制御レジス
タ１０２の受信許可ビットに“１”をセットした時に、
前回のステータス・レジスタの記憶値をクリアする様に
した。
受信動作を開始する場合について説明する。一旦、受信
動作を終了した後、再び受信動作を再開する場合、前回
受信完了した受信データのステータス情報、即ち、エラ
ー情報はクリアする必要がある。そのため、制御レジス
タ１０２の受信許可ビットに“１”をセットした時に、
前回のステータス・レジスタの記憶値をクリアする様に
した。
【００３１】制御レジスタ１０２では、受信許可ビット
がセットされるとリセット信号生成回路６０１に受信許
可信号を出力する。リセット信号生成回路６０１の受信
許可検出回路６０３で受信許可信号が入力されると、検
出信号としてパルスを生成する。更に、受信許可検出回
路６０３から出力された検出信号はＮＯＲ回路６０２を
へて、ステータス・レジスタ・リセット信号となる。こ
の信号が、ステータス・レジスタ１０３の各Ｄラッチ２
０１に入力されて、受信動作の再開始時に旧ステータス
・レジスタの内容をクリアすることができる。この様子
を、図９のタイミングチャートに示す。
がセットされるとリセット信号生成回路６０１に受信許
可信号を出力する。リセット信号生成回路６０１の受信
許可検出回路６０３で受信許可信号が入力されると、検
出信号としてパルスを生成する。更に、受信許可検出回
路６０３から出力された検出信号はＮＯＲ回路６０２を
へて、ステータス・レジスタ・リセット信号となる。こ
の信号が、ステータス・レジスタ１０３の各Ｄラッチ２
０１に入力されて、受信動作の再開始時に旧ステータス
・レジスタの内容をクリアすることができる。この様子
を、図９のタイミングチャートに示す。
【００３２】上記、本発明の第２の直列データ転送装置
１０１で示した様に、制御レジスタ１０２の受信許可ビ
ットを“１”にセットして再開する場合に、不要な旧受
信データのステータス・レジスタ１０３の内容を再開時
にクリアする様にした。そのため、再開する度に、不要
な旧受信データのステータス・レジスタ１０３の内容を
クリアする作業を不要にした。
１０１で示した様に、制御レジスタ１０２の受信許可ビ
ットを“１”にセットして再開する場合に、不要な旧受
信データのステータス・レジスタ１０３の内容を再開時
にクリアする様にした。そのため、再開する度に、不要
な旧受信データのステータス・レジスタ１０３の内容を
クリアする作業を不要にした。
【００３３】
【発明の効果】制御レジスタの受信許可ビットで、受信
データのステータス・レジスタ値をクリアしない様にし
たので、直列データ転送装置に関するプログラムを作成
する場合、受信許可ビットのクリアとステータス・レジ
スタの読み出しの順番の制限がなく、自由にプログラム
することができる。
データのステータス・レジスタ値をクリアしない様にし
たので、直列データ転送装置に関するプログラムを作成
する場合、受信許可ビットのクリアとステータス・レジ
スタの読み出しの順番の制限がなく、自由にプログラム
することができる。
【図１】本発明の第１の実施例の直列データ転送装置を
示した図である。
示した図である。
【図２】本発明の第１の実施例のブロック構成図であ
る。
る。
【図３】本発明の第１の実施例のステータス・レジスタ
を示した図である。
を示した図である。
【図４】本発明の第１の実施例のＤラッチを示した図で
ある。
ある。
【図５】本発明の第１の実施例のタイミングチャートで
ある。
ある。
【図６】本発明の第２の実施例のブロック構成図であ
る。
る。
【図７】本発明の第２の実施例のステータス・レジスタ
を示した図である。
を示した図である。
【図８】本発明の第２の実施例のリセット信号生成回路
を示した図である。
を示した図である。
【図９】本発明の第２の実施例のタイミングチャートで
ある。
ある。
【図１０】従来例のブロック構成図である。
【図１１】従来例の制御レジスタを示した図である。
【図１２】従来例のモードレジスタを示した図である。
【図１３】従来例のタイミングチャートである。
１０１ 直列データ転送装置 １０２ 制御レジスタ １０３ ステータス・レジスタ １０４ ステータス信号生成部 １０５ データ・バス １０６ 受信データ・バッファ １０７ 受信シフタ １０８ リセット信号生成回路 １０９ 受信制御回路 ２０１ Ｄラッチ ２０２ トライステート・バッファ ２０３ インバータ ２０４ トランスファー・ゲート ２０５ ＮＡＮＤ回路 ６０２ ＮＯＲ回路 ６０３ 受信許可検出回路 ６０４ ＡＮＤ回路 ６０５ 遅延回路
Claims (2)
- 【請求項１】 直列のデータを転送するデータ転送装置
において、 直列のデータの一部である１ビットを１ビット毎に移動
し、前記直列データを並列データに変換し、データを記
憶する機能を持った第１の記憶手段と、 前記第１の記憶手段で変換された前記並列のデータを入
力とし、前記並列のデータを記憶する第２の記憶手段
と、 前記直列データ転送装置を制御する第１の制御手段と前
記直列データ転送装置の前記直列のデータの受信許可を
示す情報を記憶する第３の記憶手段と、 前記直列のデータのエラー情報を検出する第１のエラー
検出手段と、 前記第１の制御手段に従って前記第１のエラー検出手段
から前記エラー情報を入力し、前記エラー情報を記憶す
る第４の記憶手段、 前記第４の記憶手段に記憶されている記憶値を初期化す
る第１の初期化手段とを備え、 前記第１の初期化手段では、前記第３の記憶手段の記憶
値とは独立に前記第４の記憶手段に記憶されている記憶
値を初期化することを特徴とするデータ転送装置。 - 【請求項２】 直列のデータを転送するデータ転送装置
において、 直列のデータの一部である１ビットを１ビット毎に移動
し、前記直列データを並列データに変換し、データを記
憶する機能を持った第１の記憶手段と、 前記第１の記憶手段で変換された前記並列のデータを入
力とし、前記並列のデータを記憶する第２の記憶手段
と、 前記直列データ転送装置を制御する第１の制御手段と前
記直列データ転送装置の前記直列のデータの受信許可を
示す情報を記憶する第３の記憶手段と、 前記直列のデータのエラー情報を検出する第１のエラー
検出手段と、 前記第１の制御手段に従って前記第１のエラー検出手段
から前記エラー情報を入力し、前記エラー情報を記憶す
る第４の記憶手段、 前記第３の記憶手段からの信号を入力とし前記第４の記
憶手段に記憶されている記憶値を初期化する第２の初期
化手段とを備え、 前記第２の初期化手段では、前記第３の記憶手段に受信
許可を示す情報を記憶した際に、前記記憶した事を検出
し前記第４の記憶手段に記憶されている記憶値を初期化
する事を特徴とするデータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160946A JPH0721103A (ja) | 1993-06-30 | 1993-06-30 | データ転送装置 |
| US08/268,582 US5617433A (en) | 1993-06-30 | 1994-06-30 | Serial data transfer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160946A JPH0721103A (ja) | 1993-06-30 | 1993-06-30 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721103A true JPH0721103A (ja) | 1995-01-24 |
Family
ID=15725638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160946A Pending JPH0721103A (ja) | 1993-06-30 | 1993-06-30 | データ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617433A (ja) |
| JP (1) | JPH0721103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073023A (ja) * | 2005-08-12 | 2007-03-22 | Ricoh Co Ltd | 通信装置、画像形成装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222464A (ja) * | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 同期式直列データ転送装置 |
| US6535917B1 (en) * | 1998-02-09 | 2003-03-18 | Reuters, Ltd. | Market data domain and enterprise system implemented by a master entitlement processor |
| DE10030158A1 (de) * | 2000-06-20 | 2002-01-03 | Bayerische Motoren Werke Ag | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
| US7549094B2 (en) * | 2005-01-09 | 2009-06-16 | Moxa Technologies Co., Ltd. | Method for receiving data by a universal asynchronous receiver transmitter |
| DE102010003538A1 (de) | 2010-03-31 | 2011-10-06 | Robert Bosch Gmbh | Verfahren zur Überprüfung von Signal- und Modulaktivitäten in einem Timermodul und Timermodul |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346440A (en) * | 1978-06-30 | 1982-08-24 | Motorola, Inc. | Advanced data link controller |
| US5151999A (en) * | 1986-03-31 | 1992-09-29 | Wang Laboratories, Inc. | Serial communications controller for transfer of successive data frames with storage of supplemental data and word counts |
| US4823312A (en) * | 1986-10-30 | 1989-04-18 | National Semiconductor Corp. | Asynchronous communications element |
| US4949333A (en) * | 1987-04-02 | 1990-08-14 | Advanced Micro Devices, Inc. | Enhanced universal asynchronous receiver-transmitter |
| US5226173A (en) * | 1988-05-06 | 1993-07-06 | Hitachi, Ltd. | Integrated data processor having mode control register for controlling operation mode of serial communication unit |
-
1993
- 1993-06-30 JP JP5160946A patent/JPH0721103A/ja active Pending
-
1994
- 1994-06-30 US US08/268,582 patent/US5617433A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073023A (ja) * | 2005-08-12 | 2007-03-22 | Ricoh Co Ltd | 通信装置、画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5617433A (en) | 1997-04-01 |
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