JPH07211861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07211861A JPH07211861A JP550394A JP550394A JPH07211861A JP H07211861 A JPH07211861 A JP H07211861A JP 550394 A JP550394 A JP 550394A JP 550394 A JP550394 A JP 550394A JP H07211861 A JPH07211861 A JP H07211861A
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Abstract
(57)【要約】 （修正有）
【目的】高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯＳＦＥＴ
を集積したシリコン基板上にフローティングキャパシタ
ンスを内蔵させた半導体装置を少ない工程数で製造す
る。 【構成】フローティングキャパシタンスの下部導体の第
一多結晶Ｓｉ層３と同時に薄いゲート酸化膜１２の上に
低耐圧ＭＯＳＦＥＴのゲート電極層１３を形成し、その
上に形成する中間誘電体層と同時に高耐圧ＭＯＳＦＥＴ
の厚いゲート酸化膜１４で形成し、キャパシタの上部導
体の多結晶Ｓｉ層５と同時に高耐圧ＭＯＳＦＥＴのゲー
ト電極層１５を形成する。
を集積したシリコン基板上にフローティングキャパシタ
ンスを内蔵させた半導体装置を少ない工程数で製造す
る。 【構成】フローティングキャパシタンスの下部導体の第
一多結晶Ｓｉ層３と同時に薄いゲート酸化膜１２の上に
低耐圧ＭＯＳＦＥＴのゲート電極層１３を形成し、その
上に形成する中間誘電体層と同時に高耐圧ＭＯＳＦＥＴ
の厚いゲート酸化膜１４で形成し、キャパシタの上部導
体の多結晶Ｓｉ層５と同時に高耐圧ＭＯＳＦＥＴのゲー
ト電極層１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングキャパ
シタンス内蔵のＭＯＳ型電界効果トランジスタ (ＭＯＳ
ＦＥＴ) を含む半導体装置の製造方法に関する。
シタンス内蔵のＭＯＳ型電界効果トランジスタ (ＭＯＳ
ＦＥＴ) を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】フローティングキャパシタンスを含むＩ
ＣにはデバイスとしてＭＯＳＦＥＴが多く用いられてい
る。図２は、フローティングキャパシタンスを内蔵した
従来のＭＯＳＦＥＴを示す。ＭＯＳＦＥＴはＰ形シリコ
ン (Ｓｉ) 基板１、その表面層に形成されたＮ++ソー
ス、ドレイン領域１１およびその間の表面上にゲート酸
化膜１２を介して多結晶Ｓｉにより形成されたゲート電
極１３からなる。フローティングキャパシタンスは、基
板１上の厚い酸化膜２の上に形成された第一多結晶Ｓｉ
層３、その表面を酸化することにより形成されたＳｉＯ
2 膜４および、その上に積層された第二多結晶Ｓｉ層５
とからなる。ソース、ドレイン領域１１、第一、第二多
結晶Ｓｉ層３、５には、層間絶縁膜６にあけられた接触
孔でＡｌ配線７が接触している。
ＣにはデバイスとしてＭＯＳＦＥＴが多く用いられてい
る。図２は、フローティングキャパシタンスを内蔵した
従来のＭＯＳＦＥＴを示す。ＭＯＳＦＥＴはＰ形シリコ
ン (Ｓｉ) 基板１、その表面層に形成されたＮ++ソー
ス、ドレイン領域１１およびその間の表面上にゲート酸
化膜１２を介して多結晶Ｓｉにより形成されたゲート電
極１３からなる。フローティングキャパシタンスは、基
板１上の厚い酸化膜２の上に形成された第一多結晶Ｓｉ
層３、その表面を酸化することにより形成されたＳｉＯ
2 膜４および、その上に積層された第二多結晶Ｓｉ層５
とからなる。ソース、ドレイン領域１１、第一、第二多
結晶Ｓｉ層３、５には、層間絶縁膜６にあけられた接触
孔でＡｌ配線７が接触している。
【０００３】
【発明が解決しようとする課題】このような半導体装置
のＭＯＳＦＥＴの一部を高耐圧化するには、そのＭＯＳ
ＦＥＴのゲート酸化膜１２を厚くすることと、ソース、
ドレイン領域１１のゲート側に低不純物濃度のＮ形オフ
セット領域を形成する方法による。しかし一部のＭＯＳ
ＦＥＴを高耐圧化するために全部のゲート酸化膜を厚く
することは、ＭＯＳＦＥＴの微細化に反し、素子の機能
も低下する。また、厚さの異なるゲート酸化膜を形成す
ることは、製造プロセス工程を長くし、コストアップの
要因となる。
のＭＯＳＦＥＴの一部を高耐圧化するには、そのＭＯＳ
ＦＥＴのゲート酸化膜１２を厚くすることと、ソース、
ドレイン領域１１のゲート側に低不純物濃度のＮ形オフ
セット領域を形成する方法による。しかし一部のＭＯＳ
ＦＥＴを高耐圧化するために全部のゲート酸化膜を厚く
することは、ＭＯＳＦＥＴの微細化に反し、素子の機能
も低下する。また、厚さの異なるゲート酸化膜を形成す
ることは、製造プロセス工程を長くし、コストアップの
要因となる。
【０００４】本発明の目的は、このような問題を解決
し、フローティングキャパシタンスを内蔵したＭＯＳＦ
ＥＴの高耐圧化を製造プロセス工程を長くしないで実現
できる半導体装置の製造方法を提供することにある。
し、フローティングキャパシタンスを内蔵したＭＯＳＦ
ＥＴの高耐圧化を製造プロセス工程を長くしないで実現
できる半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ＭＯＳＦＥＴが集積されるシリコン基
板上に絶縁層を介して第一多結晶シリコン層、誘電体
層、第二多結晶シリコン層のこの順の積層からなる内蔵
フローティングキャパシタンスを有する半導体装置の製
造方法において、低耐圧ＭＯＳＦＥＴのゲート電極を薄
いゲート絶縁膜上に前記第一多結晶シリコン層と同時に
堆積した多結晶シリコン層から、高耐圧ＭＯＳＦＥＴの
ゲート電極を厚いゲート絶縁膜上に前記第二多結晶シリ
コン層と同時に堆積した多結晶シリコン層からそれぞれ
形成するものとする。フローティングキャパシタンスの
誘電体層を第一多結晶シリコン層の表面層の熱酸化によ
り形成し、その際シリコン基板上に形成される熱酸化膜
を高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜とすることが
良い方法である。また、フローティングキャパシタンス
の誘電体層をＣＶＤ法による絶縁膜により形成し、その
際高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜の少なくとも
一部を形成することも良い方法である。ＣＶＤ法による
絶縁膜がシリコン酸化膜であっても、タンタル酸化膜で
あってもよい。
めに、本発明は、ＭＯＳＦＥＴが集積されるシリコン基
板上に絶縁層を介して第一多結晶シリコン層、誘電体
層、第二多結晶シリコン層のこの順の積層からなる内蔵
フローティングキャパシタンスを有する半導体装置の製
造方法において、低耐圧ＭＯＳＦＥＴのゲート電極を薄
いゲート絶縁膜上に前記第一多結晶シリコン層と同時に
堆積した多結晶シリコン層から、高耐圧ＭＯＳＦＥＴの
ゲート電極を厚いゲート絶縁膜上に前記第二多結晶シリ
コン層と同時に堆積した多結晶シリコン層からそれぞれ
形成するものとする。フローティングキャパシタンスの
誘電体層を第一多結晶シリコン層の表面層の熱酸化によ
り形成し、その際シリコン基板上に形成される熱酸化膜
を高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜とすることが
良い方法である。また、フローティングキャパシタンス
の誘電体層をＣＶＤ法による絶縁膜により形成し、その
際高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜の少なくとも
一部を形成することも良い方法である。ＣＶＤ法による
絶縁膜がシリコン酸化膜であっても、タンタル酸化膜で
あってもよい。
【０００６】
【作用】低耐圧ＭＯＳＦＥＴのゲート電極をフローティ
ングキャパシタンスの下部導体の第一多結晶Ｓｉ層、高
耐圧ＭＯＳＦＥＴのゲート電極をフローティングキャパ
シタンスの上部導体の第二多結晶Ｓｉ層と同時に形成す
ることにより、ゲート電極のための別の成膜工程が不要
となって工程数が減少し、それによって高耐圧ＭＯＳＦ
ＥＴのゲート絶縁膜の全部あるいは一部をフローティン
グキャパシタンスの誘電体層と同時に形成できるため、
厚いゲート絶縁膜を工程の増加なく形成できる。さらに
高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜に高誘電率の膜
を用いることも容易となる。
ングキャパシタンスの下部導体の第一多結晶Ｓｉ層、高
耐圧ＭＯＳＦＥＴのゲート電極をフローティングキャパ
シタンスの上部導体の第二多結晶Ｓｉ層と同時に形成す
ることにより、ゲート電極のための別の成膜工程が不要
となって工程数が減少し、それによって高耐圧ＭＯＳＦ
ＥＴのゲート絶縁膜の全部あるいは一部をフローティン
グキャパシタンスの誘電体層と同時に形成できるため、
厚いゲート絶縁膜を工程の増加なく形成できる。さらに
高耐圧ＭＯＳＦＥＴの厚いゲート絶縁膜に高誘電率の膜
を用いることも容易となる。
【０００７】
【実施例】以下、図２を含めて共通の部分に同一の符号
を付した図を引用して本発明の実施例について説明す
る。図１ (ａ) 〜 (ｄ) は、本発明の第一の実施例の製
造工程を順に示す。図１ (ａ) においては、Ｐ基板１上
に厚さ１０００ｎｍの選択酸化膜２と厚さ２５ｎｍのゲ
ート酸化膜１２を形成後、厚さ５００ｎｍの第一多結晶
Ｓｉ層３を堆積し、パターニングする。これにより低耐
圧ＭＯＳＦＥＴのゲート電極１３が形成される。
を付した図を引用して本発明の実施例について説明す
る。図１ (ａ) 〜 (ｄ) は、本発明の第一の実施例の製
造工程を順に示す。図１ (ａ) においては、Ｐ基板１上
に厚さ１０００ｎｍの選択酸化膜２と厚さ２５ｎｍのゲ
ート酸化膜１２を形成後、厚さ５００ｎｍの第一多結晶
Ｓｉ層３を堆積し、パターニングする。これにより低耐
圧ＭＯＳＦＥＴのゲート電極１３が形成される。
【０００８】図１ (ｂ) においては、１０００℃での熱
酸化を行い、ゲート酸化膜１２の多結晶Ｓｉ層に覆われ
ない部分を厚さ７５ｎｍの熱酸化膜１４とすると共に、
多結晶Ｓｉ層３の表面層を厚さ５０ｎｍの酸化膜４とす
る。次に全面に第二多結晶Ｓｉ層４に堆積し加工する。
これにより第一多結晶Ｓｉ層３、酸化膜４、第二多結晶
Ｓｉ層５からなるフローティングキャパシタンスが形成
されると共に、熱酸化膜から高耐圧ＭＯＳＦＥＴのゲー
ト酸化膜１４と第二多結晶Ｓｉ層５から高耐圧ＭＯＳＦ
ＥＴのゲート電極１５が形成される。
酸化を行い、ゲート酸化膜１２の多結晶Ｓｉ層に覆われ
ない部分を厚さ７５ｎｍの熱酸化膜１４とすると共に、
多結晶Ｓｉ層３の表面層を厚さ５０ｎｍの酸化膜４とす
る。次に全面に第二多結晶Ｓｉ層４に堆積し加工する。
これにより第一多結晶Ｓｉ層３、酸化膜４、第二多結晶
Ｓｉ層５からなるフローティングキャパシタンスが形成
されると共に、熱酸化膜から高耐圧ＭＯＳＦＥＴのゲー
ト酸化膜１４と第二多結晶Ｓｉ層５から高耐圧ＭＯＳＦ
ＥＴのゲート電極１５が形成される。
【０００９】次の図１ (ｃ) においては、高耐圧ＭＯＳ
ＦＥＴ部にゲート電極１５をマスクとして１×１０13／
ｃｍ2 程度のドーズ量でイオン注入し、深さ1.０μｍ、
表面不純物濃度２×１０17／ｃｍ3 程度の低不純物濃度
Ｎオフセット拡散領域８を形成する。その後、配線とオ
ーム性接触する高不純物濃度のＮ++ソース・ドレイン領
域１１を高耐圧ＭＯＳＦＥＴ部、低耐圧ＭＯＳＦＥＴ部
の双方に形成する。この際、低耐圧ＭＯＳＦＥＴ部では
ゲート電極１３をマスクとしてイオン注入するが、高耐
圧ＭＯＳＦＥＴ部では、ドレイン部の電界緩和をするＮ
オフセット領域８が残るように、ゲート電極１５の端部
をレジスト膜で覆ってイオン注入する。図１ (ｄ) にお
いては、例えばＰＳＧで層間絶縁膜６を全面に形成し、
接触孔をあけ、この上にＡｌの蒸着等とパターニングに
より配線７を形成する。このようにフローティングキャ
パシタンスの製造工程を利用して７Ｖ耐圧の低耐圧ＭＯ
ＳＦＥＴ、３０Ｖ耐圧の高耐圧ＭＯＳＦＥＴを作製し、
フローティングキャパシタンスを内蔵させることができ
る。
ＦＥＴ部にゲート電極１５をマスクとして１×１０13／
ｃｍ2 程度のドーズ量でイオン注入し、深さ1.０μｍ、
表面不純物濃度２×１０17／ｃｍ3 程度の低不純物濃度
Ｎオフセット拡散領域８を形成する。その後、配線とオ
ーム性接触する高不純物濃度のＮ++ソース・ドレイン領
域１１を高耐圧ＭＯＳＦＥＴ部、低耐圧ＭＯＳＦＥＴ部
の双方に形成する。この際、低耐圧ＭＯＳＦＥＴ部では
ゲート電極１３をマスクとしてイオン注入するが、高耐
圧ＭＯＳＦＥＴ部では、ドレイン部の電界緩和をするＮ
オフセット領域８が残るように、ゲート電極１５の端部
をレジスト膜で覆ってイオン注入する。図１ (ｄ) にお
いては、例えばＰＳＧで層間絶縁膜６を全面に形成し、
接触孔をあけ、この上にＡｌの蒸着等とパターニングに
より配線７を形成する。このようにフローティングキャ
パシタンスの製造工程を利用して７Ｖ耐圧の低耐圧ＭＯ
ＳＦＥＴ、３０Ｖ耐圧の高耐圧ＭＯＳＦＥＴを作製し、
フローティングキャパシタンスを内蔵させることができ
る。
【００１０】上記の実施例で示したフローティングキャ
パシタンスの誘電体層に、多結晶Ｓｉの酸化膜でなく、
ＣＶＤＳｉＯ2 膜を用いることも可能である。多結晶Ｓ
ｉの酸化膜の膜質は、多結晶Ｓｉの膜質に依存するため
均一な膜ができない。ＣＶＤ法で成膜した酸化膜は均一
である。そこで、図１ (ａ) と同一の図３ (ａ) に示し
た工程のあと、図３ (ｂ) においては第一多結晶Ｓｉ層
３の上にフローティングキャパシタンス誘電体層として
のＣＶＤ酸化膜４１を５０ｎｍの厚さに堆積し、同時に
第一多結晶Ｓｉ層３に覆われない厚さ２５μｍのゲート
酸化膜１２の上にも厚さ５０ｎｍのＣＶＤ酸化膜４１が
堆積する。このあと、第二多結晶Ｓｉ層４から高耐圧Ｍ
ＯＳＦＥＴのゲート電極１５を形成すれば、その下のゲ
ート酸化膜の厚さは７５μｍとなる。
パシタンスの誘電体層に、多結晶Ｓｉの酸化膜でなく、
ＣＶＤＳｉＯ2 膜を用いることも可能である。多結晶Ｓ
ｉの酸化膜の膜質は、多結晶Ｓｉの膜質に依存するため
均一な膜ができない。ＣＶＤ法で成膜した酸化膜は均一
である。そこで、図１ (ａ) と同一の図３ (ａ) に示し
た工程のあと、図３ (ｂ) においては第一多結晶Ｓｉ層
３の上にフローティングキャパシタンス誘電体層として
のＣＶＤ酸化膜４１を５０ｎｍの厚さに堆積し、同時に
第一多結晶Ｓｉ層３に覆われない厚さ２５μｍのゲート
酸化膜１２の上にも厚さ５０ｎｍのＣＶＤ酸化膜４１が
堆積する。このあと、第二多結晶Ｓｉ層４から高耐圧Ｍ
ＯＳＦＥＴのゲート電極１５を形成すれば、その下のゲ
ート酸化膜の厚さは７５μｍとなる。
【００１１】以下、図１ (ｃ) と同様の図３ (ｃ) の工
程でＮオフセット拡散領域８を形成し、図１ (ｄ) と同
様の図３ (ｄ) の工程を経てフローティングキャパシタ
ンス、低耐圧ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを
備えた半導体装置を完成する。さらに、ＣＶＤ酸化膜４
１にＣＶＤ法による高誘電率のタンタル酸化膜を用いる
と、高耐圧ＭＯＳＦＥＴ部のゲート酸化膜が厚くなるこ
とで低下する駆動能力を改善できる。
程でＮオフセット拡散領域８を形成し、図１ (ｄ) と同
様の図３ (ｄ) の工程を経てフローティングキャパシタ
ンス、低耐圧ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを
備えた半導体装置を完成する。さらに、ＣＶＤ酸化膜４
１にＣＶＤ法による高誘電率のタンタル酸化膜を用いる
と、高耐圧ＭＯＳＦＥＴ部のゲート酸化膜が厚くなるこ
とで低下する駆動能力を改善できる。
【００１２】
【発明の効果】本発明によれば、内蔵フローティングキ
ャパシタンスの下部導体の多結晶Ｓｉ層と同時に低耐圧
ＭＯＳＦＥＴのゲート電極を形成し、上部導体の多結晶
Ｓｉ層と同時に高耐圧ＭＯＳＦＥＴのゲート電極を形成
することにより工程数を減らすことができ、高耐圧化の
ための厚いゲート酸化膜形成のための別の工程が不必要
となり、コストアップが避けられる。また、高耐圧ＭＯ
ＳＦＥＴのゲート絶縁膜の誘電率を高めて駆動能力を向
上させることもできる。この結果、フローティングキャ
パシタンス内蔵の高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯ
ＳＦＥＴを含む半導体装置を低コストで製造することが
可能となった。
ャパシタンスの下部導体の多結晶Ｓｉ層と同時に低耐圧
ＭＯＳＦＥＴのゲート電極を形成し、上部導体の多結晶
Ｓｉ層と同時に高耐圧ＭＯＳＦＥＴのゲート電極を形成
することにより工程数を減らすことができ、高耐圧化の
ための厚いゲート酸化膜形成のための別の工程が不必要
となり、コストアップが避けられる。また、高耐圧ＭＯ
ＳＦＥＴのゲート絶縁膜の誘電率を高めて駆動能力を向
上させることもできる。この結果、フローティングキャ
パシタンス内蔵の高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯ
ＳＦＥＴを含む半導体装置を低コストで製造することが
可能となった。
【図１】本発明の一実施例の半導体装置の製造工程を
(ａ) ないし (ｄ) の順に示す断面図
(ａ) ないし (ｄ) の順に示す断面図
【図２】従来のフローティングキャパシタンス内蔵ＭＯ
ＳＦＥＴの断面図
ＳＦＥＴの断面図
【図３】本発明の別の実施例の半導体装置の製造工程を
(ａ) ないし (ｄ) の順に示す断面図
(ａ) ないし (ｄ) の順に示す断面図
１ Ｐ形Ｓｉ基板 ３ 第一多結晶Ｓｉ層 ４ 酸化膜 ５ 第二多結晶Ｓｉ層 １２、１４ ゲート酸化膜 １３、１５ ゲート電極 ４１ ＣＶＤ酸化膜
Claims (5)
- 【請求項１】ＭＯＳ型電界効果トランジスタが集積され
るシリコン基板上に絶縁層を介して第一多結晶シリコン
層、誘電体層、第二多結晶シリコン層のこの順の積層か
らなる内蔵フローティングキャパシタンスを有する半導
体装置の製造方法において、低耐圧ＭＯＳ型電界効果ト
ランジスタのゲート電極を薄いゲート絶縁膜上に前記第
一多結晶シリコン層と同時に堆積した多結晶シリコン層
から、高耐圧ＭＯＳ型電界効果トランジスタのゲート電
極を厚いゲート絶縁膜上に前記第二多結晶シリコン層と
同時に堆積した多結晶シリコン層からそれぞれ形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】フローティングキャパシタンスの誘電体層
を第一多結晶シリコン層表面層の熱酸化により形成し、
その際シリコン基板上に形成される熱酸化膜を高耐圧Ｍ
ＯＳ型電界効果トランジスタの厚いゲート絶縁膜とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】フローティングキャパシタンスの誘電体層
をＣＶＤ法による絶縁膜により形成し、その際高耐圧Ｍ
ＯＳ型電界効果トランジスタの厚いゲート絶縁膜の少な
くとも一部を形成する請求項１記載の半導体装置の製造
方法。 - 【請求項４】ＣＶＤ法による絶縁膜がシリコン酸化膜で
ある請求項３記載の半導体装置の製造方法。 - 【請求項５】ＣＶＤ法による絶縁膜がタンタル酸化膜で
ある請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP550394A JPH07211861A (ja) | 1994-01-24 | 1994-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP550394A JPH07211861A (ja) | 1994-01-24 | 1994-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211861A true JPH07211861A (ja) | 1995-08-11 |
Family
ID=11613018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP550394A Pending JPH07211861A (ja) | 1994-01-24 | 1994-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
| US6962840B2 (en) | 2002-09-11 | 2005-11-08 | Samsung Electronics Co., Ltd. | Method of forming MOS transistor |
-
1994
- 1994-01-24 JP JP550394A patent/JPH07211861A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
| US6962840B2 (en) | 2002-09-11 | 2005-11-08 | Samsung Electronics Co., Ltd. | Method of forming MOS transistor |
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