JPH07211891A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH07211891A JPH07211891A JP5260052A JP26005293A JPH07211891A JP H07211891 A JPH07211891 A JP H07211891A JP 5260052 A JP5260052 A JP 5260052A JP 26005293 A JP26005293 A JP 26005293A JP H07211891 A JPH07211891 A JP H07211891A
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- H10D30/80—FETs having rectifying junction gate electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
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- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/875—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having thin-film semiconductor bodies
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/221—Channel regions of field-effect devices of FETs
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/16—Superlattice
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、短チャネルＭＥＳＦＥＴの
チャネル走行時間を減少しながら、短チャネルＭＥＳＦ
ＥＴのパワー出力、電流利得及び相互コンダクタンスを
増大することである。 【構成】 本発明は、シリコン基板上にマルチ領域チャ
ネルを有するスーパー・ヘテロ接合電界効果型トランジ
スタ（ＦＥＴ）に関する。ＦＥＴは、金属半導体ＦＥＴ
（ＭＥＳＦＥＴ）若しくは接合型ＦＥＴ（ＪＦＥＴ）で
もよい。マルチ領域チャネルは、ＦＥＴのソースから、
ＦＥＴのゲートの下側にありこのゲートの中央の点を超
えた地点に迄延びるＳｉの第１領域、Ｓｉ及びＳｉＧｅ
が交互に配置された超格子を含み、そして第１領域から
ＦＥＴのドレインまで延びる第２領域、並びに上記２つ
の領域の下側にあり、ソースからドレインまで延びる半
絶縁性の(semi-insulating)材料の半絶縁性領域を有す
る。第１領域は、加速電界を生じる横方向に段階付けさ
れたドーパントを有する。超格子構造は、電子の移動度
及び走行速度を増大する。
チャネル走行時間を減少しながら、短チャネルＭＥＳＦ
ＥＴのパワー出力、電流利得及び相互コンダクタンスを
増大することである。 【構成】 本発明は、シリコン基板上にマルチ領域チャ
ネルを有するスーパー・ヘテロ接合電界効果型トランジ
スタ（ＦＥＴ）に関する。ＦＥＴは、金属半導体ＦＥＴ
（ＭＥＳＦＥＴ）若しくは接合型ＦＥＴ（ＪＦＥＴ）で
もよい。マルチ領域チャネルは、ＦＥＴのソースから、
ＦＥＴのゲートの下側にありこのゲートの中央の点を超
えた地点に迄延びるＳｉの第１領域、Ｓｉ及びＳｉＧｅ
が交互に配置された超格子を含み、そして第１領域から
ＦＥＴのドレインまで延びる第２領域、並びに上記２つ
の領域の下側にあり、ソースからドレインまで延びる半
絶縁性の(semi-insulating)材料の半絶縁性領域を有す
る。第１領域は、加速電界を生じる横方向に段階付けさ
れたドーパントを有する。超格子構造は、電子の移動度
及び走行速度を増大する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
さらに具体的にいうならば、本発明は、高パゴーマンス
の接合電界効果型トランジスタ（ＪＦＥＴ）及び金属半
導体電界効果型トランジスタ（ＭＥＳＦＥＴ）に関す
る。
さらに具体的にいうならば、本発明は、高パゴーマンス
の接合電界効果型トランジスタ（ＪＦＥＴ）及び金属半
導体電界効果型トランジスタ（ＭＥＳＦＥＴ）に関す
る。
【０００２】
【従来の技術】接合電界効果型トランジスタ（ＪＦＥ
Ｔ）及び金属半導体電界効果型トランジスタ（ＭＥＳＦ
ＥＴ）は、この分野で周知である。ＪＦＥＴ及びＭＥＳ
ＦＥＴは低電力集積回路及びスーパー・コンピュータに
おける高速動作を伴う用途に対して有用である。大規模
集積（ＶＬＳＩ）ＭＥＳＦＥＴ回路は、例えば遠距離通
信システム、遠隔計測システム等の情報処理システムに
おいて使用される。
Ｔ）及び金属半導体電界効果型トランジスタ（ＭＥＳＦ
ＥＴ）は、この分野で周知である。ＪＦＥＴ及びＭＥＳ
ＦＥＴは低電力集積回路及びスーパー・コンピュータに
おける高速動作を伴う用途に対して有用である。大規模
集積（ＶＬＳＩ）ＭＥＳＦＥＴ回路は、例えば遠距離通
信システム、遠隔計測システム等の情報処理システムに
おいて使用される。
【０００３】シリコン（Ｓｉ）若しくはひ化ガリウム
（ＧａＡｓ）から作られる従来のＮチャネルＪＦＥＴ
は、Ｎ+ソース及びドレイン領域、ＰＮ半導体接合ゲー
ト、ソース及びドレイン領域間の一様にドープされたＮ
型チャネル、及び一様にドープされたＰ型の逆バイアス
された基板若しくは半絶縁性基板を有する。従来のＮチ
ャネルＭＥＳＦＥＴは同じ領域を有するが、ショットキ
ー・ダイオード・ゲートを有する。図１の（Ａ）は、従
来のＭＥＳＦＥＴ５０の３次元的な断面図を示す。チャ
ネルは通常オフで、電流が流れるのを防ぐ。バイアスが
ゲート５２に印加されると、電流の流れを制御する空乏
層５４が、ゲートの下側の真性チャネル内で変化され
る。このデバイスのソース５８及びドレイン６０から真
性チャネルを分離する不純物（Ｅｘｔｒｉｎｓｉｃ）チ
ャネル５６が、チャネル抵抗の源である。ＭＥＳＦＥＴ
及びＪＦＥＴは、ドレイン６０からゲート５２へのパン
チ・スルーを防止するため、そして低い程度ではあるが
ソース５８からゲート５２へのパンチ・スルーを防止す
るために、不純物チャネル５６を必要とする。ＭＥＳＦ
ＥＴの駆動能力、出力パワー、スイッチング速度及び利
得は、不純物チャネル抵抗及び真性チャネル抵抗の両方
により直接影響される。
（ＧａＡｓ）から作られる従来のＮチャネルＪＦＥＴ
は、Ｎ+ソース及びドレイン領域、ＰＮ半導体接合ゲー
ト、ソース及びドレイン領域間の一様にドープされたＮ
型チャネル、及び一様にドープされたＰ型の逆バイアス
された基板若しくは半絶縁性基板を有する。従来のＮチ
ャネルＭＥＳＦＥＴは同じ領域を有するが、ショットキ
ー・ダイオード・ゲートを有する。図１の（Ａ）は、従
来のＭＥＳＦＥＴ５０の３次元的な断面図を示す。チャ
ネルは通常オフで、電流が流れるのを防ぐ。バイアスが
ゲート５２に印加されると、電流の流れを制御する空乏
層５４が、ゲートの下側の真性チャネル内で変化され
る。このデバイスのソース５８及びドレイン６０から真
性チャネルを分離する不純物（Ｅｘｔｒｉｎｓｉｃ）チ
ャネル５６が、チャネル抵抗の源である。ＭＥＳＦＥＴ
及びＪＦＥＴは、ドレイン６０からゲート５２へのパン
チ・スルーを防止するため、そして低い程度ではあるが
ソース５８からゲート５２へのパンチ・スルーを防止す
るために、不純物チャネル５６を必要とする。ＭＥＳＦ
ＥＴの駆動能力、出力パワー、スイッチング速度及び利
得は、不純物チャネル抵抗及び真性チャネル抵抗の両方
により直接影響される。
【０００４】真性チャネル抵抗が十分に高い場合には、
不純物チャネル抵抗は無視され得るので、スケーリング
と呼ばれる集積回路のパフォーマンスを改善する為の従
来のアプローチは、真性トランジスタ及び回路の寸法若
しくは形状に向けられた。スケーリングは回路の負荷を
減少し、そしてＪＦＥＴ及びＭＥＳＦＥＴに対してはデ
バイス・キャパシタンス及びチャネルの長さを減少す
る。従来のＭＥＳＦＥＴ及びＪＦＥＴに対しては、この
スケーリングは、パフォーマンスを一桁改善した。
不純物チャネル抵抗は無視され得るので、スケーリング
と呼ばれる集積回路のパフォーマンスを改善する為の従
来のアプローチは、真性トランジスタ及び回路の寸法若
しくは形状に向けられた。スケーリングは回路の負荷を
減少し、そしてＪＦＥＴ及びＭＥＳＦＥＴに対してはデ
バイス・キャパシタンス及びチャネルの長さを減少す
る。従来のＭＥＳＦＥＴ及びＪＦＥＴに対しては、この
スケーリングは、パフォーマンスを一桁改善した。
【０００５】
【発明が解決しようとする課題】しかしながら、スケー
リングは最初パフォーマンスの改善を与えたが、最終的
には、デバイスは、真性チャネルの遅延が大きなパフォ
ーマンス・パラメータにならなくなるところまで到達し
た。次いで、真性チャネルの遅延の陰に隠れていた不純
物チャネルの抵抗及びデバイス・コンタクト相互間のキ
ャリア走行時間が、注目され、そしてこれがパフォーマ
ンスの改善を制限することが判った。
リングは最初パフォーマンスの改善を与えたが、最終的
には、デバイスは、真性チャネルの遅延が大きなパフォ
ーマンス・パラメータにならなくなるところまで到達し
た。次いで、真性チャネルの遅延の陰に隠れていた不純
物チャネルの抵抗及びデバイス・コンタクト相互間のキ
ャリア走行時間が、注目され、そしてこれがパフォーマ
ンスの改善を制限することが判った。
【０００６】チャネル抵抗のほかに、ＭＥＳＦＥＴのパ
フォーマンスは、ＭＥＳＦＥＥＴの閾値電圧（Ｖt）及
びデバイスのキャパシタンスの関数である。Ｖtは次式
により決定される。
フォーマンスは、ＭＥＳＦＥＥＴの閾値電圧（Ｖt）及
びデバイスのキャパシタンスの関数である。Ｖtは次式
により決定される。
【０００７】Ｖt＝Ｖbi−Ｖp ここで、Ｖbiは、金属ー半導体接合のビルト・イン・ポ
テンシャルであり、そしてＶpは、次式により表される
ピンチ・オフ電圧である。
テンシャルであり、そしてＶpは、次式により表される
ピンチ・オフ電圧である。
【０００８】
【数１】
【０００９】ここで、ｑは電荷であり、そして∈は誘電
常数である。チャネルの全領域に亘る平均的なドーピン
グ密度（density）Ｎdが小さいと、Ｖpは小さくなり、
Ｖtが少しだけ負になりそしてこれは良好なデバイスに
対して必要とされる。接合キャパシタンス（Ｃj）もま
た低くなる。
常数である。チャネルの全領域に亘る平均的なドーピン
グ密度（density）Ｎdが小さいと、Ｖpは小さくなり、
Ｖtが少しだけ負になりそしてこれは良好なデバイスに
対して必要とされる。接合キャパシタンス（Ｃj）もま
た低くなる。
【００１０】従来のＭＥＳＦＥＴのこれらの不利点は、
IEEE Electron Devicse Letters,1982,vol.EDL-3,pp.18
7-190頁のChao等による論文”Experimental Comparison
inThe Electrical Performance of Long and Ultrasho
rt Gate-Length GaAs MESFET"、及びIEEE Electron Dev
ices Letters, 1982, vol.EDL-4, pp.326-328 頁のChao
等による論文”Channel Length Effects in quarter-mi
crometer Gate-Lemgth GaAs MESFETs"に示されている。
ここに示されている他の不利点は、例えば電圧Ｖtが少
しだけ正になること、相互コンダクタンスの減少、飽和
になりにくいこと等の従来のＭＥＳＦＥＴで生じた短チ
ャネル効果の問題を含む。例えば、短チャネル・デバイ
スにおける高い電界Ｅは、ＮチャネルＭＥＳＦＥＴにお
ける電子のチャネル速度を増大する。しかしながら、不
純物チャネルの遅延を十分に減少することなしに、チャ
ネル速度の改善はなしえない。
IEEE Electron Devicse Letters,1982,vol.EDL-3,pp.18
7-190頁のChao等による論文”Experimental Comparison
inThe Electrical Performance of Long and Ultrasho
rt Gate-Length GaAs MESFET"、及びIEEE Electron Dev
ices Letters, 1982, vol.EDL-4, pp.326-328 頁のChao
等による論文”Channel Length Effects in quarter-mi
crometer Gate-Lemgth GaAs MESFETs"に示されている。
ここに示されている他の不利点は、例えば電圧Ｖtが少
しだけ正になること、相互コンダクタンスの減少、飽和
になりにくいこと等の従来のＭＥＳＦＥＴで生じた短チ
ャネル効果の問題を含む。例えば、短チャネル・デバイ
スにおける高い電界Ｅは、ＮチャネルＭＥＳＦＥＴにお
ける電子のチャネル速度を増大する。しかしながら、不
純物チャネルの遅延を十分に減少することなしに、チャ
ネル速度の改善はなしえない。
【００１１】短チャネル効果を減少するための従来の方
法の一つは、チャネルの不純物（ドーパント）の濃度を
増大することであった。従来の大部分のＳｉ若しくはＧ
ａＡｓＦＥＴは、横方向（即ちｘ及びｚ方向）で一様な
不純物濃度を有する。しかしながら、ドーパント・レベ
ルＮdは、深さ方向（ｙ方向）の関数としてのガウス分
布を有する。これらの従来の装置は、ピンチ・オフに近
い高い相互コンダクタンスを有し、そしてデバイスに関
連する雑音が低かった。従来の一つの変形例では、チャ
ネル・ドーピングがチャネルのいくつかの点で単一の不
連続性を有したが、ドーパント・レベルは不連続点の両
側で深さとともに変化する。チャネルのドーパントを増
大すると、自由キャリアの移動度及びデバイスのピンチ
・オフ電圧（Ｖp）を減少する。又、ドーパントの濃度
を増大すると漏洩電流を増大しそしてデバイスの相互コ
ンダクタンスを減少する。
法の一つは、チャネルの不純物（ドーパント）の濃度を
増大することであった。従来の大部分のＳｉ若しくはＧ
ａＡｓＦＥＴは、横方向（即ちｘ及びｚ方向）で一様な
不純物濃度を有する。しかしながら、ドーパント・レベ
ルＮdは、深さ方向（ｙ方向）の関数としてのガウス分
布を有する。これらの従来の装置は、ピンチ・オフに近
い高い相互コンダクタンスを有し、そしてデバイスに関
連する雑音が低かった。従来の一つの変形例では、チャ
ネル・ドーピングがチャネルのいくつかの点で単一の不
連続性を有したが、ドーパント・レベルは不連続点の両
側で深さとともに変化する。チャネルのドーパントを増
大すると、自由キャリアの移動度及びデバイスのピンチ
・オフ電圧（Ｖp）を減少する。又、ドーパントの濃度
を増大すると漏洩電流を増大しそしてデバイスの相互コ
ンダクタンスを減少する。
【００１２】従来のＭＥＳＦＥＴの他の問題は、電圧Ｖ
DがＭＥＳＦＥＴのドレインに印加されるときに生じ
る。チャネルの電圧降下は、ソース５８における０Ｖか
らドレイン６０におけるＶDに向かうチャネルの方向
（ｘ）に増大する。従って、ゲート接点５２は、ソース
からドレインに向かって徐々に逆バイアスされ、そして
空乏領域５４の幅が同じ方向で増大する。空乏領域５４
は、真性チャネルのドレインの端部（ｘ＝ｘ4）におい
て幅が最大となる。空乏領域５４は、電子を流すチャネ
ルを狭くする絶縁領域として動作する。この狭くする動
作は、ＧａＡｓよりも低い移動度を有するＳｉにおいて
顕著である。この狭くする動作を減少するためにチャネ
ル・ドーピングを増大すると、移動度が減少してデバイ
ス・コンダクタンスを減少し、そして空乏領域５４が減
少してゲート・キャパシタンスを増大する。かくして、
ＤＣ及びＡＣ利得の両方が減少される。
DがＭＥＳＦＥＴのドレインに印加されるときに生じ
る。チャネルの電圧降下は、ソース５８における０Ｖか
らドレイン６０におけるＶDに向かうチャネルの方向
（ｘ）に増大する。従って、ゲート接点５２は、ソース
からドレインに向かって徐々に逆バイアスされ、そして
空乏領域５４の幅が同じ方向で増大する。空乏領域５４
は、真性チャネルのドレインの端部（ｘ＝ｘ4）におい
て幅が最大となる。空乏領域５４は、電子を流すチャネ
ルを狭くする絶縁領域として動作する。この狭くする動
作は、ＧａＡｓよりも低い移動度を有するＳｉにおいて
顕著である。この狭くする動作を減少するためにチャネ
ル・ドーピングを増大すると、移動度が減少してデバイ
ス・コンダクタンスを減少し、そして空乏領域５４が減
少してゲート・キャパシタンスを増大する。かくして、
ＤＣ及びＡＣ利得の両方が減少される。
【００１３】代表的には、ＭＥＳＦＥＴの能動チャネル
・ドーピングを制御するために広いビームのイオン打ち
込みが使用される。高い線量（ｄｏｓｅ）で打ち込みむ
と、ソース及びドレイン領域はゲートからいくらか離し
て形成する。広いビームのイオン打ち込みは次式で表さ
れるドーパント密度Ｎd（ｙ）を与える。
・ドーピングを制御するために広いビームのイオン打ち
込みが使用される。高い線量（ｄｏｓｅ）で打ち込みむ
と、ソース及びドレイン領域はゲートからいくらか離し
て形成する。広いビームのイオン打ち込みは次式で表さ
れるドーパント密度Ｎd（ｙ）を与える。
【００１４】Ｎd（ｙ）＝Ｎdoｅｘｐ（−Ｙ2） ここで、 Ｙ＝（ｙ−ｙn）／ｙb Ｎdoは、ドーピング・プロフィルのピークであり、Ｙn
は、上面からのピークの距離である。
は、上面からのピークの距離である。
【００１５】
【数２】
【００１６】σnは、打ち込まれた不純物の標準的な偏
差（散在）であり、そしてｙは、ゲートにおける金属／
シリコンの界面の下側のドーピング・プロフィルの深さ
である。
差（散在）であり、そしてｙは、ゲートにおける金属／
シリコンの界面の下側のドーピング・プロフィルの深さ
である。
【００１７】結果的なドーパントの密度は、ｘ方向に変
動しないので、一様でないチャネル・ドーピングは、追
加のリソグラフィイ及びマスキング工程を必要とし、複
雑性及び欠陥を増大する。これらの特別なマスキング工
程は、焦点合わせされたイオン・ビーム技法を使用する
ことにより排除されうる。この技法は、IEEE Electron
Devices letter,vol.EDL-9,pp.281-283 (1988)に示され
ている。
動しないので、一様でないチャネル・ドーピングは、追
加のリソグラフィイ及びマスキング工程を必要とし、複
雑性及び欠陥を増大する。これらの特別なマスキング工
程は、焦点合わせされたイオン・ビーム技法を使用する
ことにより排除されうる。この技法は、IEEE Electron
Devices letter,vol.EDL-9,pp.281-283 (1988)に示され
ている。
【００１８】
【課題を解決するための手段】本発明の目的は、短チャ
ネルＭＥＳＦＥＴの特性を改善することである。
ネルＭＥＳＦＥＴの特性を改善することである。
【００１９】本発明の他の目的は、短チャネルＭＥＳＦ
ＥＴのパワー出力を増大することである。
ＥＴのパワー出力を増大することである。
【００２０】本発明の他の目的は、短チャネルＭＥＳＦ
ＥＴの相互コンダクタンスを増大することである。
ＥＴの相互コンダクタンスを増大することである。
【００２１】本発明の他の目的は、短チャネルＭＥＳＦ
ＥＴのチャネルの走行時間を減少することである。
ＥＴのチャネルの走行時間を減少することである。
【００２２】本発明の他の目的は、短チャネルＭＥＳＦ
ＥＴのチャネル走行時間を減少しながら、短チャネルＭ
ＥＳＦＥＴのパワー出力、電流利得、及び相互コンダク
タンスを増大することである。
ＥＴのチャネル走行時間を減少しながら、短チャネルＭ
ＥＳＦＥＴのパワー出力、電流利得、及び相互コンダク
タンスを増大することである。
【００２３】本発明の良好な実施例は、半絶縁基板上に
マルチ領域（multi-region）チャネルを有する、金属半
導体ＦＥＴ（ＭＥＳＦＥＴ）若しくは接合ＦＥＴ（ＪＦ
ＥＴ）であり得る超格子ヘテロ接合電界効果型トランジ
スタ（ＦＥＴ）である。マルチ領域チャネルは、ＦＥＴ
のソースから、ＦＥＴのゲートの下側にありこのゲート
の中央の点を超えた地点に迄延びるＳｉの第１領域、Ｓ
ｉ及びＳｉＧｅが交互に配置された超格子を含み、そし
て第１領域からＦＥＴのドレインまで延びる第２領域、
並びに上記２つの領域の下側にあり、ソースからドレイ
ンまで延びる半絶縁性の(semi-insulating)材料の半絶
縁性領域を有する。第１領域は加速電界を生じる横方向
に段階付けされたドーパントを有する。超格子構造は電
子の移動度及び走行時間を増大する。
マルチ領域（multi-region）チャネルを有する、金属半
導体ＦＥＴ（ＭＥＳＦＥＴ）若しくは接合ＦＥＴ（ＪＦ
ＥＴ）であり得る超格子ヘテロ接合電界効果型トランジ
スタ（ＦＥＴ）である。マルチ領域チャネルは、ＦＥＴ
のソースから、ＦＥＴのゲートの下側にありこのゲート
の中央の点を超えた地点に迄延びるＳｉの第１領域、Ｓ
ｉ及びＳｉＧｅが交互に配置された超格子を含み、そし
て第１領域からＦＥＴのドレインまで延びる第２領域、
並びに上記２つの領域の下側にあり、ソースからドレイ
ンまで延びる半絶縁性の(semi-insulating)材料の半絶
縁性領域を有する。第１領域は加速電界を生じる横方向
に段階付けされたドーパントを有する。超格子構造は電
子の移動度及び走行時間を増大する。
【００２４】
【実施例】図２は、本発明の良好な実施例に従うＭＥＳ
ＦＥＴの断面を示す。本発明をＭＥＳＦＥＴについて説
明するが、ここに説明するデバイス構造及びプロセスは
ＪＦＥＴにも適用されうる。ＭＥＳＦＥＴ１００は，Ｎ
++ソース領域１０２及びＮ++ドレイン領域１０４を有す
る。両領域１０２及び１０４は、第１半導体層１１０に
Ｎ型ドーパントをイオン注入することにより形成され
る。Ｎ型のマルチ領域チャネル１０６が、ソース領域１
０２及びドレイン領域１０４の間に形成される。
ＦＥＴの断面を示す。本発明をＭＥＳＦＥＴについて説
明するが、ここに説明するデバイス構造及びプロセスは
ＪＦＥＴにも適用されうる。ＭＥＳＦＥＴ１００は，Ｎ
++ソース領域１０２及びＮ++ドレイン領域１０４を有す
る。両領域１０２及び１０４は、第１半導体層１１０に
Ｎ型ドーパントをイオン注入することにより形成され
る。Ｎ型のマルチ領域チャネル１０６が、ソース領域１
０２及びドレイン領域１０４の間に形成される。
【００２５】チャネル１０６は３つの領域を有する。第
１の領域１０６Ａは、点線ＡＢの左側で且つ点線ＣＤの
上側にあり、第２の領域１０６Ｂは、点線ＡＢの右側で
且つ点線ＣＤの上側にあり、そして第３の領域１０６Ｃ
は、点線ＣＤの下側にある。かくして、第１領域１０６
Ａは、第１の半導体材料（Ｓｉ）であり、ソース領域１
０２から点線ＡＢまで延び、そしてゲート１０８の下側
のチャネルの大きな部分を含むことが望ましい。この領
域１０６Ａは、Ｎ型ドーパントを２次元の方向で非一様
的にドープされることが望ましい。第２領域１０６Ｂ
は、点線ＡＢに於いて第１領域１０６Ａに隣接し、そし
て第１領域１０６Ａとドレイン領域１０４との間に存在
する。この第２チャネル領域１０６Ｂは、第１チャネル
領域１０６Ａより小さいことが望ましく、そしてシリコ
ン及び第２半導体材料、Ｓｉ1-xＧｅx（ここでｘはＳｉ
Ｇｅに於けるゲルマニウムのモル成分（mole fractio
n）である）の量子力学的な井戸（ポテンシャルの谷）
の超格子である。第３領域１０６Ｃは、半絶縁性の層で
あり、そしてこれはサファイア，ＳｉＯ2若しくは非常
に軽くドープされたＮ型Ｓｉ（これをｉ型領域と呼ぶ）
であるのが望ましい。ソース領域１０２、ゲート１０８
及びドレイン領域１０４のそれぞれは、電気的接点１１
４、１１６及び１１８を有する。
１の領域１０６Ａは、点線ＡＢの左側で且つ点線ＣＤの
上側にあり、第２の領域１０６Ｂは、点線ＡＢの右側で
且つ点線ＣＤの上側にあり、そして第３の領域１０６Ｃ
は、点線ＣＤの下側にある。かくして、第１領域１０６
Ａは、第１の半導体材料（Ｓｉ）であり、ソース領域１
０２から点線ＡＢまで延び、そしてゲート１０８の下側
のチャネルの大きな部分を含むことが望ましい。この領
域１０６Ａは、Ｎ型ドーパントを２次元の方向で非一様
的にドープされることが望ましい。第２領域１０６Ｂ
は、点線ＡＢに於いて第１領域１０６Ａに隣接し、そし
て第１領域１０６Ａとドレイン領域１０４との間に存在
する。この第２チャネル領域１０６Ｂは、第１チャネル
領域１０６Ａより小さいことが望ましく、そしてシリコ
ン及び第２半導体材料、Ｓｉ1-xＧｅx（ここでｘはＳｉ
Ｇｅに於けるゲルマニウムのモル成分（mole fractio
n）である）の量子力学的な井戸（ポテンシャルの谷）
の超格子である。第３領域１０６Ｃは、半絶縁性の層で
あり、そしてこれはサファイア，ＳｉＯ2若しくは非常
に軽くドープされたＮ型Ｓｉ（これをｉ型領域と呼ぶ）
であるのが望ましい。ソース領域１０２、ゲート１０８
及びドレイン領域１０４のそれぞれは、電気的接点１１
４、１１６及び１１８を有する。
【００２６】図３の（Ａ）及び（Ｂ）は、本発明の第１
の良好な実施例の処理工程を示す。電子線ビーム・エピ
タキシャル（ＭＢＥ）法若しくは金属有機化学蒸着（Ｍ
ＯＣＶＤ）法により、Ｐ-シリコン基板１２２上にＮ型
シリコン層１２０が成長される。
の良好な実施例の処理工程を示す。電子線ビーム・エピ
タキシャル（ＭＢＥ）法若しくは金属有機化学蒸着（Ｍ
ＯＣＶＤ）法により、Ｐ-シリコン基板１２２上にＮ型
シリコン層１２０が成長される。
【００２７】基板１２２は、寄生基板効果を最小にする
ために高抵抗を有する。Ｎ型シリコン層１２０は、０．
２及び０．６ミクロン・メータの間の厚さを有し、そし
て１ｘ１０16及び５ｘ１０16ｃｍー3の間のドーピング密
度を有する。
ために高抵抗を有する。Ｎ型シリコン層１２０は、０．
２及び０．６ミクロン・メータの間の厚さを有し、そし
て１ｘ１０16及び５ｘ１０16ｃｍー3の間のドーピング密
度を有する。
【００２８】次に、溝１２４が、Ｎ型シリコン層の表面
１２６に形成される。この表面１２６は、ＣＦ4＋Ｏ2の
混合物及びＲＩＥプロスセを使用して異方性食刻され
る。薄い熱的酸化物が表面１２６上に形成され、そして
ＢＨＦ若しくはＨＦにより溝から選択的にウエット・エ
ッチされて、溝の表面が比較的清浄にされ、そして溝の
底の表面１２７は一様に（望ましくは平坦に）される。
もしも半絶縁領域１０６Ｃがｉ型Ｓｉ以外のものである
ならば、溝はシリコン層１２０を通って食刻される。溝
１２４はデバイスのチャネルの深さまで食刻される。サ
ブミクロンのチャネル長（例えば０．１乃至０．６ミク
ロン・メータ）を有する短チャネルＭＥＳＦＥＴに対し
て望ましい溝の深さは、０．１乃至０．３ミクロン・メ
ータの間である。溝の幅は、短チャネルＭＥＳＦＥＴを
形成するために小さく保たれる。図３の（Ｂ）の超格子
領域１２８が第２領域１０６Ｂを形成するために溝１２
４内に成長される。
１２６に形成される。この表面１２６は、ＣＦ4＋Ｏ2の
混合物及びＲＩＥプロスセを使用して異方性食刻され
る。薄い熱的酸化物が表面１２６上に形成され、そして
ＢＨＦ若しくはＨＦにより溝から選択的にウエット・エ
ッチされて、溝の表面が比較的清浄にされ、そして溝の
底の表面１２７は一様に（望ましくは平坦に）される。
もしも半絶縁領域１０６Ｃがｉ型Ｓｉ以外のものである
ならば、溝はシリコン層１２０を通って食刻される。溝
１２４はデバイスのチャネルの深さまで食刻される。サ
ブミクロンのチャネル長（例えば０．１乃至０．６ミク
ロン・メータ）を有する短チャネルＭＥＳＦＥＴに対し
て望ましい溝の深さは、０．１乃至０．３ミクロン・メ
ータの間である。溝の幅は、短チャネルＭＥＳＦＥＴを
形成するために小さく保たれる。図３の（Ｂ）の超格子
領域１２８が第２領域１０６Ｂを形成するために溝１２
４内に成長される。
【００２９】図４は、第２チャネル領域１０６Ｂの超格
子構造１２８を示し、ここでそれぞれＳｉ／Ｓｉ1-xＧ
ｅxから成る５つの超格子区分１３０が、１ミクロン・
メータのデバイスを生じるように溝１２４内に選択的に
成長される。更に短いチャネルデバイスのために少ない
区分が使用されうる。本発明の良好な実施例では、これ
らの層は、約６００℃のエピタキシャル温度でＮシリコ
ンの｛１００｝面上に成長される。超格子１２８の各層
の順序は、それぞれ２００Åの厚さを有する１つ置きの
Ｓｉ1-xＧｅx層１３２、１３４、１３６、１３８及び１
４０、並びにそれぞれ３００Å及び１０００Åの間の厚
さを有するドープされない（即ち真性）シリコン層１４
２、１４４、１４６、１４８及び１５０である。最初
に、Ｓｉ1-xＧｅx層１３２が、Ｎシリコン層１２０上に
成長される。次いで、ドープされないシリコン層１４２
がＳｉ1-xＧｅx層１３２の上に成長される。図５は、Ｓ
ｉ／Ｓｉ1-xＧｅxヘテロ接合層１３０のエネルギー・バ
ンドのダイアグラムである。２次元的なエレクトロン・
ガス（2-Dimensional Electron Gas (2-DEG)）が、ドー
プされたＳｉ1-xＧｅx１５２及びドープされないシリコ
ン１５４のヘテロ・インターフェイスのドープされない
シリコン側に形成される。Ｓｉ1-xＧｅx層１３２、１３
４、１３６、１３８及び１４０のそれぞれは２つのサブ
（ｓｕｂ）層を有する。Ｓｉ0.5Ｇｅ0.5の第１サブ層、
及びｘがＳｉ／ＳｉＧｅインターフェイスに於ける０．
０から０．５まで段階的に変えられる第２サブ層であ
る。各インターフェイス、１３２ー１４２、１３４ー１
４４、１３６ー１４６、１３８ー１４８および１４０ー
１５０に於けるヘテロ接合により２次元的な量子力学的
な井戸が形成される。
子構造１２８を示し、ここでそれぞれＳｉ／Ｓｉ1-xＧ
ｅxから成る５つの超格子区分１３０が、１ミクロン・
メータのデバイスを生じるように溝１２４内に選択的に
成長される。更に短いチャネルデバイスのために少ない
区分が使用されうる。本発明の良好な実施例では、これ
らの層は、約６００℃のエピタキシャル温度でＮシリコ
ンの｛１００｝面上に成長される。超格子１２８の各層
の順序は、それぞれ２００Åの厚さを有する１つ置きの
Ｓｉ1-xＧｅx層１３２、１３４、１３６、１３８及び１
４０、並びにそれぞれ３００Å及び１０００Åの間の厚
さを有するドープされない（即ち真性）シリコン層１４
２、１４４、１４６、１４８及び１５０である。最初
に、Ｓｉ1-xＧｅx層１３２が、Ｎシリコン層１２０上に
成長される。次いで、ドープされないシリコン層１４２
がＳｉ1-xＧｅx層１３２の上に成長される。図５は、Ｓ
ｉ／Ｓｉ1-xＧｅxヘテロ接合層１３０のエネルギー・バ
ンドのダイアグラムである。２次元的なエレクトロン・
ガス（2-Dimensional Electron Gas (2-DEG)）が、ドー
プされたＳｉ1-xＧｅx１５２及びドープされないシリコ
ン１５４のヘテロ・インターフェイスのドープされない
シリコン側に形成される。Ｓｉ1-xＧｅx層１３２、１３
４、１３６、１３８及び１４０のそれぞれは２つのサブ
（ｓｕｂ）層を有する。Ｓｉ0.5Ｇｅ0.5の第１サブ層、
及びｘがＳｉ／ＳｉＧｅインターフェイスに於ける０．
０から０．５まで段階的に変えられる第２サブ層であ
る。各インターフェイス、１３２ー１４２、１３４ー１
４４、１３６ー１４６、１３８ー１４８および１４０ー
１５０に於けるヘテロ接合により２次元的な量子力学的
な井戸が形成される。
【００３０】Ｓｉ1-xＧｅxに於けるゲルマニウムのモル
成分は、量子力学的な井戸の高さに直接的に影響する。
本発明の良好な実施例においては、Ｇｅのモル成分は、
Ｓｉ1-xＧｅxのドープされたサブ層において０．５であ
るのが望ましく、そして超格子層の構造的な転移を生じ
ることなく量子力学的な井戸の深さを最大にするように
選択される。しかしながら、Ｓｉ1-xＧｅxの更に小さな
モル成分ｘが、層の欠陥のない厚さを増大するために使
用されることが出来る。
成分は、量子力学的な井戸の高さに直接的に影響する。
本発明の良好な実施例においては、Ｇｅのモル成分は、
Ｓｉ1-xＧｅxのドープされたサブ層において０．５であ
るのが望ましく、そして超格子層の構造的な転移を生じ
ることなく量子力学的な井戸の深さを最大にするように
選択される。しかしながら、Ｓｉ1-xＧｅxの更に小さな
モル成分ｘが、層の欠陥のない厚さを増大するために使
用されることが出来る。
【００３１】本発明の良好な実施例は、電気的なパフォ
ーマンスを改善する。その理由は、これらが、チャネル
領域１０６Ａにおいて高いドーピング密度を有し、そし
てチャネル領域１０６Ｂにおいて低いドーピング密度を
有するからである。各超格子層の於けるドーピングは一
様に成るように意図されうるが、良好な実施例のソース
領域１０２及びチャネル領域１０６Ａは、焦点合わせさ
れたイオン・ビーム打ち込み技術により非一様にドープ
される。ドーピング・プロフィルを従来技術のようにｙ
方向で変化させることに加えて、このドーピング・プロ
フィルを、図６に示すように、ソース領域１０２からチ
ャネル領域１０６Ａを通りチャネル領域１０６Ｂのエッ
ジ迄ｘ方向に、少なくとも１ステップ望ましくは５ステ
ップだけ階段状に変化させるように、打ち込みの線量
（ｄｏｓｅ）が制御される。かくして、本発明の良好な
実施例においては、Ｎdoはもはや水平方向に一定ではな
く、しかしながらｘの関数である。従って、本発明の良
好な実施例のデバイスに対するドーピング密度Ｎ
d（ｘ，ｙ）は、次式により表される。
ーマンスを改善する。その理由は、これらが、チャネル
領域１０６Ａにおいて高いドーピング密度を有し、そし
てチャネル領域１０６Ｂにおいて低いドーピング密度を
有するからである。各超格子層の於けるドーピングは一
様に成るように意図されうるが、良好な実施例のソース
領域１０２及びチャネル領域１０６Ａは、焦点合わせさ
れたイオン・ビーム打ち込み技術により非一様にドープ
される。ドーピング・プロフィルを従来技術のようにｙ
方向で変化させることに加えて、このドーピング・プロ
フィルを、図６に示すように、ソース領域１０２からチ
ャネル領域１０６Ａを通りチャネル領域１０６Ｂのエッ
ジ迄ｘ方向に、少なくとも１ステップ望ましくは５ステ
ップだけ階段状に変化させるように、打ち込みの線量
（ｄｏｓｅ）が制御される。かくして、本発明の良好な
実施例においては、Ｎdoはもはや水平方向に一定ではな
く、しかしながらｘの関数である。従って、本発明の良
好な実施例のデバイスに対するドーピング密度Ｎ
d（ｘ，ｙ）は、次式により表される。
【００３２】 Ｎd（ｘ，ｙ）＝Ｎdo（ｘ）ｅｘｐ（−Ｙ2） 従って、本発明の良好な実施例に対しては、チャネル・
ドーピングは、ｘの各値においてｙと共にガウス型で変
化する。しかしながら、所定のｙの値（若しくはｙにわ
たる積分値(integrated over y)）に対して、チャネル
・ドーピングは、ｘ＝０及びｘ＝ｘ2の間のソースに於
ける最大値５ｘ１０18乃至７ｘ１０18から、ｘ＝ｘ3及
びｘ＝ｘ4の間の超格子のエッジの近傍に於ける最小値
２ｘ１０17乃至５ｘ１０17迄階段状に延びる形を取る。
イオン打ち込みに続いて急速な熱的アニーリング及び接
触シンターリングが行われる。
ドーピングは、ｘの各値においてｙと共にガウス型で変
化する。しかしながら、所定のｙの値（若しくはｙにわ
たる積分値(integrated over y)）に対して、チャネル
・ドーピングは、ｘ＝０及びｘ＝ｘ2の間のソースに於
ける最大値５ｘ１０18乃至７ｘ１０18から、ｘ＝ｘ3及
びｘ＝ｘ4の間の超格子のエッジの近傍に於ける最小値
２ｘ１０17乃至５ｘ１０17迄階段状に延びる形を取る。
イオン打ち込みに続いて急速な熱的アニーリング及び接
触シンターリングが行われる。
【００３３】かくして、本発明の構造を採用すると、複
数回のマスキング工程が省略されうる。ドーパントの濃
度は、単一のマスク工程に於ける位置及び量により変動
する。
数回のマスキング工程が省略されうる。ドーパントの濃
度は、単一のマスク工程に於ける位置及び量により変動
する。
【００３４】良好な実施例のデバイスの垂直及び横方向
のドーピング・プロフィルは、単一のマスク工程におい
て同時に変化される。
のドーピング・プロフィルは、単一のマスク工程におい
て同時に変化される。
【００３５】ソース領域、チャネル領域及びドレイン領
域がドープされると、これらの各領域に標準的な方法に
よりオーミック接点が形成される。一つの実施例では、
オーミック接点は、０．３ミクロン・メータのＡｕＳｂ
の熱的蒸着及び接点を取り囲む領域に過剰に着けられた
材料をリフト・オフすることにより形成される。ゲート
接点の下側のドーピング・レベルを低く保つために、ゲ
ート接点用の金属の付着の間にチャネルのドーパントの
密度を変動させないように注意することが必要である。
又、Ｓｉ／Ｓｉ1-xＧｅxの超格子の一番上の層（ドープ
されているか若しくはわずかにドープされているシリコ
ン層）１５０に接触するゲート電極が、これらの層のド
ーパント・レベルを変化させてはならない。この金属に
接触する一番上の超格子層１５０は、ショットキー・バ
リアを形成する。この構造は、保護ガスのもとで３０分
間の間３３０℃の温度でアニールされる。
域がドープされると、これらの各領域に標準的な方法に
よりオーミック接点が形成される。一つの実施例では、
オーミック接点は、０．３ミクロン・メータのＡｕＳｂ
の熱的蒸着及び接点を取り囲む領域に過剰に着けられた
材料をリフト・オフすることにより形成される。ゲート
接点の下側のドーピング・レベルを低く保つために、ゲ
ート接点用の金属の付着の間にチャネルのドーパントの
密度を変動させないように注意することが必要である。
又、Ｓｉ／Ｓｉ1-xＧｅxの超格子の一番上の層（ドープ
されているか若しくはわずかにドープされているシリコ
ン層）１５０に接触するゲート電極が、これらの層のド
ーパント・レベルを変化させてはならない。この金属に
接触する一番上の超格子層１５０は、ショットキー・バ
リアを形成する。この構造は、保護ガスのもとで３０分
間の間３３０℃の温度でアニールされる。
【００３６】良好な実施例のデバイスに於ける複数個の
量子力学的な井戸は、Ｓｉ／Ｓｉ1-xＧｅxのインターフ
ェイス（界面）にポテンシャルのノッチを生じる。２−
ＤＥＧを含むこれらのポテンシャルのノッチは、ヘテロ
構造領域を通って延び、従ってドレインに至る低抵抗パ
スとして働く。これらのノッチを通って移動する電子
は、散乱が最小にされるので、更に高い移動度を有す
る。この高い移動度は、領域１０６Ｂを通る間に生じる
キャリアの走行時間及び遅延を減少し、そしてデバイス
のパフォーマンスを改善する。
量子力学的な井戸は、Ｓｉ／Ｓｉ1-xＧｅxのインターフ
ェイス（界面）にポテンシャルのノッチを生じる。２−
ＤＥＧを含むこれらのポテンシャルのノッチは、ヘテロ
構造領域を通って延び、従ってドレインに至る低抵抗パ
スとして働く。これらのノッチを通って移動する電子
は、散乱が最小にされるので、更に高い移動度を有す
る。この高い移動度は、領域１０６Ｂを通る間に生じる
キャリアの走行時間及び遅延を減少し、そしてデバイス
のパフォーマンスを改善する。
【００３７】本発明の良好な実施例においては、チャネ
ル領域１０６Ａに於けるドーパント・レベルが、チャネ
ル領域１０６Ｂ及び１０６Ｃに於けるドーパント・レベ
ルよりも高い。チャネル領域１０６Ａに於けるドーパン
ト密度（density）がゲートの近くの下側を除き一様で
ないので、ゲート・ソース間のキャパシタンスが減少さ
れる。しかしながら、ゲート・ソース間のブレーク・ダ
ウン電圧は、デバイスの通常動作に対して十分に高い。
領域１０６Ｂの超格子において、高度にドープされたＳ
ｉ1-xＧｅx層１３２乃至１４０の厚さは、格子不整合の
構造的転移を最小にするために、非ドープのシリコン層
１４２乃至１５０の厚さよりも非常に薄い。従って、超
格子の量子力学的な井戸が良好な実施例に対して形成さ
れることが出来、ドレインに於ける不純物（extrinsi
c）チャネル抵抗が従来のＭＥＳＦＥＴ及びＪＦＥＴよ
りもはるかに減少され、そしてデバイスの相互コンダク
タンスが、利得及び出力パワーを減少することなく増大
されうる。
ル領域１０６Ａに於けるドーパント・レベルが、チャネ
ル領域１０６Ｂ及び１０６Ｃに於けるドーパント・レベ
ルよりも高い。チャネル領域１０６Ａに於けるドーパン
ト密度（density）がゲートの近くの下側を除き一様で
ないので、ゲート・ソース間のキャパシタンスが減少さ
れる。しかしながら、ゲート・ソース間のブレーク・ダ
ウン電圧は、デバイスの通常動作に対して十分に高い。
領域１０６Ｂの超格子において、高度にドープされたＳ
ｉ1-xＧｅx層１３２乃至１４０の厚さは、格子不整合の
構造的転移を最小にするために、非ドープのシリコン層
１４２乃至１５０の厚さよりも非常に薄い。従って、超
格子の量子力学的な井戸が良好な実施例に対して形成さ
れることが出来、ドレインに於ける不純物（extrinsi
c）チャネル抵抗が従来のＭＥＳＦＥＴ及びＪＦＥＴよ
りもはるかに減少され、そしてデバイスの相互コンダク
タンスが、利得及び出力パワーを減少することなく増大
されうる。
【００３８】総括すると、平均的なチャネル・ドーパン
ト密度Ｎdは従来のデバイスに於けるよりも減少され、
そして接合キャパシタンスは低い。更に、２次元的に段
階付けされたドーピングを有する良好な実施例のデバイ
スは、ソースにおける高いＮdo（約５ｘ１０18ｃｍ-3乃
至８ｘ１０18ｃｍ-3）、超格子エッジに於ける３ｘ１０
17ｃｍ-3乃至５ｘ１０17ｃｍ-3迄階段状に減少する構造
及びソース領域からゲートの下側の能動チャネル領域に
電子を加速して電子の移動度を増大するビルト・イン型
の静電界を有する。かくして、キャリア走行時間が対応
するデバイスのパフォーマンスと共に改善される。
ト密度Ｎdは従来のデバイスに於けるよりも減少され、
そして接合キャパシタンスは低い。更に、２次元的に段
階付けされたドーピングを有する良好な実施例のデバイ
スは、ソースにおける高いＮdo（約５ｘ１０18ｃｍ-3乃
至８ｘ１０18ｃｍ-3）、超格子エッジに於ける３ｘ１０
17ｃｍ-3乃至５ｘ１０17ｃｍ-3迄階段状に減少する構造
及びソース領域からゲートの下側の能動チャネル領域に
電子を加速して電子の移動度を増大するビルト・イン型
の静電界を有する。かくして、キャリア走行時間が対応
するデバイスのパフォーマンスと共に改善される。
【００３９】更に、チャネル及び基板の間に半絶縁性の
層若しくは軽くドープされたｉー層を導入することによ
り、ＭＥＳＦＥＴのゲートー基板間の接合キャパシタン
スを著しく減少する。本発明の良好な実施例のＭＥＳＦ
ＥＴは，チャネル走行時間が改善されたこと及びデバイ
スキャパシタンスが減少されたことの両方の理由のため
に、周波数レスポンスを増大する。
層若しくは軽くドープされたｉー層を導入することによ
り、ＭＥＳＦＥＴのゲートー基板間の接合キャパシタン
スを著しく減少する。本発明の良好な実施例のＭＥＳＦ
ＥＴは，チャネル走行時間が改善されたこと及びデバイ
スキャパシタンスが減少されたことの両方の理由のため
に、周波数レスポンスを増大する。
【００４０】本発明の第２の実施例においては、超格子
層（これらはサブ・エッチされる）を成長し、そして低
温の横方向の過成長技術を使用してサブ・エッチされた
領域にシリコンを充填することにより、ヘテロ構造が形
成される。この様な技術は、IEEE Trans. Electron Dev
ices, Vol.ED-38, pp.378-385 (1991)の論文"Self-alig
ned bipolar epitaxial base n-p-n transistors by se
lective emitter window (SEEW) technology"に示され
ている。
層（これらはサブ・エッチされる）を成長し、そして低
温の横方向の過成長技術を使用してサブ・エッチされた
領域にシリコンを充填することにより、ヘテロ構造が形
成される。この様な技術は、IEEE Trans. Electron Dev
ices, Vol.ED-38, pp.378-385 (1991)の論文"Self-alig
ned bipolar epitaxial base n-p-n transistors by se
lective emitter window (SEEW) technology"に示され
ている。
【００４１】図７乃至図１０は、この第２の良好な実施
例のＳｉ／Ｓｉ1-xＧｅx超格子ＮチャネルＭＥＳＦＥＴ
の処理工程を示す。図７において、Ｎ型シリコン層２０
２が、ＭＢＥ若しくはＭＯＣＶＤにより半絶縁性基板２
０４上に成長される。基板２０４及びＮ型シリコン層２
０２は、図３の（Ａ）の基板１２２及びＮ型シリコン層
１２０と同じである。Ｓｉ／Ｓｉ1-xＧｅxの超格子区分
２０６を５つ有する構造２０８が、Ｎ型シリコン層２０
２上に成長される。各超格子区分２０６は、Ｓｉ1-xＧ
ｅx層２２０、２２２、２２４、２２６及び２２８上に
それぞれ成長されたアンドープト・シリコン層２１０、
２１２、２１４、２１６及び２１８を有する。層２１０
乃至２１８及び２２０乃至２２８のドーピング特性は、
層１４２乃至１５０及び１３２乃至１４０のとされぞれ
同じである。
例のＳｉ／Ｓｉ1-xＧｅx超格子ＮチャネルＭＥＳＦＥＴ
の処理工程を示す。図７において、Ｎ型シリコン層２０
２が、ＭＢＥ若しくはＭＯＣＶＤにより半絶縁性基板２
０４上に成長される。基板２０４及びＮ型シリコン層２
０２は、図３の（Ａ）の基板１２２及びＮ型シリコン層
１２０と同じである。Ｓｉ／Ｓｉ1-xＧｅxの超格子区分
２０６を５つ有する構造２０８が、Ｎ型シリコン層２０
２上に成長される。各超格子区分２０６は、Ｓｉ1-xＧ
ｅx層２２０、２２２、２２４、２２６及び２２８上に
それぞれ成長されたアンドープト・シリコン層２１０、
２１２、２１４、２１６及び２１８を有する。層２１０
乃至２１８及び２２０乃至２２８のドーピング特性は、
層１４２乃至１５０及び１３２乃至１４０のとされぞれ
同じである。
【００４２】超格子構造を成長させた後に、デバイスの
ソースーチャネル（Ｓ−Ｃ）及びドレイン領域が限定さ
れる。このドレイン領域は、Ｓｉ1-xＧｅxを熱にさらす
ことを最小にする塩素をベースとしたエッチャントをシ
リコン層に対して使用し、そしてＳｉ1-xＧｅx層に対し
てＳＦ6およびＣＦ3Ｂｒプラズマを使用することにより
第１部分２３０（図８）がドライ・エッチされた時に限
定される。次に、図９において、Ｎ型シリコン２４０の
上面が、エッチされずに残っている超格子層の上面と同
一面になるように、Ｎ型シリコンがこのエッチされた領
域に充填される。
ソースーチャネル（Ｓ−Ｃ）及びドレイン領域が限定さ
れる。このドレイン領域は、Ｓｉ1-xＧｅxを熱にさらす
ことを最小にする塩素をベースとしたエッチャントをシ
リコン層に対して使用し、そしてＳｉ1-xＧｅx層に対し
てＳＦ6およびＣＦ3Ｂｒプラズマを使用することにより
第１部分２３０（図８）がドライ・エッチされた時に限
定される。次に、図９において、Ｎ型シリコン２４０の
上面が、エッチされずに残っている超格子層の上面と同
一面になるように、Ｎ型シリコンがこのエッチされた領
域に充填される。
【００４３】図１０に示すように、第２の超格子部分を
エッチすることにより、Ｓ−Ｃ領域２５０が同様に限定
される。この第２の実施例は、一旦Ｓ−Ｃ領域が限定さ
れると、図３の（Ｂ）に示した実施例の構造と同じであ
る。更に、第２の良好な実施例のＭＥＳＦＥＴについて
の後続の処理は、第１実施例の処理と同じである。
エッチすることにより、Ｓ−Ｃ領域２５０が同様に限定
される。この第２の実施例は、一旦Ｓ−Ｃ領域が限定さ
れると、図３の（Ｂ）に示した実施例の構造と同じであ
る。更に、第２の良好な実施例のＭＥＳＦＥＴについて
の後続の処理は、第１実施例の処理と同じである。
【００４４】
【発明の効果】本発明は、短チャネルＭＥＳＦＥＴのチ
ャネル走行時間を減少しながら、短チャネルＭＥＳＦＥ
Ｔのパワー出力、電流利得、及び相互コンダクタンスを
増大する。
ャネル走行時間を減少しながら、短チャネルＭＥＳＦＥ
Ｔのパワー出力、電流利得、及び相互コンダクタンスを
増大する。
【図１】従来のＭＥＳＦＥＴの３次元的な構造を示す図
である。
である。
【図２】本発明の良好な実施例に従うＭＥＳＦＥＴの断
面図である。
面図である。
【図３】本発明の第１の良好な実施例に従うＭＥＳＦＥ
Ｔを製造する工程を示す図である。
Ｔを製造する工程を示す図である。
【図４】本発明の第１の良好な実施例に従うＭＥＳＦＥ
Ｔに対して成長される超格子の側面図である。
Ｔに対して成長される超格子の側面図である。
【図５】本発明の第１の良好な実施例に従って成長され
た超格子のＳｉ／Ｓｉ1-xＧｅxヘテロ構造のバンドを示
す図である。
た超格子のＳｉ／Ｓｉ1-xＧｅxヘテロ構造のバンドを示
す図である。
【図６】本発明に従うドーピング密度の横方向の変化を
示す図である。
示す図である。
【図７】本発明の第２の良好な実施例に従って成長され
た層構造を示す図である。
た層構造を示す図である。
【図８】本発明の第２の良好な実施例に従って成長され
た層構造を示す図である。
た層構造を示す図である。
【図９】本発明の第２の良好な実施例に従って成長され
た層構造を示す図である。
た層構造を示す図である。
【図１０】本発明の第２の良好な実施例に従って成長さ
れた層構造を示す図である。
れた層構造を示す図である。
１００・・・ＭＥＳＦＥＴ １０２・・・ソース領域 １０４・・・ドレイン領域 １０６・・・マルチ領域チャネル １０６Ａ・・第１領域 １０６Ｂ・・第２領域 １０６Ｃ・・第３領域 １０８・・・ゲート １１０・・・半導体領域 １２０・・・シリコン層 １２２・・・シリコン基板
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/337 29/808 (72)発明者 ロバート・ブッシュ・レンベック アメリカ合衆国ニューヨーク州、スタッツ バーグ、ボックス214、アール・ティ １ 番地
Claims (7)
- 【請求項１】ゲート、ドレイン及びソースを有する電界
効果型トランジスタにおいて、 半絶縁性の基板と、 該半絶縁性基板の上で、上記ソース及びドレインの間に
配置され、少なくとも２つの領域を有するマルチ領域チ
ャネルとを有し、上記ゲートが上記チャネル上に配置さ
れている上記電界効果型トランジスタ。 - 【請求項２】上記マルチ領域チャネルは、上記ソースか
ら、上記ゲートの下側で且つ該ゲートの中央の点を超え
る地点まで延びる第１半導体材料の第１領域と、上記第
１領域から上記ドレインまで延び量子力学的な井戸の超
格子を含む第２領域と、上記第１領域及び第２領域の下
側で上記ソースから上記ドレインまで延びる半絶縁性の
領域とを有することを特徴とする請求項１の電界効果型
トランジスタ。 - 【請求項３】上記超格子は、上記第１半導体材料の層及
び第２半導体の層が交互に重ねられて形成されているこ
とを特徴とする請求項２の電界効果型トランジスタ。 - 【請求項４】上記第１半導体材料は、Ｎ+シリコンであ
ることを特徴とする請求項２の電界透過型トランジス
タ。 - 【請求項５】上記第１半導体材料はシリコンでありそし
て上記第２半導体材料はＳｉＧｅであることを特徴とす
る請求項３の電界効果型トランジスタ。 - 【請求項６】上記Ｎ+シリコン層は３００Å及び１００
０Åの間の厚さを有し、そして上記ＳｉＧｅ層は２００
Åの厚さを有することを特徴とする請求項５の電界効果
型トランジスタ。 - 【請求項７】上記Ｎ+シリコン層は１０16ｃｍ-3及び５
ｘ１０16ｃｍ-3の間のドーパント密度を有することを特
徴とする請求項５の電界効果型トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US995459 | 1992-12-22 | ||
| US07/995,459 US5323020A (en) | 1992-12-22 | 1992-12-22 | High performance MESFET with multiple quantum wells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211891A true JPH07211891A (ja) | 1995-08-11 |
| JP2504376B2 JP2504376B2 (ja) | 1996-06-05 |
Family
ID=25541833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260052A Expired - Lifetime JP2504376B2 (ja) | 1992-12-22 | 1993-10-18 | 電界効果型トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5323020A (ja) |
| EP (1) | EP0607729A3 (ja) |
| JP (1) | JP2504376B2 (ja) |
Families Citing this family (21)
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| EP0607729A2 (en) | 1994-07-27 |
| US5420059A (en) | 1995-05-30 |
| JP2504376B2 (ja) | 1996-06-05 |
| US5323020A (en) | 1994-06-21 |
| EP0607729A3 (en) | 1995-02-22 |
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