JPH07212217A - 論理回路 - Google Patents
論理回路Info
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- JPH07212217A JPH07212217A JP6017744A JP1774494A JPH07212217A JP H07212217 A JPH07212217 A JP H07212217A JP 6017744 A JP6017744 A JP 6017744A JP 1774494 A JP1774494 A JP 1774494A JP H07212217 A JPH07212217 A JP H07212217A
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Abstract
(57)【要約】
【目的】 論理セルの低面積化を図る。設計効率が悪化
しないようにする。 【構成】 論理ゲートＧの電源端子の一方に高電位の疑
似電源線ＶＤＤＶを接続し、他方に低電位の疑似電源線
ＧＮＤＶを接続する。疑似電源線ＶＤＤＶと実電源線Ｖ
ＤＤとの間にＨＶth−ＰＭＯＳＦＥＴ・Ｑ１を接続し、
疑似電源線ＧＮＤＶと実電源線ＧＮＤとの間にＨＶth−
ＮＭＯＳＦＥＴ・Ｑ２を接続する。ＬＶth−ＰＭＯＳＦ
ＥＴ・Ｑ３，Ｑ４のバックゲートを、実電源線ＶＤＤで
はなく、疑似電源線ＶＤＤＶに接続する。ＬＶth−ＮＭ
ＯＳＦＥＴ・Ｑ５，Ｑ６のバックゲートを、実電源線Ｇ
ＮＤではなく、疑似電源線ＧＮＤＶに接続する。
しないようにする。 【構成】 論理ゲートＧの電源端子の一方に高電位の疑
似電源線ＶＤＤＶを接続し、他方に低電位の疑似電源線
ＧＮＤＶを接続する。疑似電源線ＶＤＤＶと実電源線Ｖ
ＤＤとの間にＨＶth−ＰＭＯＳＦＥＴ・Ｑ１を接続し、
疑似電源線ＧＮＤＶと実電源線ＧＮＤとの間にＨＶth−
ＮＭＯＳＦＥＴ・Ｑ２を接続する。ＬＶth−ＰＭＯＳＦ
ＥＴ・Ｑ３，Ｑ４のバックゲートを、実電源線ＶＤＤで
はなく、疑似電源線ＶＤＤＶに接続する。ＬＶth−ＮＭ
ＯＳＦＥＴ・Ｑ５，Ｑ６のバックゲートを、実電源線Ｇ
ＮＤではなく、疑似電源線ＧＮＤＶに接続する。
Description
【０００１】
【産業上の利用分野】この発明は、低電圧で動作可能な
論理回路に関し、特に、動作時は低しきい値の電界効果
トランジスタからなる低しきい値論理回路で高速動作を
実現し、非動作時には高しきい値の電力制御用電界効果
トランジスタをオフすることにより低リーク特性を実現
する論理回路の改良に関するものである。
論理回路に関し、特に、動作時は低しきい値の電界効果
トランジスタからなる低しきい値論理回路で高速動作を
実現し、非動作時には高しきい値の電力制御用電界効果
トランジスタをオフすることにより低リーク特性を実現
する論理回路の改良に関するものである。
【０００２】
【従来の技術】近年、各種電子機器の携帯化の要求に応
えるべく、集積回路の低電圧動作化が進められている。
この種の回路例として、アイ・イー・イー「”１V Hｉg
h-Speed Digital Circuit Technology With 0.5μｍ Mu
lti-Threshold ＣＭＯＳ”Proceedings of ＩＥＥＥ Ａ
ＳＩＣ ＣＯＮＦＥＲＥＮＣＥ PP.186-189,SEPT.199
3.」に示されているＭＴ−ＣＭＯＳ（Multi-Threshold
ＣＭＯＳ）回路を図５に示す。
えるべく、集積回路の低電圧動作化が進められている。
この種の回路例として、アイ・イー・イー「”１V Hｉg
h-Speed Digital Circuit Technology With 0.5μｍ Mu
lti-Threshold ＣＭＯＳ”Proceedings of ＩＥＥＥ Ａ
ＳＩＣ ＣＯＮＦＥＲＥＮＣＥ PP.186-189,SEPT.199
3.」に示されているＭＴ−ＣＭＯＳ（Multi-Threshold
ＣＭＯＳ）回路を図５に示す。
【０００３】同図において、Ｇは論理ゲートであり、低
しきい値のＰチャネルＭＯＳＦＥＴ（ＬＶth−ＰＭＯＳ
ＦＥＴ）・Ｑ３，Ｑ４およびＮチャネルＭＯＳＦＥＴ
（ＬＶth−ＮＭＯＳＦＥＴ）・Ｑ５，Ｑ６により構成さ
れている。論理ゲートＧの電源端子の一方には高電位の
疑似電源線ＶＤＤＶが接続され、他方には低電位の疑似
電源線ＧＮＤＶが接続されている。そして、疑似電源線
ＶＤＤＶと実電源線（高電位）ＶＤＤとの間に高しきい
値のＰチャネルＭＯＳＦＥＴ（ＨＶth−ＰＭＯＳＦＥ
Ｔ：電力制御用ＭＯＳＦＥＴ）・Ｑ１が接続され、疑似
電源線ＧＮＤＶと実電源線ＧＮＤ（低電位：接地電位）
との間に高しきい値のＮチャネルＭＯＳＦＥＴ（ＨＶth
−ＮＭＯＳＦＥＴ：電力制御用ＭＯＳＦＥＴ）・Ｑ２が
接続されている。また、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ
３，Ｑ４のバックゲート（基板電位）は実電源線ＶＤＤ
に接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバ
ックゲートは実電源線ＧＮＤに接続され、ＨＶth−ＰＭ
ＯＳＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接
続され、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲート
は実電源線ＧＮＤに接続されている。なお、同図におい
て、ＳＬＡおよびＳＬＢは制御線であり、Ｑ１およびＱ
２のゲートに接続されている。また、論理ゲートＧは、
同様にして複数接続されている。
しきい値のＰチャネルＭＯＳＦＥＴ（ＬＶth−ＰＭＯＳ
ＦＥＴ）・Ｑ３，Ｑ４およびＮチャネルＭＯＳＦＥＴ
（ＬＶth−ＮＭＯＳＦＥＴ）・Ｑ５，Ｑ６により構成さ
れている。論理ゲートＧの電源端子の一方には高電位の
疑似電源線ＶＤＤＶが接続され、他方には低電位の疑似
電源線ＧＮＤＶが接続されている。そして、疑似電源線
ＶＤＤＶと実電源線（高電位）ＶＤＤとの間に高しきい
値のＰチャネルＭＯＳＦＥＴ（ＨＶth−ＰＭＯＳＦＥ
Ｔ：電力制御用ＭＯＳＦＥＴ）・Ｑ１が接続され、疑似
電源線ＧＮＤＶと実電源線ＧＮＤ（低電位：接地電位）
との間に高しきい値のＮチャネルＭＯＳＦＥＴ（ＨＶth
−ＮＭＯＳＦＥＴ：電力制御用ＭＯＳＦＥＴ）・Ｑ２が
接続されている。また、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ
３，Ｑ４のバックゲート（基板電位）は実電源線ＶＤＤ
に接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバ
ックゲートは実電源線ＧＮＤに接続され、ＨＶth−ＰＭ
ＯＳＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接
続され、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲート
は実電源線ＧＮＤに接続されている。なお、同図におい
て、ＳＬＡおよびＳＬＢは制御線であり、Ｑ１およびＱ
２のゲートに接続されている。また、論理ゲートＧは、
同様にして複数接続されている。
【０００４】このＭＴ−ＣＭＯＳ回路では、通常動作
時、ＳＬＡを低電位にし、ＳＬＢを高電位にする。これ
により、Ｑ１およびＱ２が導通し、ＶＤＤＶおよびＧＮ
ＤＶがＶＤＤおよびＧＮＤに接続される。この場合、論
理ゲートＧは低しきい値のＭＯＳＦＥＴ・Ｑ３〜Ｑ６で
構成されているため、１Ｖ程度の低い電源電圧でも高速
に動作することが可能となる。ＨＶth−ＭＯＳＦＥＴ・
Ｑ１，Ｑ２は一般的プロセスで用いられるＶth＝０．５
〜０．７Ｖとする。ＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
は、製造バラツキがあってもノーマリオンにならないよ
うに、Ｖth＝０．２〜０．３Ｖ程度とする。このときの
論理ゲートＧの遅延を図６に示す。論理ゲートをＨＶth
−ＭＯＳＦＥＴで構成した場合、すなわち通常の論理ゲ
ートでは、電源電圧１Ｖ程度の時に急減に遅延が劣化す
る。これに対して、ＬＶth−ＭＯＳＦＥＴのみで構成し
た論理ゲートＧでは、その遅延が緩やかな劣化しか示さ
ない。このため、電源電圧１Ｖ程度において、ＬＶth−
ＭＯＳＦＥＴのみで構成した論理ゲートＧはＨＶth−Ｍ
ＯＳＦＥＴで構成した論理ゲートの３倍以上の速度を示
す。これにより、図５に示したＭＴ−ＣＭＯＳ回路で
は、電源電圧１Ｖ付近での速度特性が、ＨＶth−ＭＯＳ
ＦＥＴで構成した通常の論理ゲートに対し、大幅に改善
されていることが分かる。
時、ＳＬＡを低電位にし、ＳＬＢを高電位にする。これ
により、Ｑ１およびＱ２が導通し、ＶＤＤＶおよびＧＮ
ＤＶがＶＤＤおよびＧＮＤに接続される。この場合、論
理ゲートＧは低しきい値のＭＯＳＦＥＴ・Ｑ３〜Ｑ６で
構成されているため、１Ｖ程度の低い電源電圧でも高速
に動作することが可能となる。ＨＶth−ＭＯＳＦＥＴ・
Ｑ１，Ｑ２は一般的プロセスで用いられるＶth＝０．５
〜０．７Ｖとする。ＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
は、製造バラツキがあってもノーマリオンにならないよ
うに、Ｖth＝０．２〜０．３Ｖ程度とする。このときの
論理ゲートＧの遅延を図６に示す。論理ゲートをＨＶth
−ＭＯＳＦＥＴで構成した場合、すなわち通常の論理ゲ
ートでは、電源電圧１Ｖ程度の時に急減に遅延が劣化す
る。これに対して、ＬＶth−ＭＯＳＦＥＴのみで構成し
た論理ゲートＧでは、その遅延が緩やかな劣化しか示さ
ない。このため、電源電圧１Ｖ程度において、ＬＶth−
ＭＯＳＦＥＴのみで構成した論理ゲートＧはＨＶth−Ｍ
ＯＳＦＥＴで構成した論理ゲートの３倍以上の速度を示
す。これにより、図５に示したＭＴ−ＣＭＯＳ回路で
は、電源電圧１Ｖ付近での速度特性が、ＨＶth−ＭＯＳ
ＦＥＴで構成した通常の論理ゲートに対し、大幅に改善
されていることが分かる。
【０００５】しかし、ＬＶth−ＭＯＳＦＥＴのリーク電
流はＨＶth−ＭＯＳＦＥＴの１０００倍以上となり、非
動作時（スタンバイ時）の消費電流は無視し得なくな
る。すなわち、低しきい値のＭＯＳＦＥＴを使用する場
合、そのスタンバイ時のリーク電流が極めて大きくなる
ことが問題となる。このため、このＭＴ−ＣＭＯＳ回路
では、次のような方法で上述した問題を回避している。
すなわち、スタンバイ時には、ＳＬＡを高電位にし、Ｓ
ＬＢを低電位にし、Ｑ１およびＱ２を遮断することによ
り、論理ゲートＧのＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
で生じるリーク電流をカットする。この場合、ＨＶth−
ＭＯＳＦＥＴ・Ｑ１およびＱ２のみのリーク電流となる
ため、スタンバイ時の電力はＬＶth−ＭＯＳＦＥＴのみ
で構成した回路に対し１／１０００以下となる。このよ
うに、このＭＴ−ＣＭＯＳ回路を用いると、低電源電圧
のときの高速動作とスタンバイ時の低電力を同時に実現
することができるという利点を有する。
流はＨＶth−ＭＯＳＦＥＴの１０００倍以上となり、非
動作時（スタンバイ時）の消費電流は無視し得なくな
る。すなわち、低しきい値のＭＯＳＦＥＴを使用する場
合、そのスタンバイ時のリーク電流が極めて大きくなる
ことが問題となる。このため、このＭＴ−ＣＭＯＳ回路
では、次のような方法で上述した問題を回避している。
すなわち、スタンバイ時には、ＳＬＡを高電位にし、Ｓ
ＬＢを低電位にし、Ｑ１およびＱ２を遮断することによ
り、論理ゲートＧのＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
で生じるリーク電流をカットする。この場合、ＨＶth−
ＭＯＳＦＥＴ・Ｑ１およびＱ２のみのリーク電流となる
ため、スタンバイ時の電力はＬＶth−ＭＯＳＦＥＴのみ
で構成した回路に対し１／１０００以下となる。このよ
うに、このＭＴ−ＣＭＯＳ回路を用いると、低電源電圧
のときの高速動作とスタンバイ時の低電力を同時に実現
することができるという利点を有する。
【０００６】ところで、このＭＴ−ＣＭＯＳ回路では、
疑似電源線ＶＤＤＶ，ＧＮＤＶ、疑似電源線ＶＤＤＶ，
ＧＮＤＶと実電源線ＶＤＤ，ＧＮＤとの間に入る電力制
御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２およびそれらの制御線Ｓ
ＬＡ，ＳＬＢが必要となり、そのままでは一般のＣＡＤ
では取り扱うことができない。そこで、図７に示すよう
な、ＭＴ−ＣＭＯＳ対応のスタンダードセル（論理セ
ル）が提案されている。本図は、スタンダードセルＳＬ
０〜ＳＬｎ＋１を配置して、ＭＴ−ＣＭＯＳ回路を構成
した例を示している。本スタンダードセルは、セル内に
電源線ＶＤＤ，ＧＮＤの他に疑似電源線ＶＤＤＶ，ＧＮ
ＤＶや制御線ＳＬＡ，ＳＬＢを有しており、セルを並べ
るだけで自動的にそれらを接続できる構成となってい
る。なお、各セルに電圧を供給するパワーセルＳＬ０，
ＳＬｎ＋１には、制御線ＳＬＡ，ＳＬＢで制御される高
しきい値の電力制御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２が配置
されている。このスタンダードセルを用いると、ＨＶth
−ＭＯＳＦＥＴで構成された通常のＣＭＯＳ論理セルと
同様のレイアウトをすることにより、自動的にＭＴ−Ｃ
ＭＯＳ回路を構成することができる。
疑似電源線ＶＤＤＶ，ＧＮＤＶ、疑似電源線ＶＤＤＶ，
ＧＮＤＶと実電源線ＶＤＤ，ＧＮＤとの間に入る電力制
御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２およびそれらの制御線Ｓ
ＬＡ，ＳＬＢが必要となり、そのままでは一般のＣＡＤ
では取り扱うことができない。そこで、図７に示すよう
な、ＭＴ−ＣＭＯＳ対応のスタンダードセル（論理セ
ル）が提案されている。本図は、スタンダードセルＳＬ
０〜ＳＬｎ＋１を配置して、ＭＴ−ＣＭＯＳ回路を構成
した例を示している。本スタンダードセルは、セル内に
電源線ＶＤＤ，ＧＮＤの他に疑似電源線ＶＤＤＶ，ＧＮ
ＤＶや制御線ＳＬＡ，ＳＬＢを有しており、セルを並べ
るだけで自動的にそれらを接続できる構成となってい
る。なお、各セルに電圧を供給するパワーセルＳＬ０，
ＳＬｎ＋１には、制御線ＳＬＡ，ＳＬＢで制御される高
しきい値の電力制御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２が配置
されている。このスタンダードセルを用いると、ＨＶth
−ＭＯＳＦＥＴで構成された通常のＣＭＯＳ論理セルと
同様のレイアウトをすることにより、自動的にＭＴ−Ｃ
ＭＯＳ回路を構成することができる。
【０００７】スタンダードセルＳＬ１〜ＳＬｎはそれぞ
れ論理機能を持った論理ゲートＧ１〜Ｇｎを内蔵してい
る。論理ゲートＧ１〜ＧｎはＬＶth−ＭＯＳＦＥＴで構
成されている。論理ゲートＧ１〜Ｇｎの電源端子の一方
には高電位の疑似電源線ＶＤＤＶが接続され、他方には
低電位の疑似電源線ＧＮＤＶが接続されている。疑似電
源線ＶＤＤＶ，ＧＮＤＶは、実電源線ＶＤＤ，ＧＮＤか
ら、Ｑ１，Ｑ２を介して電流の供給を受ける。また、ス
タンダードセルＳＬ１〜ＳＬｎの保有する実電源線ＶＤ
ＤおよびＧＮＤには、論理ゲートＧ１〜ＧｎにおけるＬ
Ｖth−ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴの基板電位
をとるための基板電位固定用コンタクトＣＴＶおよびＣ
ＴＧが設けられている。
れ論理機能を持った論理ゲートＧ１〜Ｇｎを内蔵してい
る。論理ゲートＧ１〜ＧｎはＬＶth−ＭＯＳＦＥＴで構
成されている。論理ゲートＧ１〜Ｇｎの電源端子の一方
には高電位の疑似電源線ＶＤＤＶが接続され、他方には
低電位の疑似電源線ＧＮＤＶが接続されている。疑似電
源線ＶＤＤＶ，ＧＮＤＶは、実電源線ＶＤＤ，ＧＮＤか
ら、Ｑ１，Ｑ２を介して電流の供給を受ける。また、ス
タンダードセルＳＬ１〜ＳＬｎの保有する実電源線ＶＤ
ＤおよびＧＮＤには、論理ゲートＧ１〜ＧｎにおけるＬ
Ｖth−ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴの基板電位
をとるための基板電位固定用コンタクトＣＴＶおよびＣ
ＴＧが設けられている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＴ−ＣＭＯＳ回路では、スタンダードセル
ＳＬ１〜ＳＬｎ内に実電源線ＶＤＤ，実電源線ＧＮＤ，
疑似電源線ＶＤＤＶ，疑似電源線ＧＮＤＶの４本の配線
が必要となり、スタンダードセルＳＬ１〜ＳＬｎの占有
面積が大きくなる。また、ＨＶth−ＭＯＳＦＥＴで構成
された通常のＣＭＯＳ論理セルは電源線，ＧＮＤ線のみ
からなるため、このＣＭＯＳ論理セルを用いた回路レイ
アウトをそのままＭＴ−ＣＭＯＳ回路へ応用することが
できず、設計効率が悪化する。
うな従来のＭＴ−ＣＭＯＳ回路では、スタンダードセル
ＳＬ１〜ＳＬｎ内に実電源線ＶＤＤ，実電源線ＧＮＤ，
疑似電源線ＶＤＤＶ，疑似電源線ＧＮＤＶの４本の配線
が必要となり、スタンダードセルＳＬ１〜ＳＬｎの占有
面積が大きくなる。また、ＨＶth−ＭＯＳＦＥＴで構成
された通常のＣＭＯＳ論理セルは電源線，ＧＮＤ線のみ
からなるため、このＣＭＯＳ論理セルを用いた回路レイ
アウトをそのままＭＴ−ＣＭＯＳ回路へ応用することが
できず、設計効率が悪化する。
【０００９】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、論理セルの
低面積化を図ることができ、また設計効率が悪化するこ
とのない論理回路を提供することにある。
なされたもので、その目的とするところは、論理セルの
低面積化を図ることができ、また設計効率が悪化するこ
とのない論理回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、低しきい値のＰチャネルおよびＮ
チャネル形の電界効果トランジスタからなる低しきい値
論理回路と、この低しきい値論理回路の電源端子の一方
および他方に接続された第１および第２の疑似電源線
と、第１の疑似電源線と第１の実電源線との間に接続さ
れた高しきい値の第１の電界効果トランジスタと、第２
の疑似電源線と第２の実電源線との間に接続された高し
きい値の第２の電界効果トランジスタとを備えた論理回
路において、低しきい値論理回路におけるＰチャネル形
の電界効果トランジスタのバックゲートを第１の疑似電
源線に接続するようにし、低しきい値論理回路における
Ｎチャネル形の電界効果トランジスタのバックゲートを
第２の疑似電源線に接続するようにしたものである。
るために、本発明は、低しきい値のＰチャネルおよびＮ
チャネル形の電界効果トランジスタからなる低しきい値
論理回路と、この低しきい値論理回路の電源端子の一方
および他方に接続された第１および第２の疑似電源線
と、第１の疑似電源線と第１の実電源線との間に接続さ
れた高しきい値の第１の電界効果トランジスタと、第２
の疑似電源線と第２の実電源線との間に接続された高し
きい値の第２の電界効果トランジスタとを備えた論理回
路において、低しきい値論理回路におけるＰチャネル形
の電界効果トランジスタのバックゲートを第１の疑似電
源線に接続するようにし、低しきい値論理回路における
Ｎチャネル形の電界効果トランジスタのバックゲートを
第２の疑似電源線に接続するようにしたものである。
【００１１】
【作用】したがってこの発明によれば、低しきい値論理
回路におけるＰチャネル形の電界効果トランジスタおよ
びＮチャネル形の電界効果トランジスタの基板電位が、
第１の疑似電源線および第２の疑似電源線よりとられ
る。
回路におけるＰチャネル形の電界効果トランジスタおよ
びＮチャネル形の電界効果トランジスタの基板電位が、
第１の疑似電源線および第２の疑似電源線よりとられ
る。
【００１２】
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。図１はこの発明の一実施例を示す図である。同図に
おいて、Ｇは論理ゲートであり、ＬＶth−ＰＭＯＳＦＥ
Ｔ・Ｑ３，Ｑ４およびＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，
Ｑ６により構成されている。論理ゲートＧの電源端子の
一方には高電位の疑似電源線ＶＤＤＶが接続され、他方
には低電位の疑似電源線ＧＮＤＶが接続されている。そ
して、疑似電源線ＶＤＤＶと実電源線ＶＤＤとの間にＨ
Ｖth−ＰＭＯＳＦＥＴ・Ｑ１が接続され、疑似電源線Ｇ
ＮＤＶと実電源線ＧＮＤとの間にＨＶth−ＮＭＯＳＦＥ
Ｔ・Ｑ２が接続されている。
る。図１はこの発明の一実施例を示す図である。同図に
おいて、Ｇは論理ゲートであり、ＬＶth−ＰＭＯＳＦＥ
Ｔ・Ｑ３，Ｑ４およびＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，
Ｑ６により構成されている。論理ゲートＧの電源端子の
一方には高電位の疑似電源線ＶＤＤＶが接続され、他方
には低電位の疑似電源線ＧＮＤＶが接続されている。そ
して、疑似電源線ＶＤＤＶと実電源線ＶＤＤとの間にＨ
Ｖth−ＰＭＯＳＦＥＴ・Ｑ１が接続され、疑似電源線Ｇ
ＮＤＶと実電源線ＧＮＤとの間にＨＶth−ＮＭＯＳＦＥ
Ｔ・Ｑ２が接続されている。
【００１３】ここで、図５に示した従来の回路と異なる
点は、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ４のバックゲ
ートが実電源線ＶＤＤではなく、疑似電源線ＶＤＤＶに
接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバッ
クゲートが実電源線ＧＮＤではなく、疑似電源線ＧＮＤ
Ｖに接続されている点である。なお、ＨＶth−ＰＭＯＳ
ＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接続さ
れ、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲートは実
電源線ＧＮＤに接続され、制御線ＳＬＡおよびＳＬＢが
Ｑ１およびＱ２のゲートに接続されている点、および論
理ゲートＧが同様にして複数接続されている点は、図５
に示した従来の回路と同じである。
点は、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ４のバックゲ
ートが実電源線ＶＤＤではなく、疑似電源線ＶＤＤＶに
接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバッ
クゲートが実電源線ＧＮＤではなく、疑似電源線ＧＮＤ
Ｖに接続されている点である。なお、ＨＶth−ＰＭＯＳ
ＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接続さ
れ、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲートは実
電源線ＧＮＤに接続され、制御線ＳＬＡおよびＳＬＢが
Ｑ１およびＱ２のゲートに接続されている点、および論
理ゲートＧが同様にして複数接続されている点は、図５
に示した従来の回路と同じである。
【００１４】このＭＴ−ＣＭＯＳ回路においても、従来
の回路と同様、通常動作時、ＳＬＡを低電位にし、ＳＬ
Ｂを高電位にする。これにより、Ｑ１およびＱ２が導通
し、ＶＤＤＶおよびＧＮＤＶがＶＤＤおよびＧＮＤに接
続される。この時、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ
４の基板電位がＶＤＤＶよりとられ、ＬＶth−ＮＭＯＳ
ＦＥＴ・Ｑ５，Ｑ６の基板電位がＧＮＤＶよりとられ
る。この場合、論理ゲートＧは低しきい値のＭＯＳＦＥ
Ｔ・Ｑ３〜Ｑ６で構成されているため、１Ｖ程度の低い
電源電圧でも高速に動作することが可能となる。また、
スタンバイ時には、ＨＶth−ＰＭＯＳＦＥＴ・Ｑ１，Ｑ
２をオフすることにより、低リーク特性が実現される。
の回路と同様、通常動作時、ＳＬＡを低電位にし、ＳＬ
Ｂを高電位にする。これにより、Ｑ１およびＱ２が導通
し、ＶＤＤＶおよびＧＮＤＶがＶＤＤおよびＧＮＤに接
続される。この時、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ
４の基板電位がＶＤＤＶよりとられ、ＬＶth−ＮＭＯＳ
ＦＥＴ・Ｑ５，Ｑ６の基板電位がＧＮＤＶよりとられ
る。この場合、論理ゲートＧは低しきい値のＭＯＳＦＥ
Ｔ・Ｑ３〜Ｑ６で構成されているため、１Ｖ程度の低い
電源電圧でも高速に動作することが可能となる。また、
スタンバイ時には、ＨＶth−ＰＭＯＳＦＥＴ・Ｑ１，Ｑ
２をオフすることにより、低リーク特性が実現される。
【００１５】図２はこのＭＴ−ＣＭＯＳ回路を実際のレ
イアウトパターンにした図である。すなわち、スタンダ
ードセルＳＬ０’〜ＳＬｎ＋１’を配置して、ＭＴ−Ｃ
ＭＯＳ回路を構成した例を示している。スタンダードセ
ルＳＬ１’〜ＳＬｎ’はそれぞれ論理機能を持った論理
ゲートＧ１〜Ｇｎを内蔵している。論理ゲートＧ１〜Ｇ
ｎはＬＶth−ＭＯＳＦＥＴで構成されている。論理ゲー
トＧ１〜Ｇｎの電源端子の一方には高電位の疑似電源線
ＶＤＤＶが接続され、他方には低電位の疑似電源線ＧＮ
ＤＶが接続されている。疑似電源線ＶＤＤＶ，ＧＮＤＶ
は、パワーセルＳＬ０’，ＳＬｎ＋１’の保有する実電
源線ＶＤＤ，ＧＮＤから、Ｑ１，Ｑ２を介して電流の供
給を受ける。また、スタンダードセルＳＬ１’〜ＳＬ
ｎ’の保有する疑似電源線ＶＤＤＶおよびＧＮＤＶに
は、論理ゲートＧ１〜ＧｎにおけるＬＶth−ＰＭＯＳＦ
ＥＴおよびＮＭＯＳＦＥＴの基板電位をとるための基板
電位固定用コンタクトＣＴＶおよびＣＴＧが設けられて
いる。
イアウトパターンにした図である。すなわち、スタンダ
ードセルＳＬ０’〜ＳＬｎ＋１’を配置して、ＭＴ−Ｃ
ＭＯＳ回路を構成した例を示している。スタンダードセ
ルＳＬ１’〜ＳＬｎ’はそれぞれ論理機能を持った論理
ゲートＧ１〜Ｇｎを内蔵している。論理ゲートＧ１〜Ｇ
ｎはＬＶth−ＭＯＳＦＥＴで構成されている。論理ゲー
トＧ１〜Ｇｎの電源端子の一方には高電位の疑似電源線
ＶＤＤＶが接続され、他方には低電位の疑似電源線ＧＮ
ＤＶが接続されている。疑似電源線ＶＤＤＶ，ＧＮＤＶ
は、パワーセルＳＬ０’，ＳＬｎ＋１’の保有する実電
源線ＶＤＤ，ＧＮＤから、Ｑ１，Ｑ２を介して電流の供
給を受ける。また、スタンダードセルＳＬ１’〜ＳＬ
ｎ’の保有する疑似電源線ＶＤＤＶおよびＧＮＤＶに
は、論理ゲートＧ１〜ＧｎにおけるＬＶth−ＰＭＯＳＦ
ＥＴおよびＮＭＯＳＦＥＴの基板電位をとるための基板
電位固定用コンタクトＣＴＶおよびＣＴＧが設けられて
いる。
【００１６】このＭＴ−ＣＭＯＳ回路では、スタンダー
ドセルＳＬ１’〜ＳＬｎ’内に疑似電源線ＶＤＤＶ，Ｇ
ＮＤＶの２本の配線を設けるのみでよく、すなわち実電
源線ＶＤＤ，ＧＮＤを省略することができ、スタンダー
ドセルＳＬ１’〜ＳＬｎ’の低面積化を図ることができ
る。本実施例では、実際のレイアウトの結果、従来のＭ
Ｔ−ＣＭＯＳ回路に比べ、１５％程度の低面積化が可能
となることが判った。また、本実施例によれば、スタン
ダードセルＳＬ１’〜ＳＬｎ’がＨＶth−ＭＯＳＦＥＴ
で構成された通常の論理セルと同様の構成となるため、
この通常の論理セルを用いた回路レイアウトをそのまま
応用することができ、設計効率が悪化することがなくな
る。
ドセルＳＬ１’〜ＳＬｎ’内に疑似電源線ＶＤＤＶ，Ｇ
ＮＤＶの２本の配線を設けるのみでよく、すなわち実電
源線ＶＤＤ，ＧＮＤを省略することができ、スタンダー
ドセルＳＬ１’〜ＳＬｎ’の低面積化を図ることができ
る。本実施例では、実際のレイアウトの結果、従来のＭ
Ｔ−ＣＭＯＳ回路に比べ、１５％程度の低面積化が可能
となることが判った。また、本実施例によれば、スタン
ダードセルＳＬ１’〜ＳＬｎ’がＨＶth−ＭＯＳＦＥＴ
で構成された通常の論理セルと同様の構成となるため、
この通常の論理セルを用いた回路レイアウトをそのまま
応用することができ、設計効率が悪化することがなくな
る。
【００１７】図３はＨＶth−ＭＯＳＦＥＴで構成された
通常のＣＭＯＳ論理セルを用いたときのレイアウトパタ
ーンの例である。Ｇ１’〜Ｇｎ’は通常のＣＭＯＳ論理
ゲートである。また、ＳＬ０”，ＳＬｎ＋１”は通常の
パワーセルである。この場合、論理ゲートＧ１’〜Ｇ
ｎ’内のトランジスタを不純物濃度を変更することによ
り低しきい値化し、パワーセルＳＬ０”，ＳＬｎ＋１”
を図２に示したパワーセルＳＬ０’，ＳＬｎ＋１’に置
き換えれば、図２と同様のＭＴ−ＣＭＯＳ回路となる。
このことから、図４に示すように、過去にすでに通常Ｃ
ＭＯＳで設計した回路ブロックまたはマクロセル（機能
回路ブロック）ＢＬ内のトランジスタを不純物濃度を変
更することにより低しきい値化し、かつＨＶth−ＭＯＳ
ＦＥＴ・Ｑ１，Ｑ２およびインバータＩＮＶを加えるこ
とにより本発明に係るＭＴ−ＣＭＯＳ回路になり、低電
源電圧で高速かつスタンバイ時には低リークである特性
を持たせることができる。
通常のＣＭＯＳ論理セルを用いたときのレイアウトパタ
ーンの例である。Ｇ１’〜Ｇｎ’は通常のＣＭＯＳ論理
ゲートである。また、ＳＬ０”，ＳＬｎ＋１”は通常の
パワーセルである。この場合、論理ゲートＧ１’〜Ｇ
ｎ’内のトランジスタを不純物濃度を変更することによ
り低しきい値化し、パワーセルＳＬ０”，ＳＬｎ＋１”
を図２に示したパワーセルＳＬ０’，ＳＬｎ＋１’に置
き換えれば、図２と同様のＭＴ−ＣＭＯＳ回路となる。
このことから、図４に示すように、過去にすでに通常Ｃ
ＭＯＳで設計した回路ブロックまたはマクロセル（機能
回路ブロック）ＢＬ内のトランジスタを不純物濃度を変
更することにより低しきい値化し、かつＨＶth−ＭＯＳ
ＦＥＴ・Ｑ１，Ｑ２およびインバータＩＮＶを加えるこ
とにより本発明に係るＭＴ−ＣＭＯＳ回路になり、低電
源電圧で高速かつスタンバイ時には低リークである特性
を持たせることができる。
【００１８】なお、上述した実施例において、論理ゲー
トＧ１〜Ｇｎは、種々の論理ゲート（例えば、アンドゲ
ート、オアゲート、ナンドゲート、ノアゲートなど）が
考えられ、各種論理ゲートを複数接続した構成としても
よい。また、上述した実施例においては、Ｑ１，Ｑ２、
論理ゲートＧ１〜Ｇｎを構成するトランジスタをＭＯＳ
ＦＥＴとしたが、すなわち絶縁ゲート形の電界効果トラ
ンジスタとしたが、接合形の電界効果トランジスタを用
いてもよい。また、電源セルＳＬ０’，ＳＬｎ＋１’
は、必ずしも端に設ける必要はなく、任意の位置に配置
してよい。
トＧ１〜Ｇｎは、種々の論理ゲート（例えば、アンドゲ
ート、オアゲート、ナンドゲート、ノアゲートなど）が
考えられ、各種論理ゲートを複数接続した構成としても
よい。また、上述した実施例においては、Ｑ１，Ｑ２、
論理ゲートＧ１〜Ｇｎを構成するトランジスタをＭＯＳ
ＦＥＴとしたが、すなわち絶縁ゲート形の電界効果トラ
ンジスタとしたが、接合形の電界効果トランジスタを用
いてもよい。また、電源セルＳＬ０’，ＳＬｎ＋１’
は、必ずしも端に設ける必要はなく、任意の位置に配置
してよい。
【００１９】
【発明の効果】以上説明したことから明らかなように本
発明によれば、低しきい値論理回路におけるＰチャネル
形の電界効果トランジスタのバックゲートを第１の疑似
電源線に接続するようにし、低しきい値論理回路におけ
るＮチャネル形の電界効果トランジスタのバックゲート
を第２の疑似電源線に接続するようにしたので、低しき
い値論理回路におけるＰチャネル形の電界効果トランジ
スタおよびＮチャネル形の電界効果トランジスタの基板
電位が第１の疑似電源線および第２の疑似電源線よりと
られるものとなり、論理セル内から実電源線を省略する
ことが可能となり、論理セルの低面積化を図ることがで
きるようになる。また、論理セルをＨＶth−ＭＯＳＦＥ
Ｔで構成された通常の論理セルと同様の構成とすること
が可能となるため、この通常の論理セルを用いた回路レ
イアウトをそのまま応用することができ、設計効率が悪
化することがなくなる。
発明によれば、低しきい値論理回路におけるＰチャネル
形の電界効果トランジスタのバックゲートを第１の疑似
電源線に接続するようにし、低しきい値論理回路におけ
るＮチャネル形の電界効果トランジスタのバックゲート
を第２の疑似電源線に接続するようにしたので、低しき
い値論理回路におけるＰチャネル形の電界効果トランジ
スタおよびＮチャネル形の電界効果トランジスタの基板
電位が第１の疑似電源線および第２の疑似電源線よりと
られるものとなり、論理セル内から実電源線を省略する
ことが可能となり、論理セルの低面積化を図ることがで
きるようになる。また、論理セルをＨＶth−ＭＯＳＦＥ
Ｔで構成された通常の論理セルと同様の構成とすること
が可能となるため、この通常の論理セルを用いた回路レ
イアウトをそのまま応用することができ、設計効率が悪
化することがなくなる。
【図１】本発明の一実施例を示す図である。
【図２】図１に示したＭＴ−ＣＭＯＳ回路を実際のレイ
アウトパターンにした図である。
アウトパターンにした図である。
【図３】ＨＶth−ＭＯＳＦＥＴで構成された通常のＣＭ
ＯＳ論理セルを用いたときのレイアウトパターンを例示
する図である。
ＯＳ論理セルを用いたときのレイアウトパターンを例示
する図である。
【図４】過去にすでに通常ＣＭＯＳで設計された機能回
路ブロックに対する本発明の適用例を示す図である。
路ブロックに対する本発明の適用例を示す図である。
【図５】従来のＭＴ−ＣＭＯＳ回路を例示する図であ
る。
る。
【図６】論理ゲートの遅延の比較を示す図である。
【図７】ＭＴ−ＣＭＯＳ対応のスタンダードセルを用い
た従来の回路例を示す図である。
た従来の回路例を示す図である。
Ｑ１ 電力制御用ＭＯＳＦＥＴ（Ｈ
Ｖth−ＰＭＯＳＦＥＴ） Ｑ２ 電力制御用ＭＯＳＦＥＴ（Ｈ
Ｖth−ＮＭＯＳＦＥＴ） Ｑ３，Ｑ４ ＰチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＰＭＯＳＦＥＴ） Ｑ５，Ｑ６ ＮチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＮＭＯＳＦＥＴ） ＶＤＤ 実電源線（高電位） ＧＮＤ 実電源線（低電位） ＶＤＤＶ 疑似電源線（高電位） ＧＮＤＶ 疑似電源線（低電位） ＳＬＡ，ＳＬＢ 制御線 ＣＴＶ，ＣＴＧ 基板電位固定用コンタクト ＳＬ０’〜ＳＬｎ＋１’ スタンダードセル Ｇ１〜Ｇｎ 論理ゲート
Ｖth−ＰＭＯＳＦＥＴ） Ｑ２ 電力制御用ＭＯＳＦＥＴ（Ｈ
Ｖth−ＮＭＯＳＦＥＴ） Ｑ３，Ｑ４ ＰチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＰＭＯＳＦＥＴ） Ｑ５，Ｑ６ ＮチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＮＭＯＳＦＥＴ） ＶＤＤ 実電源線（高電位） ＧＮＤ 実電源線（低電位） ＶＤＤＶ 疑似電源線（高電位） ＧＮＤＶ 疑似電源線（低電位） ＳＬＡ，ＳＬＢ 制御線 ＣＴＶ，ＣＴＧ 基板電位固定用コンタクト ＳＬ０’〜ＳＬｎ＋１’ スタンダードセル Ｇ１〜Ｇｎ 論理ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 順三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (3)
- 【請求項１】 低しきい値のＰチャネルおよびＮチャネ
ル形の電界効果トランジスタからなる低しきい値論理回
路と、この低しきい値論理回路の電源端子の一方および
他方に接続された第１および第２の疑似電源線と、前記
第１の疑似電源線と第１の実電源線との間に接続された
高しきい値の第１の電界効果トランジスタと、前記第２
の疑似電源線と第２の実電源線との間に接続された高し
きい値の第２の電界効果トランジスタとを備えた論理回
路において、 前記低しきい値論理回路におけるＰチャネル形の電界効
果トランジスタのバックゲートが前記第１の疑似電源線
に接続され、 前記低しきい値論理回路におけるＮチャネル形の電界効
果トランジスタのバックゲートが前記第２の疑似電源線
に接続されていることを特徴とする論理回路。 - 【請求項２】 低しきい値のＰチャネルおよびＮチャネ
ル形の電界効果トランジスタからなる第１〜第Ｎの低し
きい値論理回路と、この第１〜第Ｎの低しきい値論理回
路の電源端子の一方および他方に接続された第１および
第２の疑似電源線と、前記第１の疑似電源線と第１の実
電源線との間に接続された高しきい値の第１の電界効果
トランジスタと、前記第２の疑似電源線と第２の実電源
線との間に接続された高しきい値の第２の電界効果トラ
ンジスタとを備えた論理回路において、 前記第１〜第Ｎの低しきい値論理回路におけるＰチャネ
ル形の電界効果トランジスタのバックゲートが前記第１
の疑似電源線に接続され、 前記第１〜第Ｎの低しきい値論理回路におけるＮチャネ
ル形の電界効果トランジスタのバックゲートが前記第２
の疑似電源線に接続されていることを特徴とする論理回
路。 - 【請求項３】 請求項１又は２において、低しきい値の
ＰチャネルおよびＮチャネル形の電界効果トランジス
タ、高しきい値の第１および第２の電界効果トランジス
タがＭＯＳＦＥＴであることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01774494A JP3245663B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01774494A JP3245663B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212217A true JPH07212217A (ja) | 1995-08-11 |
| JP3245663B2 JP3245663B2 (ja) | 2002-01-15 |
Family
ID=11952266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01774494A Expired - Lifetime JP3245663B2 (ja) | 1994-01-19 | 1994-01-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245663B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19642915A1 (de) * | 1995-10-19 | 1997-04-24 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltung mit reduziertem Leckstrom und hoher Geschwindigkeit |
| FR2772217A1 (fr) * | 1997-12-09 | 1999-06-11 | Sgs Thomson Microelectronics | Cellule elementaire de circuit integre |
| US6031778A (en) * | 1997-03-19 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US6242948B1 (en) | 1997-11-19 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US6433584B1 (en) | 1998-06-18 | 2002-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6559708B2 (en) | 2000-02-15 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Virtual and backgate supply line circuit |
| US6765429B2 (en) | 2002-03-28 | 2004-07-20 | Fujitsu Limited | Semiconductor integrated circuit with leak current cut-off circuit |
| WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
| US7002834B2 (en) | 2003-02-17 | 2006-02-21 | Fujitsu Limited | Semiconductor integrated circuit |
| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
| JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
| CN102457266A (zh) * | 2012-01-05 | 2012-05-16 | 福州大学 | 基于阈值逻辑的set/mos混合结构的2:1复用器 |
| JP2014072488A (ja) * | 2012-10-01 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置のレイアウト構造およびレイアウト方法 |
| WO2016098593A1 (ja) * | 2014-12-16 | 2016-06-23 | ソニー株式会社 | 電源監視回路、パワーオンリセット回路、および半導体装置 |
| US9712152B2 (en) | 2014-10-03 | 2017-07-18 | Socionext Inc. | Circuit for controlling power supply |
-
1994
- 1994-01-19 JP JP01774494A patent/JP3245663B2/ja not_active Expired - Lifetime
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19642915A1 (de) * | 1995-10-19 | 1997-04-24 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltung mit reduziertem Leckstrom und hoher Geschwindigkeit |
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| DE19642915C2 (de) * | 1995-10-19 | 2000-05-31 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltung mit reduziertem Leckstrom und hoher Geschwindigkeit |
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| US6559708B2 (en) | 2000-02-15 | 2003-05-06 | Mitsubishi Denki Kabushiki Kaisha | Virtual and backgate supply line circuit |
| US6501300B2 (en) | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US7443224B2 (en) | 2001-11-22 | 2008-10-28 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
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| WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
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| JP2006279315A (ja) * | 2005-03-28 | 2006-10-12 | Sanyo Electric Co Ltd | チョッパ型コンパレータ |
| JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
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| Publication number | Publication date |
|---|---|
| JP3245663B2 (ja) | 2002-01-15 |
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